TWI630692B - 用於封裝積體電路之薄片 - Google Patents

用於封裝積體電路之薄片 Download PDF

Info

Publication number
TWI630692B
TWI630692B TW099139478A TW99139478A TWI630692B TW I630692 B TWI630692 B TW I630692B TW 099139478 A TW099139478 A TW 099139478A TW 99139478 A TW99139478 A TW 99139478A TW I630692 B TWI630692 B TW I630692B
Authority
TW
Taiwan
Prior art keywords
carrier
sheet
foil
panel
carrier structure
Prior art date
Application number
TW099139478A
Other languages
English (en)
Other versions
TW201126674A (en
Inventor
阿妮塔 普達
傑米Ａ 巴燕
那吉亞 塔克 圖
黃維强
健 范
Original Assignee
國家半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國家半導體公司 filed Critical 國家半導體公司
Publication of TW201126674A publication Critical patent/TW201126674A/zh
Application granted granted Critical
Publication of TWI630692B publication Critical patent/TWI630692B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/022—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates
    • H05K3/025—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates by transfer of thin metal foil formed on a temporary carrier, e.g. peel-apart copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/0152—Temporary metallic carrier, e.g. for transferring material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/328—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by welding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y10T428/24612—Composite web or sheet
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]
    • Y10T428/31678—Of metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Laminated Bodies (AREA)

Abstract

本發明描述使得用於積體電路封裝的焊接薄片載件結構中的翹曲為最小之方法。部分的金屬薄片被超音波焊接到載件以形成薄片載件結構。超音波焊接有助於在金屬薄片中界定其為適用於封裝積體電路的面板。可用種種方式來限制薄片翹曲。舉例來說，可形成沿著面板邊緣延伸的週期性的焊接圖案。可在薄片載件結構中切割狹縫以界定分段。用於金屬薄片與載件的材料可經選擇為具有類似的熱膨脹係數。用於金屬薄片與載件的適當厚度可經選擇，俾使當薄片載件結構為受到溫度大大升高，焊接薄片載件結構的翹曲是受限。本發明還描述用於上述方法的薄片載件結構。

Description

用於封裝積體電路之薄片
本發明是概括關於積體電路的封裝。更特別而言，本發明是關於涉及薄片的封裝方法及配置。
存在用於封裝積體電路(IC,integrated circuit)晶粒的一些習用方法。舉例來說，多種IC封裝利用其已經從金屬薄板所壓印或蝕刻的金屬引線框以提供對外部裝置的電氣互連。晶粒可藉由接合線、焊錫凸塊、或其他適合的電氣連接而被電氣連接到引線框。概括而言，晶粒與部分引線框是用造模材料所囊封以保護在晶粒作用面上的精微電氣構件而且保留選擇部分的引線框為暴露以利於電氣連接到外部裝置。
諸多習用的引線框具有厚度為大約4到8密爾(mil)。將引線框厚度進一步降低可提供數個裨益，包括縮小整體封裝尺寸且節省引線框金屬的可能性。然而，概括而言，較薄的引線框在封裝過程期間具有較大的翹曲傾向。諸如襯墊膠帶的支撐結構可被施加到引線框以降低翹曲風險。然而，此類的結構可能需要較高的成本。
在不同時候，已經提出其利用金屬薄片來代替引線框作為電氣互連結構的封裝設計。雖然已經開發一些基於薄片的設計，其均未在產業中達成普遍接受度，部分是因為基於薄片的封裝方法傾向為相較於習用的引線框封裝而較 昂貴，且部分是因為許多現存的封裝設備為不適用於此類基於薄片的封裝設計。
雖然用於製造引線框以及使用引線框技術來封裝積體電路的現存技術是很有效，仍持續努力開發用於封裝積體電路的更有效率的設計及方法。
在本發明的一個觀點中，描述使得用於積體電路封裝的薄片中的翹曲(warpage)為最小之方法。部分的金屬薄片是被超音波焊接到載件以形成薄片載件結構。超音波焊接有助於在金屬薄片中界定其適用於封裝積體電路的面板。本發明的一個實施例涉及形成其沿著面板邊緣延伸的週期性的焊接圖案。在另一個實施中，在薄片載件結構之中切割出凹口及/或狹縫。在本發明的又一個實施例中，用於金屬薄片與載件的材料是被選擇為具有類似的熱膨脹係數。此外，金屬薄片與載件的厚度可被選擇為相關以降低在薄片中的熱感應翹曲。
在本發明的另一個觀點中，描述用於上述方法的薄片載件結構。
本發明是概括關於使用薄片的積體電路封裝。將薄片納入積體電路封裝內的種種方式涉及將薄片焊接到載件以形成薄片載件結構。在封裝組裝過程中的種種階段(例如： 晶粒附接固化、線接合、造模、等等)，薄片載件結構是受到高溫。概括而言，由於載件與薄片被焊接在一起，溫度週期變化會引起其歸因於在載件與薄片之間的熱膨脹係數(CTE)不匹配的框架翹曲，其可能在封裝組裝期間引起問題且使得所產生的積體電路封裝的性能與可靠度降級。雖然可施加壓力到薄片以制止翹曲，此舉通常需要附加的處理步驟及/或材料。是以，本發明是關於用於降低翹曲且同時使得對於將此壓力施加到薄片的需要為最小或免除之配置及方法。
參考圖1A至1C，描述用於IC封裝的範例的薄膜載件面板。圖1A說明根據本發明的一個實施例之薄片載件面板100的概略俯視圖。金屬薄片101是使用週期性的焊接圖案102而被超音波接合到下層的載件(未顯示)。週期性的焊接圖案102是以未接合部分105穿插在接合部分103之中。
概括而言，若金屬薄片101與下層的載件具有實質為不同的熱膨脹係數(CTE)，則其當受到溫度升高時而將為以不同比率膨脹。膨脹比率的差異會引起在接合部分103的張力。然而，週期性的焊接圖案102藉由允許在未接合部分105的膨脹而提供應力消除。結果，降低金屬薄片的整體翹曲。
可用任何適當方式來配置週期性的焊接圖案102，只要各個接合部分103為鄰近於未接合部分105且/或由未接合部分105所圍繞。舉例而言，具有間距在約10與20毫米之間的接合部分103是在種種應用中為很有效，雖然較大 與較小的間距亦為可能。(間距可被瞭解為在相鄰對的接合部分103的中央之間的距離。)在一些實施例中，使二個相鄰的接合部分103分開之未接合部分105的長度可為約在10與20毫米之間且各個接合部分103的長度可為在3與7毫米之間。較佳而言，多個接合部分103是沿著矩形薄片載件面板100的所有四邊以線條配置為具有實質一致的間距。此類的配置有助於使薄片載件面板100的所有四邊為牢固且有助於將張力均勻分佈為環繞面板周邊。
接著參考圖1B，將描述根據本發明的另一個實施例之薄片載件面板102A的概略俯視圖。已經在薄片載件面板102切割出狹縫108與凹口106，薄片載件面板102A包括金屬薄片109，其使用連續的焊接線104而已經被超音波焊接到下層的載件(未顯示)。在圖示實施例中，狹縫108與凹口106完全貫穿透過薄片109與下層的載件，雖然此非為要求。
狹縫108與凹口106之形成在薄片載件面板102A之中是降低薄片載件面板102A的翹曲之另一種方法。概括而言，當並未切割的薄片載件面板為受到高溫，膨脹是沿著面板的整個長度而發生。在圖示實施例中，延伸跨過薄片載件面板102A的過半寬度且為配置在面板中間的狹縫108有效將薄片載件面板102A分割為分段111且有助於限制對於各個分段的膨脹。從薄片載件面板102A的邊緣延伸到薄片載件面板102A之內的凹口106是藉由將焊接線104分開而提供應力消除。
亦可藉由調整薄片相對於其下層的載件之厚度而達成 翹曲降低。此方式將參考圖1C而論述，圖1C是薄片載件面板110的概略側視圖。薄片載件面板110包括具有厚度116的薄片112，其為超音波接合到具有厚度118的載件114。概括而言，較薄層的外表面在受到溫度升高時為相較於較厚層的外表面而較快速膨脹。考量薄片112與載件114的熱膨脹係數(CTE)且因此調整其厚度116與厚度118，可降低在薄片表面120與載件表面122之間的膨脹比率的不匹配。結果，薄片表面120是藉由其接合到載件表面122而未被拉動及翹曲那麼多。
已經實行種種測試以有助於確認上述方式的功效。在一個實驗中，使用其為藉用沿著面板周邊延伸的單一個、連續的焊接線來將銅薄片以超音波焊接到鋁載件所形成的薄片載件面板。該種薄片載件面板具有尺度為大約165x65毫米。銅薄片具有厚度為大約18微米。鋁載件具有厚度為大約7密爾。薄片載件面板是受到從室溫到大約攝氏175度的溫度升高。薄片載件面板的產生翹曲是大約30毫米。(為了此實驗目的，薄片載件面板的翹曲是理解為薄片載件面板由於溫度升高的最大線性位移，如沿著垂直於薄片與載件表面的軸所測量。)相同測試條件是重複在第二個實驗中，除了鋁載件的厚度是改變為大約20毫米且薄片是使用縫綴的間歇接合圖型而被超音波焊接到載件。在第二個實驗中的薄片載件面板的翹曲是大約3毫米，其構成在翹曲方面的10倍減小。更概括而言，當具有適當校準的薄片與載件厚度以及至少7500平方毫米的表面積之薄片載件結構 是受到超過攝氏150度的溫度升高，薄片載件面板的翹曲可被限制為大約5毫米或更小。除了由超音波接合所加諸在薄片上的壓力之外，此結果可在並未施加實質附加壓力在薄片及/或載件表面的情況下(例如：並未施加膠帶到薄片的情況下、並未令半導體處理設備施加壓力在薄片表面以抑制翹曲的情況下、等等)而達成。
還可藉由選擇其為適用於積體電路封裝且具有類似的熱膨脹係數(CTE)之用於薄片112與載件114的材料而對付翹曲。舉例來說，具有在20℃為差異小於10-6/C的熱膨脹係數(CTE)之金屬薄片與載件是對於種種應用為很有效。是以，由銅所作成的薄片112以及由鋁CE17所作成的載件114將是適合的配對。此二種材料是適用於基於薄片式的積體電路封裝且均具有熱膨脹係數(CTE)為大約18。
應為理解的是，視特定應用的需求而定，可結合或修改其關連於圖1A至1C之上述種種方式的任一者。舉例來說，本發明的另一個實施例是具有(如圖1A所示)週期性的焊接圖案以及(如圖1B所示)狹縫的薄片載件面板。種種實施涉及在數量、方位、尺寸及/或形狀為不同於圖1A至1C所繪者的週期性的焊接圖案、狹縫與凹口。
接著參考圖2至5，將描述其使用圖1所示的薄片配置以形成積體電路封裝的方法200。初始，於步驟202，提供圖3A的薄片306與載件308。在一些實施例中，薄片306是由銅所作成且載件308是由鋁所作成，雖然薄片306與載件308可同樣為由其他適合材料所作成。舉例來說，薄 片306可包括多層及/或金屬，諸如：銅、鎳、與鈀。載件308可為由任何適合材料所作成，例如：不銹鋼、鋼、塑膠、FR4、等等。種種實施使用具有厚度在8與35微米之間的薄片306及/或具有厚度在7與25密爾之間的載件。
然後，薄片306是與載件308為用超音波接合以形成薄片載件結構300(圖2的步驟203)。可實行超音波接合以形成其關連於圖1之上述焊接配置中的任一者(例如：連續焊接線、週期性的焊接圖案、等等)。超音波接合提供裨益在於其為足夠強以忍受封裝過程的稍後階段所加諸的應力並且在晶粒與造模材料已經附加到薄片之後而仍然允許載件為容易從薄片所分離。如在本文所使用，術語“超音波接合”包括具有超音波構件的任何適合接合技術，其包括熱音波接合。雖然超音波接合是很有效，應為理解的是，可使用其他適合的接合技術來將薄片牢固到載件。舉例來說，可使用種種適合的黏著劑或膠帶。在西元2008年6月4日所提出之標題“基於薄片的半導體封裝”的美國專利申請案第12/133,335號論述對於超音波焊接及形成薄片載件結構300的種種方式，此件申請案是為了所有目的以參照方式而整體納入於本文。
較佳而言，在超音波接合之後，薄片載件結構300可被選用式切割以形成其關連於圖1B之上述狹縫及/或凹口的一或多者(圖2的步驟203)。概括而言，超音波接合有助於在切割操作期間維持薄片306與載件308的對準。在一些實施例中，切割操作亦可在超音波接合之前進行且/或實 質和超音波接合為同時進行。
由於上述的超音波接合及/或切割操作，圖1A、圖1B、及/或圖1C的一或多個薄片載件面板是在圖3A的薄片載件結構300之中而形成。可用任何適合方式來配置薄片載件結構300。舉例來說，可由其為從線圈解開且隨後被焊接在一起的條帶而形成薄片載件結構300。在又一個實施例中，薄片載件結構300是矩形面板配置，其包括多個薄片載件面板。(此等實施在稍後為關連於圖6A至6C而論述。)
參考圖2的步驟204與圖3B，晶粒318是使用習用的晶粒附接技術而被附接到薄片載件結構300。在圖示實施例中，晶粒318是使用習用的晶粒附接材料而被附接到薄片306且用習用的接合線316而進一步附接到薄片306，雖然可使用任何適合的電氣連接(例如：在倒裝晶片式配置中的焊錫凸塊、等等)。雖然圖3B顯示薄片載件結構支撐僅有數個晶粒318，應為理解的是，薄片載件結構300可按支撐數百個晶粒或更多者的尺寸所製作且配置。
於步驟206與圖3C，晶粒318與至少部分的薄片306頂表面是用造模材料322所囊封而形成模製薄片載件結構324。在圖3C的圖示實施例中，造模材料322是以單一個連續條帶所附加。即，造模材料已經相當平均施加為遍及薄片306的模製部分。要指出的是，此型式的造模在基於引線框的封裝為不常見。反而，承載於引線框條帶的裝置是典型為個別模製或是以子面板所模製。連續條帶的造模材料之裨益將關連於圖3D、圖3E、與步驟208而論述。
於步驟208，圖3C的模製薄片載件結構324的載件部分是被移除，造成圖3D的模製薄片結構325。在此，造模材料322是代替載件308而提供對於薄片的結構支撐。應為理解的是，連續條帶造模方式的優點是在於其提供對於整體面板的良好支撐而使得條帶可仍為以面板形式處置。反之，若在造模操作期間提供子面板之間的造模間隙，則在載件移除之後而將必須獨立處置子面板。
圖3E呈現模製薄片結構325的外部視圖。應為理解的是，雖然模製薄片結構325的頂表面328是實質為平的，此並非為要求。在模製薄片結構325之中的造模材料322可假定為種種的圖型與形狀，造模材料322的深度334可沿著模製薄片結構325的長度而改變。
參考圖2的步驟213，圖3E的模製薄片結構325中的暴露薄片306接著使用已知的光學微影技術被圖案化。在種種實施例中，光阻層是被施加在薄片306之上。部分光阻層是被選擇性暴露到光線。接著應用顯影液來將部分光阻層移除以形成期望的圖型。可使用對於一般技藝人士為已知的種種方式以使暴露薄片306圖案化。
於可選用的步驟209，模製薄片結構325是被置放在如圖4A與4B所示的蝕刻載件404之中。應指出的是，蝕刻載件404之使用不是必要的，且模製薄片結構325可使用任何適合裝置或方法來作蝕刻，例如：蝕刻輸送器、等等。圖4A說明其容納模製薄片結構325的蝕刻載件404的俯視圖。在圖示實施例中，蝕刻載件404包括對準孔402與其 構成以接納模製薄片結構325的空腔406。蝕刻載件404是設計以接納圖3E的模製薄片結構325，俾使模製薄片結構的頂表面328被隱藏在空腔406之內且薄片306被暴露。蝕刻載件可以是可重複使用且可為由諸如玻璃纖維的種種材料所作成。
於步驟210，薄片306是使用對於一般技藝人士為已知的任何適合技術而被蝕刻，諸如：化學蝕刻。如於圖4B、5A、與5B所示，蝕刻將部分的薄片306移除且界定多個裝置區域410。各個裝置區域410是經配置以支撐圖3的一或多個晶粒318。
一些實施例涉及形成其具有匯流排條的裝置區域410以利於金屬(諸如：錫或焊錫)之稍後電鍍在由薄片所形成的電氣接點上。圖4C概略說明此類的裝置區域。在圖示實施例中，裝置區域410具有晶粒附接墊412、接觸引線414、與匯流排條416。匯流排條416電氣連接墊與引線。匯流排條416還可在多個裝置區域之間形成導電連路。應為理解的是，裝置區域410代表多種可能配置中的僅僅一者。
圖5A與5B提供蝕刻處理在模製薄片結構325的效應的概略側視圖。圖5A是模製薄片結構325在蝕刻前的概略側視圖。圖5B說明蝕刻處理如何移除部分薄片306、顯露分段的造模材料322、且形成接觸引線414與晶粒附接墊412。
如上所論述，一些實施例思及圖2的步驟211，其涉及圖5C的焊錫508之電鍍到晶粒附接墊412與接觸引線414 之上。於步驟212，模製薄片結構325是沿著圖5C的延伸鋸道302而經單一化以形成半導體封裝。模製薄片結構325使用其包括鋸切與雷射切割的種種技術而經單一化。圖5D說明單一化封裝520的放大側視圖。圖5E顯示封裝的概略仰視圖。此仰視圖說明由造模材料322所圍繞的晶粒附接墊516與接觸引線518。
關連於圖3至5之上述的方法可對於特定應用而適當作修改。舉例來說，本申請案的受讓人於西元2009年9月30日所提出之標題“基於薄片的半導體封裝”的美國專利申請案第12/571,202號描述對於薄片的種種晶粒附接、蝕刻、與處理步驟，此件申請案是為了所有目的以參照方式而整體納入於本文。更特別而言，第’202號申請案是概括關於以倒裝晶片式配置將晶粒附接到薄片、將薄片蝕刻以形成裝置區域、且將介電材料選擇性地施加在部分的各個裝置區域上。在第’202號申請案所述的任何操作可與上述操作結合且/或取代上述操作。
接著參考圖6A與6B，將描述用於形成圖3A的薄片載件結構300的附加配置及方法。圖6A與6B說明根據本發明的一個實施例之薄片線圈600與載件線圈601的概略側視圖與俯視圖。如在圖6A所看出，金屬薄片306是從薄片線圈600所解開而載件308是從載件線圈601所解開。初始，薄片306與載件308的解開段可藉由將其輸送通過一或多個選用式清洗站(未顯示)而被清洗，清洗站是將清洗液施加到薄片與載件。焊接裝置606(例如：超音波喇叭、等 等)接著將重疊的薄片306與載件308以超音波焊接而形成關連於圖1A至1C所述的焊接圖型中任一者。然後，焊接段可通過附加的清洗站且/或受到第一組的切割操作，其可形成關連於圖1B所述的狹縫及/或凹口中任一者。如在圖6B所看出，焊接及/或切割操作形成一或多個薄片載件面板608，其各具有關連於圖1的薄片載件面板100、102A及/或110所述的種種特徵。較佳而言，上述的焊接與切割操作是在分段的薄片306與載件308為運動中且從薄片線圈600與載件線圈601所解開時而進行(雖然此非為要求)。此類的方式可有助於流線型封裝組裝且減少處理步驟的數目。可接著實行第二組的選用式切割操作以形成適當尺寸的薄片載件結構。然後，關連於圖3B至3E、4、與5所述的蝕刻及/或單一化步驟可被應用到所產生的薄片載件結構。
參考圖6C，描述用於形成圖3A的薄片載件結構300的另一種方式。圖6C是根據本發明的另一個實施例之薄片載件面板配置616的概略俯視圖。金屬薄片306被超音波接合到下層的載件(未顯示)。超音波接合界定多個薄片載件面板610。可在薄片載件結構300實行焊接及/或切割操作以形成多個面板610，其各具有關連於圖1所示的面板所述的週期性的焊接圖案、狹縫、凹口、及/或任何其他特徵。然後，薄片載件結構300可適當為沿著延伸鋸道614而被選用式切割。關連於圖3B至3E、4、與5所述的晶粒附接、囊封、蝕刻及/或單一化步驟可各自為應用在個別基板610的階層或在整體面板配置616的階層。
雖然僅僅詳細描述本發明的幾個實施例，應理解的是，在沒有脫離本發明精神或範疇的情況下，本發明可用多個其他形式實施。舉例來說，圖1B描繪二個狹縫108，其各者延伸為跨過面板102A的過半寬度。本發明還思及每個面板為較少或較多個狹縫以及各個狹縫具有相對於面板寬度的不同尺度。雖然圖1B說明其定位為接近狹縫108四個末端的僅有4個凹口，在不同配置中亦可具有較少或較多個凹口。圖1A具有其線性配置且為矩形的接合部分103。所有矩形接合部分103的長側延伸為平行於矩形面板100的長側。在種種實施例中，接合部分103可朝向為垂直而非為水平，具有不同的形狀且/或為以不同的佈局所配置。應為進一步理解的是，儘管以特定順序說明，可適當重新排序圖2的步驟。此外，一或多個步驟可能對於特定應用被取代及/或免除。因此，此等實施例應被視為說明性質而非限制性質，且本發明是不受限於本文提出的細節，而是可在隨附申請專利範圍的範疇與等效者內作修改。
100‧‧‧薄片載件面板
101‧‧‧金屬薄片
102‧‧‧週期性的焊接圖案
102A‧‧‧薄片載件面板
103‧‧‧接合部分
104‧‧‧焊接線
105‧‧‧未接合部分
106‧‧‧凹口
108‧‧‧狹縫
109‧‧‧金屬薄片
110‧‧‧薄片載件面板
111a-111c‧‧‧分段
112‧‧‧薄片
114‧‧‧載件
116、118‧‧‧厚度
120‧‧‧薄片表面
122‧‧‧載件表面
200‧‧‧形成積體電路的方法
202-213‧‧‧形成積體電路的步驟
300‧‧‧薄片載件結構
306‧‧‧薄片
308‧‧‧載件
316‧‧‧習用的接合線
318‧‧‧晶粒
322‧‧‧造模材料
324‧‧‧薄片載件結構
325‧‧‧模製薄片結構
328‧‧‧頂表面
334‧‧‧深度
402‧‧‧對準孔
404‧‧‧蝕刻載件
406‧‧‧空腔
410‧‧‧裝置區域
412‧‧‧晶粒附接墊
414‧‧‧接觸引線
416‧‧‧匯流排條
508‧‧‧焊錫
516‧‧‧晶粒附接墊
518‧‧‧接觸引線
520‧‧‧單一化的封裝
600‧‧‧薄片線圈
601‧‧‧載件線圈
606‧‧‧焊接裝置
608‧‧‧薄片載件面板
610‧‧‧多個面板
614‧‧‧鋸道
616‧‧‧薄片載件面板配置
本發明與其優點可藉由參考連同伴隨圖式的上述說明而最佳瞭解，在圖式中：圖1A是根據本發明的一個實施例之具有週期性的焊接圖案的薄片載件面板的概略俯視圖。
圖1B是根據本發明的一個實施例之具有狹縫及/或凹口的薄片載件面板的概略俯視圖。
圖1C是根據本發明的一個實施例之薄片載件面板的概略側視圖。
圖2是說明根據本發明的一個實施例之用於封裝積體電路裝置的方法的流程圖。
圖3A至3E是根據本發明的一個實施例之封裝方法的種種階段的概略側視圖。
圖4A是在圖3E所示的模製薄片結構已置放在載件中之後的實例蝕刻載件的概略俯視圖。
圖4B是圖4A所示的蝕刻載件與模製薄片結構在蝕刻之後的概略俯視圖。
圖4C是根據本發明的一個實施例之圖4B的蝕刻方法所產生的裝置區域的放大概略俯視圖。
圖5A至5C是圖3D所示的模製薄片結構在蝕刻、電鍍、與單一化之後的概略側視圖。
圖5D是根據本發明的一個實施例之經單一化的封裝的概略側視圖。
圖5E是圖5D所示的經單一化的封裝的概略仰視圖。
圖6A與6B是根據本發明的一個實施例之從線圈解開的金屬薄片與載件的概略側視圖與俯視圖。
圖6C是根據本發明的一個實施例之薄片載件面板配置的概略俯視圖。
在圖式中，有時用同樣的參考符號以標出同樣的結構元件。還應理解的是，在圖式中的描繪是概略性質而非為依比例所繪製。

Claims (20)

  1. 一種用於封裝積體電路之方法，其包含：提供載件；提供金屬薄片；且將該金屬薄片的選擇部分超音波焊接到該載件以形成薄片載件結構，該超音波焊接在該金屬薄片中界定適用於封裝積體電路的面板，其中，被焊接的部份在該金屬薄片中界定多個面板，其係適合使用作為在積體電路的封裝中的薄片載件面板，該被焊接的部份被線性配置而形成矩形，每個矩形界定多個面板中的一個，該多個面板以多個行和多個列被配置而形成面板陣列。
  2. 如申請專利範圍第1項之方法，其中該超音波焊接形成其沿著該面板的邊緣延伸的週期性的焊接圖案，該週期性的焊接圖案包括該金屬薄片的超音波接合部分，其散佈在該金屬薄片的未接合部分之間，該等未接合部分是其並未超音波焊接到該載件的金屬薄片部分。
  3. 如申請專利範圍第2項之方法，其更包含：將許多個晶粒附接到該金屬薄片；用造模材料將該許多個晶粒與至少部分的該金屬薄片囊封以形成模製薄片載件結構；將該載件從該模製薄片載件結構移出以形成模製薄片結構；使用光學微影技術將該模製薄片結構的暴露薄片圖案 化；在該載件已經被移出後蝕刻該金屬薄片以在該金屬薄片中界定許多個裝置區域，各個裝置區域支撐該許多個晶粒中的至少一者且具有許多個電氣接點，其中該蝕刻將部分的該造模材料暴露；且在該蝕刻步驟後，單一化該模製薄片結構以形成許多個封裝積體電路裝置。
  4. 如申請專利範圍第2項之方法，其中至少一個子集合的超音波接合部分是線性配置且具有大約在10與20毫米之間的間距。
  5. 如申請專利範圍第2項之方法，其中該週期性的焊接圖案是配置為至少四排的接合部分，各排的接合部分包括其為線性配置且由未接合部分所分開的至少二個接合部分，該四排的接合部分界定在該金屬薄片中的矩形面板的四邊。
  6. 如申請專利範圍第2項之方法，其中：該載件是由鋁所作成；該金屬薄片是由銅所作成；且該金屬薄片的厚度是在大約8與35微米之間且該載件的厚度是在大約7與25密爾之間。
  7. 如申請專利範圍第2項之方法，其更包含：將該載件從載件線圈解開；將該金屬薄片從薄片線圈解開，其中該超音波焊接是在該金屬薄片與該載件為運動中且分別為從該薄片線圈與 該載件線圈所解開時而實行；在該超音波焊接之前，將部分的該金屬薄片與該載件輸送通過第一組的一或多個清洗站；在第一組清洗站，應用清洗液以清洗該金屬薄片與該載件；在該超音波焊接之後，將部分的該金屬薄片與該載件輸送通過第二組的一或多個清洗站；且在第二組清洗站，應用清洗液以清洗該金屬薄片與該載件。
  8. 如申請專利範圍第1項之方法，其更包含：在該超音波焊接之後，將該薄片載件結構切割以在該薄片載件結構中形成複數個狹縫，該複數個狹縫中的各者完全貫穿透過該金屬薄片與載件，其中該複數個狹縫是被配置以有助於將該薄片載件結構分割為分段，因而有助於容納在各個分段內的熱膨脹且降低在該薄片載件結構中的翹曲。
  9. 如申請專利範圍第8項之方法，其中該等狹縫的一個子集合是被配置在該面板中間且延伸跨過至少過半的該面板寬度。
  10. 如申請專利範圍第8項之方法，其中該等狹縫的一個子集合中的各個狹縫是在該面板邊緣的凹口。
  11. 如申請專利範圍第10項之方法，其中該超音波焊接在該金屬薄片上形成焊接線，其在各個狹縫上為不連續而除此以外為連續，該焊接線形成矩形且沿著該面板周邊延 伸。
  12. 如申請專利範圍第1項之方法，其中該金屬薄片與該載件具有在20℃為差異小於10-6/C的熱膨脹係數(CTE)，因而有助於降低在該金屬薄片與該載件中的翹曲。
  13. 如申請專利範圍第12項之方法，其中該金屬薄片是由銅所作成且該載件是由鋁合金CE17所作成。
  14. 如申請專利範圍第1項之方法，其中：該超音波焊接涉及將該載件的載件表面焊接到該金屬薄片的相對薄片表面，該載件表面與該薄片表面各自具有至少大約7500平方毫米的表面積；且使該薄片載件結構受到大於大約150℃的溫度升高且在並未將該薄片與載件外面的任何實質壓力施加在該載件表面與該薄片表面的情況下而將該薄片表面的翹曲限制為大約5毫米或更小。
  15. 如申請專利範圍第14項之方法，其中該金屬薄片的厚度是在大約8與35微米之間且該載件的厚度是在大約7與25密爾之間。
  16. 一種用於封裝積體電路之薄片載件結構，其包含：載件；及金屬薄片，其中部分的金屬薄片被超音波焊接到該載件以形成薄片載件結構，該超音波焊接是在該金屬薄片中界定其適用於封裝積體電路的面板，其中，被焊接的部份在該金屬薄片中界定多個面板，其係適合使用作為在積體電路的封裝中的薄片載件面板， 該被焊接的部份被線性配置而形成矩形，每個矩形界定多個面板中的一個，該多個面板以多個行和多個列被配置而形成面板陣列。
  17. 如申請專利範圍第16項之薄片載件結構，其中該超音波焊接形成其沿著該面板的邊緣延伸的週期性的焊接圖案，該週期性的焊接圖案包括該金屬薄片的超音波接合部分，其散佈在該金屬薄片的未接合部分之間，該等未接合部分是其並未超音波焊接到該載件的金屬薄片部分。
  18. 如申請專利範圍第17項之薄片載件結構，其更包含：許多個積體電路晶粒，其安裝在該金屬薄片上；及造模材料，其將該許多個積體電路晶粒與至少部分的該金屬薄片囊封。
  19. 如申請專利範圍第16項之薄片載件結構，其中該薄片載件結構包括複數個狹縫，該複數個狹縫中的各者完全貫穿透過該金屬薄片與載件，其中該複數個狹縫是被配置以有助於將該薄片載件結構分割為分段，因而有助於容納在各個分段內的熱膨脹且降低在該薄片載件結構中的翹曲。
  20. 如申請專利範圍第16項之薄片載件結構，其中：該金屬薄片包括薄片表面；該載件包括載件表面，該載件表面是被超音波焊接到該薄片表面，該載件表面與該薄片表面各自具有至少7500平方毫米的表面積；且 該金屬薄片與該載件是被配置使得當該焊接薄片載件面板配置為受到至少150℃的溫度升高，該薄片表面與該載件表面的翹曲是在並未將該薄片與載件外面的任何實質壓力施加在該載件表面與該薄片表面的情況下而被限制為5毫米或更小。
TW099139478A 2009-12-08 2010-11-17 用於封裝積體電路之薄片 TWI630692B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/633,703 US20100084748A1 (en) 2008-06-04 2009-12-08 Thin foil for use in packaging integrated circuits
US12/633,703 2009-12-08

Publications (2)

Publication Number Publication Date
TW201126674A TW201126674A (en) 2011-08-01
TWI630692B true TWI630692B (zh) 2018-07-21

Family

ID=44146106

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099139478A TWI630692B (zh) 2009-12-08 2010-11-17 用於封裝積體電路之薄片

Country Status (3)

Country Link
US (1) US20100084748A1 (zh)
TW (1) TWI630692B (zh)
WO (1) WO2011071600A2 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2671348A1 (en) * 2006-12-22 2008-07-03 Thommen Medical Ag Dental implant and method for the production thereof
US8375577B2 (en) * 2008-06-04 2013-02-19 National Semiconductor Corporation Method of making foil based semiconductor package
US7836586B2 (en) * 2008-08-21 2010-11-23 National Semiconductor Corporation Thin foil semiconductor package
US8377267B2 (en) * 2009-09-30 2013-02-19 National Semiconductor Corporation Foil plating for semiconductor packaging
US8101470B2 (en) 2009-09-30 2012-01-24 National Semiconductor Corporation Foil based semiconductor package
US8389334B2 (en) 2010-08-17 2013-03-05 National Semiconductor Corporation Foil-based method for packaging intergrated circuits
US9420694B2 (en) 2010-08-31 2016-08-16 Ge Embedded Electronics Oy Method for controlling warpage within electronic products and an electronic product
WO2015039771A1 (en) * 2013-09-17 2015-03-26 Abb Technology Ag Method for ultrasonic welding with particles trapping
US9554472B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
US9522514B2 (en) 2013-12-19 2016-12-20 Intel Corporation Substrate or panel with releasable core
US10356914B2 (en) 2016-04-04 2019-07-16 Raytheon Company Method of lamination of dielectric circuit materials using ultrasonic means
JP2021521633A (ja) 2018-04-06 2021-08-26 サンパワー コーポレイション 太陽電池ストリングのレーザー支援メタライゼーションプロセス
WO2019195806A2 (en) 2018-04-06 2019-10-10 Sunpower Corporation Local patterning and metallization of semiconductor structures using a laser beam
WO2019195803A1 (en) 2018-04-06 2019-10-10 Sunpower Corporation Laser assisted metallization process for solar cell fabrication
CN112424956A (zh) * 2018-04-06 2021-02-26 太阳能公司 使用激光束对半导体基板进行局部金属化
US11646387B2 (en) 2018-04-06 2023-05-09 Maxeon Solar Pte. Ltd. Laser assisted metallization process for solar cell circuit formation
DE102019112778B4 (de) 2019-05-15 2023-10-19 Infineon Technologies Ag Batchherstellung von Packages durch eine in Träger getrennte Schicht nach Anbringung von elektronischen Komponenten
CN114175221B (zh) * 2019-07-25 2022-10-28 日立能源瑞士股份公司 功率半导体模块以及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11195733A (ja) * 1997-10-28 1999-07-21 Seiko Epson Corp 半導体装置の製造方法、半導体装置用導電性板および半導体装置
US5942314A (en) * 1997-04-17 1999-08-24 Mitsui Mining & Smelting Co., Ltd. Ultrasonic welding of copper foil
TW511401B (en) * 2000-09-04 2002-11-21 Sanyo Electric Co Method for manufacturing circuit device
US6709769B1 (en) * 1998-09-14 2004-03-23 Zincocelere S.P.A. Component for multilayer printed circuit board, method of production thereof and associated multilayer printed circuit board

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4048438A (en) * 1974-10-23 1977-09-13 Amp Incorporated Conductor patterned substrate providing stress release during direct attachment of integrated circuit chips
US5308797A (en) * 1992-11-24 1994-05-03 Texas Instruments Incorporated Leads for semiconductor chip assembly and method
US5976912A (en) * 1994-03-18 1999-11-02 Hitachi Chemical Company, Ltd. Fabrication process of semiconductor package and semiconductor package
JP3314939B2 (ja) * 1997-04-30 2002-08-19 日立化成工業株式会社 半導体装置及び半導体素子搭載用基板並びにそれらの製造方法
DE10031204A1 (de) * 2000-06-27 2002-01-17 Infineon Technologies Ag Systemträger für Halbleiterchips und elektronische Bauteile sowie Herstellungsverfahren für einen Systemträger und für elektronische Bauteile
KR100414479B1 (ko) * 2000-08-09 2004-01-07 주식회사 코스타트반도체 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프 및그 제조방법
US6518161B1 (en) * 2001-03-07 2003-02-11 Lsi Logic Corporation Method for manufacturing a dual chip in package with a flip chip die mounted on a wire bonded die
US6769174B2 (en) * 2002-07-26 2004-08-03 Stmicroeletronics, Inc. Leadframeless package structure and method
TW200411886A (en) * 2002-12-26 2004-07-01 Advanced Semiconductor Eng An assembly method for a passive component
US20070176303A1 (en) * 2005-12-27 2007-08-02 Makoto Murai Circuit device
US8375577B2 (en) * 2008-06-04 2013-02-19 National Semiconductor Corporation Method of making foil based semiconductor package
US7836586B2 (en) * 2008-08-21 2010-11-23 National Semiconductor Corporation Thin foil semiconductor package
US8101470B2 (en) * 2009-09-30 2012-01-24 National Semiconductor Corporation Foil based semiconductor package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5942314A (en) * 1997-04-17 1999-08-24 Mitsui Mining & Smelting Co., Ltd. Ultrasonic welding of copper foil
JPH11195733A (ja) * 1997-10-28 1999-07-21 Seiko Epson Corp 半導体装置の製造方法、半導体装置用導電性板および半導体装置
US6709769B1 (en) * 1998-09-14 2004-03-23 Zincocelere S.P.A. Component for multilayer printed circuit board, method of production thereof and associated multilayer printed circuit board
TW511401B (en) * 2000-09-04 2002-11-21 Sanyo Electric Co Method for manufacturing circuit device

Also Published As

Publication number Publication date
US20100084748A1 (en) 2010-04-08
WO2011071600A3 (en) 2011-08-11
TW201126674A (en) 2011-08-01
WO2011071600A2 (en) 2011-06-16

Similar Documents

Publication Publication Date Title
TWI630692B (zh) 用於封裝積體電路之薄片
KR101612976B1 (ko) 포일 캐리어 구조를 형성하고, 집적 회로 디바이스를 패키징하기 위한 방법
US6927096B2 (en) Method of manufacturing a semiconductor device
TWI323931B (en) Taped lead frames and methods of making and using the same in semiconductor packaging
US6649448B2 (en) Method of manufacturing a semiconductor device having flexible wiring substrate
US8341828B2 (en) Thin foil semiconductor package
JP4246243B2 (ja) 半導体集積回路装置
US7671451B2 (en) Semiconductor package having double layer leadframe
JP3329073B2 (ja) 半導体装置およびその製造方法
JP5543058B2 (ja) 半導体装置の製造方法
JP5232394B2 (ja) 半導体装置の製造方法
JP2008211041A (ja) 半導体装置、リードフレームおよび半導体装置の製造方法
TWI833739B (zh) 半導體封裝及製造其之方法
JP4627775B2 (ja) 半導体装置の製造方法。
US9331041B2 (en) Semiconductor device and semiconductor device manufacturing method
US8101470B2 (en) Foil based semiconductor package
US9318356B2 (en) Substrate strip
KR20130023432A (ko) 반도체 패키지용 리드 프레임 구조, 이의 제조방법 및 이를 이용한 반도체 패키지 제조방법
JP2006049694A (ja) 二重ゲージ・リードフレーム
JP2005191258A (ja) 半導体装置の製造方法
US20080246166A1 (en) Semiconductor device and method of manufacturing same
JP2009076947A (ja) 半導体装置及び配線基板
JP2007227561A (ja) 半導体装置及びその製造方法
JP2008251786A (ja) 半導体装置および半導体装置の製造方法
JP2008218848A (ja) 半導体装置および半導体装置の製造方法