JP2007227561A - 半導体装置及びその製造方法 - Google Patents

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semiconductor chip
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back surface
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Yoshihiko Shimanuki
好彦 嶋貫
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Renesas Technology Corp
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Abstract

【課題】半導体装置の配線基板におけるコア材の剥離を抑制する。
【解決手段】多数個取り基板の２枚の第１コア材３ｃそれぞれにおける繊維３ｊの織り込み方向と基板の分割方向とが鋭角を成すように前記多数個取り基板を分割して、この分割によって形成された端面に繊維３ｊを露出させるものであり、前記２枚の第１コア材３ｃそれぞれの繊維３ｊの織り込み方向と前記端面の延在方向とが鋭角を成すことにより、第１コア材３ｃに織り込む繊維３ｊを細かくすることができる。また、応力に比較的弱い樹脂３ｍの部分の露出を少なくでき、その結果、切断面における樹脂３ｍの剥離を抑制することができ、かつ繊維３ｊの織り込み方向と前記分割方向とが鋭角であるため、剥離の進展を抑制することができる。
【選択図】図４

Description

本発明は、半導体装置及びその組み立てに関し、特に、配線基板を有する半導体装置に適用して有効な技術に関する。
ガラス繊維の織り込み方向と、切断面の延在方向とが鋭角または鈍角を成すように基板母材から切り出された多数個取り基板を準備し、一括モールド後のダイシング工程において、多数個取り基板の前記ガラス繊維の織り込み方向と切断方向とが鋭角または鈍角を成すように多数個取り基板をダイシングする技術がある（例えば、特許文献１参照）。
特開２００３−１２４３９５号公報（図４）
配線基板上に半導体チップを搭載する製品（半導体装置）として、例えばＢＧＡ（Ball Grid Array)やＣＳＰ（ChipSizePackage)等が知られている。このような半導体装置の組み立て工程で配線基板をダイシングブレードにより個片化する際、配線基板のコア材に織り込まれた繊維の織り込み方向に対して直角または平行にダイシングブレードを走らせると、ダイシングブレードの切断応力が繊維を介して、切断面（端面）からコア材の中心に向かって容易に進展してしまうため、コア材に亀裂が形成されたり、コア材を構成する樹脂が剥離（クラック）したりする。
そこで、前記特許文献１（特開２００３−１２４３９５号公報）に示されているように、コア材の繊維の織り込み方向に対して鋭角にダイシングブレードを走らせることで、切断応力がコア材の切断面から中心に向かって進展するのを抑制することが可能になる。
ここで、配線基板の構成は、樹脂材に繊維を織り交ぜたコア材に配線層（配線パターン）が形成されて成る。前記特許文献１さらには図１７及び図１８の比較例の配線基板１６に示すようにコア部（コア材）１６ａが１層（単層）で構成される場合、樹脂材内に織り込まれた繊維自体は相対的に太いものが使用され、これに伴って繊維間に充填される樹脂１６ｃの量も相対的に多い。
そのため、コア部１６ａの繊維１６ｂの織り込み方向に対して鋭角にダインシングブレードを走らせることで、切断応力の進展は抑制できたとしても、樹脂１６ｃの剥離が生じた場合、剥離する樹脂１６ｃの量は相対的に多いため、製品不良になり易いことが問題である。
また、樹脂１６ｃは温度サイクルなどの熱収縮により劣化し易い。これにより、繊維１６ｂと劣化した樹脂１６ｃの密着力は低下するため、剥離（クラック）が生じる。このとき、繊維自体が相対的に太いと、密着力の低下により生じる樹脂１６ｃの剥離量も相対的に大きくなることが問題である。
また、半導体装置の薄型化に伴い、使用される配線基板１６も薄く形成されるため、コア部１６ａの厚さも薄くなっている。そのため、配線基板１６をダイシングブレードによって個片化すると、コア部自体の強度が低いことから、厚さ方向に亀裂が生じ易いことが問題である。
本発明の目的は、半導体装置の配線基板におけるコア材の剥離を抑制することができる技術を提供することにある。
また、本発明の目的は、半導体装置の温度サイクル性を向上することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、配線基板の２枚のコア材それぞれにおいて、繊維の織り込み方向と繊維が露出する端面の延在方向とが鋭角を成しているものである。
また、本発明は、多数個取り基板の２枚のコア材それぞれにおける繊維の織り込み方向と分割方向とが鋭角を成すように多数個取り基板を分割して、この分割によって形成された端面に繊維を露出させる工程を有し、多数個取り基板における２枚のコア材それぞれの繊維の織り込み方向と端面の延在方向とが鋭角を成すものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
配線基板におけるコア材を２層（複数層）にすることにより、コア材に織り込む繊維を細かくすることができ、繊維によって区画された樹脂のマス目の一辺の長さを短くできる。したがって、２層のコア材それぞれの繊維の織り込み方向と分割方向とが鋭角を成すように配線基板をダイシングすることにより、樹脂のマス目の対角線を短くすることができ、応力に比較的弱い樹脂の部分を少なくできる。その結果、樹脂の剥離を抑制することができるとともに、繊維の織り込み方向と分割方向とが鋭角であるため、剥離の進展を抑制することができる。これにより、製品不良の発生を低減できる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１に示す半導体装置の構造を示す断面図、図３は図２に示すＡ部の構造を示す拡大部分断面図、図４は図１に示す半導体装置に組み込まれる配線基板の構造の一例を示す拡大部分断面図、図５は図４に示す配線基板のコア材における繊維の織り込み方向の一例を示す平面図である。また、図６は図１に示す半導体装置に組み込まれる変形例の配線基板の構造を示す拡大部分断面図、図７は図６に示す配線基板の一方のコア材における繊維の織り込み方向の一例を示す平面図、図８は図１に示す半導体装置に組み込まれる他の変形例の配線基板の構造を示す拡大部分断面図である。さらに、図９は図１に示す半導体装置の組み立てにおける樹脂モールドまでの組み立ての一例を示す製造プロセスフロー図、図１０は樹脂モールド後の組み立ての一例を示す製造プロセスフロー図、図１１は図１に示す半導体装置の組み立てにおける樹脂モールド後の組み立ての変形例を示す製造プロセスフロー図である。また、図１２は図１０に示す組み立ての個片化時のダイシングブレードの走行方向と繊維の織り込み方向が鋭角を成す状態の一例を示す平面図、図１３は個片化時のダイシングブレードの走行方向と繊維の織り込み方向が直角または平行を成す状態の一例を示す平面図である。
本実施の形態１の半導体装置は、配線基板上に半導体チップ１が搭載された樹脂封止型の小型の半導体パッケージであり、本実施の形態１ではその一例として、図１〜図３に示すようなＣＳＰ７を取り上げて説明する。なお、ＣＳＰ７は、配線基板の裏面３ｂに複数の外部端子である半田ボール８が格子状に配置されて取り付けられており、半導体パッケージの平面サイズが半導体チップとほぼ同等なＢＧＡ型の半導体パッケージである。
図１〜図３に示すＣＳＰ７の構造について説明すると、配線基板であるパッケージ基板３と、パッケージ基板３の主面３ａに搭載され、かつ集積回路を有する半導体チップ１と、半導体チップ１の電極であるパッド１ｃとパッケージ基板３の主面３ａのボンディング用電極とを電気的に接続する導電性のワイヤ４と、パッケージ基板３の裏面３ｂの複数のランド部上に設けられた複数の外部端子である半田ボール８と、樹脂体６とからなる。
なお、半導体チップ１は、例えば、シリコン等によって形成され、その主面１ａには集積回路が形成されている。また、半導体チップ１におけるその厚さと交差する平面形状は方形状であり、本実施の形態１では正方形である。さらに、図１に示すように主面１ａの周縁部には集積回路と電気的に接続される複数のパッド１ｃが形成されている。また、このパッド１ｃと、パッケージ基板３の主面３ａの周縁部に配置されたボンディング用電極３ｈとが導電性のワイヤ４によってそれぞれ電気的に接続されている。このワイヤ４は、例えば、金線等である。
また、半導体チップ１は、図３に示すように、その裏面１ｂが、ペースト剤やダイアタッチフィルム等の接着剤２を介してパッケージ基板３に固着され、主面１ａを上方に向けた状態でパッケージ基板３に搭載されている。なお、接着剤２が、ダイアタッチフィルムである場合には、予め半導体チップ１の裏面１ｂ側に貼り付けられていてもよい。
また、樹脂体６は、例えば、エポキシ系樹脂等からなるとともに、パッケージ基板３の主面３ａ側に形成されており、半導体チップ１及び複数の導電性のワイヤ４を樹脂封止するものである。
また、パッケージ基板３の裏面３ｂに設けられた複数の外部端子である半田ボール８は、例えば、Ｐｂ−Ｓｎ等の半田からなり、パッケージ基板３の裏面３ｂの第２電極に接続され、かつ格子状に配置されている。
ここで、パッケージ基板３は、主面３ａと、主面３ａに対向する裏面３ｂと、主面３ａの周縁部に形成された複数のボンディング用電極（第１電極、ボンディングリード）３ｈと、裏面３ｂに形成された複数のランド部（第２電極）３ｇと、主面側の配線と裏面側の配線を繋ぐ複数のスルーホール３ｅとを有している。すなわち、主面３ａの周縁部に形成された複数のボンディング用電極３ｈは、それぞれ対応するスルーホール３ｅを介して裏面３ｂのランド部３ｇに電気的に接続されている。
なお、パッケージ基板３におけるその厚さと交差する平面形状は方形状であり、本実施の形態１では正方形である。
さらに、パッケージ基板３は、図４及び図５に示すように、主面３ａと裏面３ｂの間に重ねて配置され、かつそれぞれに複数の繊維３ｊが交差して織り込まれた２枚の第１コア材（繊維層）３ｃから成るコア材を有している。繊維３ｊの材料としては、例えばガラスクロスが使用される。すなわち、パッケージ基板３は、比較的薄い２枚の第１コア材３ｃを貼り合わせて形成されたものである。２枚の第１コア材３ｃを貼り合わせた後のコア材部分の厚さは、例えば、0.１ｍｍ程度であり、表裏面の絶縁膜であるソルダレジスト膜３ｆを含めた基板の総厚は、例えば、0.２ｍｍ程度である。
１枚のコア材でパッケージ基板を構成する場合、コア材に含まれる繊維の太さは、相対的に太いものが使用されるが、本実施の形態１のようにコア材を２枚に分割し、貼り合せることで１つのコア材を構成する場合、それぞれの第１コア材３ｃの厚さは、１枚のコア材でパッケージ基板を構成する場合よりも約半分程度に薄くなる。そのため、それぞれの第１コア材３ｃに含まれる繊維３ｊの太さも１枚のコア材でパッケージ基板を構成する場合よりも細いものが使用される。繊維３ｊの太さが細くなれば、織り込みも微細化することができ、繊維３ｊにより構成される網目もより密な状態となる。
このように、網目が密な状態の第1コア材３ｃを貼り合わせることにより、１枚のコア材で構成されるパッケージ基板の場合と比較して、コア材自体の総厚はほぼ同じであっても、パッケージ基板３の機械的強度を向上することができる。すなわち、ＣＳＰ７の薄型化に対応している。
なお、主面３ａの周縁部に設けられた複数のボンディング用電極３ｈは、銅配線３ｉやスルーホール３ｅ等を介して裏面３ｂのランド部３ｇに電気的に接続されており、このランド部３ｇに外部端子である半田ボール８が接続されている。また、ボンディング用電極３ｈ、銅配線３ｉ、スルーホール３ｅ及びランド部３ｇ等の薄膜の導体パターンは、例えば、銅合金によって形成されている。
本実施の形態１のＣＳＰ７に組み込まれているパッケージ基板３では、図４に示すように、２枚の第１コア材３ｃが貼り合わされている。第１コア材３ｃは、図５に示すように、繊維３ｊの織り込み方向３ｋと、繊維３ｊが露出するパッケージ基板３の端面（側面）３ｎの延在方向（パッケージ基板３の辺の延在方向）３ｐとが鋭角（または鈍角）を成すものである。
したがって、パッケージ基板３には、繊維３ｊの織り込み方向３ｋが同一の２枚の第１コア材３ｃを貼り合わせ、これによってコア材が２層構造となったものが採用されている。すなわち、貼り合わされたそれぞれの第１コア材３ｃにおいて、繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐが鋭角を成している。
この結果、切断応力がコア材の切断面から中心に向かって進展するのを抑制することができるだけでなく、本実施の形態１のようにパッケージ基板３においてコア材である第１コア材３ｃを２層構造にすることにより、網目が密な状態の第１コア材３ｃが積層されるため、コア材の厚さ方向への剥離（クラック）の進展を抑制することができる。その結果、ＣＳＰ７等の製品不良の発生を低減できる。
また、繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが同一の鋭角を成すように２枚の第１コア材３ｃを貼り合わせて２層構造にすることにより、コア材に織り込む繊維３ｊを細かくすることができ、さらに網目を構成する繊維３ｊの織り込みを密に形成することができるため、隣あった繊維３ｊ間のピッチを狭くすることができる。これにより、繊維３ｊによって区画された樹脂３ｍのマス目の一辺の長さを短くできる。
すなわち、２層のコア材それぞれの繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが同じ鋭角を成していることにより、樹脂３ｍのマス目の対角線（パッケージ基板３の端面において隣り合う繊維３ｊ間の距離）を短くすることができ、応力や熱温度サイクルに比較的弱い樹脂３ｍの露出部分を少なくできる。その結果、樹脂３ｍの剥離を抑制することができるとともに、繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが鋭角であるため、剥離の進展を抑制することができる。これにより、ＣＳＰ７等の製品不良の発生を低減できる。
次に、本実施の形態１の変形例について説明する。
図６はパッケージ基板３の変形例を示すものであり、コア材が第１コア材（繊維層）３ｃと第２コア材（繊維層）３ｄを貼り合わせて成る２層構造のものである。第２コア材３ｄは、図７に示すように、繊維３ｊの織り込み方向３ｋと、繊維３ｊが露出するパッケージ基板３の端面３ｎの延在方向（パッケージ基板３の辺の延在方向）３ｐとが直角または平行を成すものである。
すなわち、図６に示す変形例のパッケージ基板３では、第１コア材３ｃの繊維３ｊの織り込み方向３ｋと第２コア材３ｄの繊維３ｊの織り込み方向３ｋが異なっている。簡略すると、一方は、図５に示すように繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが鋭角を成し、他方は、図７に示すように繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが直角または平行を成すものとなっている。
上記したように、樹脂３ｍは温度サイクルなどの熱収縮により劣化し易いため、繊維３ｊと樹脂３ｍの密着力は低下する。これによりパッケージ基板３の端面（切断面）に露出した繊維３ｊの間の樹脂３ｍが剥離する問題が生じる。図４に示すように、第１コア材（繊維層）３ｃの繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが同一の鋭角を成していれば、切断応力がコア材の切断面から中心に向かって進展するのを抑制することができる。しかしながら、図５に示すように繊維３ｊの織り込み方向３ｋがパッケージ基板３の端面３の延在方向３ｐに対して鋭角を成している場合、隣り合う繊維３ｊ間の距離が、図７に示すように繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが直角または平行を成す場合よりも広く（長く）なる。そのため、もし温度サイクルなどの熱収縮により樹脂３ｍが剥離してパッケージ基板３から脱落した場合、図５に示す構成の方が図７に示す構成よりも脱落する樹脂３ｍの量が大きくなる。
これに対し、図６に示すように繊維３ｊの織り込み方向３ｋが異なった第１コア材３ｃと第２コア材３ｄを貼り合わせて２層構造のコア材、簡略すると、２つのコア材のうち、どちらか１つのコア材（繊維層）における繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが直角または平行を成すことにより、複数の方向の繊維３ｊが交差して切断面（端面３ｎ）に露出する樹脂３ｍの部分の面積（樹脂３ｍの量）を図４に示す構成よりも減らすことができる。
ダイシングブレードの切断応力の問題よりも温度サイクルになどの熱収縮の問題の方が深刻な場合は、図６に示すような構成にすれば図４に示す構成よりもパッケージ基板３の温度サイクル性を向上させることができ、ＣＳＰ７の信頼性を高めることができる。さらに、剥離の進展を抑制してＣＳＰ７等の製品不良の発生を低減できる。
また、図６の変形例のパッケージ基板３では、繊維３ｊの織り込み方向３ｋが異なった第１コア材３ｃと第２コア材３ｄを貼り合わせる際に、繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが鋭角を成す図５の第１コア材３ｃが主面３ａ側（上側）に配置され、繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが直角または平行を成す図７の第２コア材３ｄが裏面３ｂ側（下側）に配置されている。
これは、温度サイクル性を考慮した場合、半導体チップ１（シリコン製）から遠い箇所ほどより大きな応力が付与されるため、上側（主面３ａ側、半導体チップ搭載側）より下側（裏面３ｂ側）の第２コア材（繊維層）３ｄの方が掛かる熱応力が大きく、したがって、下側に、繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが直角または平行を成す第２コア材３ｄを配置した方が温度サイクル性に弱い樹脂３ｍの部分の露出を抑えることができるためである。
すなわち、繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが鋭角を成す第１コア材３ｃが主面３ａ側（上側）に配置され、繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが直角または平行を成す第２コア材３ｄが裏面３ｂ側（下側）に配置されていることにより、パッケージ基板３の温度サイクル性をさらに向上させることができ、ＣＳＰ７の信頼性をより高めることができる。また、剥離の進展も抑制してＣＳＰ７等の製品不良の発生をさらに低減できる。
また、図８に示す変形例は、２枚のコア材を貼り合わせて２層構造のコア材を形成する際に、２枚とも図７に示す、繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが直角または平行を成す第２コア材３ｄを採用した場合であり、この構造によっても剥離の進展を抑制してＣＳＰ７等の製品不良の発生を低減することができる。
次に、本実施の形態１のＣＳＰ７の製造方法を、図９〜図１１に示す製造プロセスフロー図を用いて説明する。
まず、図９のステップＳ１に示す基板準備を行う。ここでは、ＣＳＰ７を形成する領域であるデバイス領域９ａが図１２に示すように複数区画配置された多数個取り基板９を準備する。なお、各デバイス領域９ａでは、複数の繊維３ｊが交差して織り込まれた２枚のコア材が主面３ａと裏面３ｂの間に重ねて配置されている。
ここでは、図５に示す繊維３ｊの織り込み方向３ｋと、切り出された際のパッケージ基板３の端面３ｎの延在方向（パッケージ基板３の辺の延在方向）３ｐとが鋭角を成す２枚の第１コア材３ｃが図４に示すように貼り合わされた多数個取り基板９（図１２参照）を用いる場合を一例として取り上げて説明する。
その後、ステップＳ２に示すダイボンディングを行って多数個取り基板９上に図３に示す接着剤２を介して半導体チップ１を固着する。その際、各デバイス領域９ａの周縁部のボンディング用電極３ｈ列の内側に半導体チップ１を搭載する。
その後、ステップＳ３に示すワイヤボンディングを行う。ここでは、図３に示すように、半導体チップ１の主面１ａのパッド１ｃと、これに対応する多数個取り基板９のデバイス領域９ａのボンディング用電極３ｈとを金線等の導電性のワイヤ４によって電気的に接続する。
その後、ステップＳ４に示す樹脂モールドを行う。ここでは、多数個取り基板９上において、複数の半導体チップ１や複数のワイヤ４を樹脂成形金型１５の１つのキャビティ１５ａで一括して覆って樹脂封止し、これによって一括封止体５を形成する。なお、一括封止体５を形成する封止用樹脂は、例えば、熱硬化性のエポキシ樹脂等である。
その後、図１０のステップＳ５に示すボールマウントを行って図３に示すようにパッケージ基板３の裏面３ｂの各ランド部３ｇに半田ボール８を接続する。
その後、ステップＳ６に示すマークを行う。ここではレーザマーキング法等でマーキング１０を行って一括封止体５にマークを付す。なお、マーキング１０は、例えば、インクマーキング法などで行ってもよい。
その後、ステップＳ７に示す個片化を行う。ここでは、一括封止体５の表面にダイシングテープ１２を貼り、ダイシングテープ１２で固定した状態でダイシングブレード１１によって切断して各ＣＳＰ７に個片化する。
その際、図１２に示すように、多数個取り基板９の２枚の第１コア材３ｃそれぞれにおける繊維３ｊの織り込み方向３ｋとＸ方向のブレードの走行方向（分割方向）１３とが、かつ繊維３ｊの織り込み方向３ｋとＹ方向のブレードの走行方向（分割方向）１４とがそれぞれ鋭角を成すようにダイシングによって多数個取り基板９を切断・分割し、この分割によって形成された図５に示す端面３ｎに繊維３ｊを露出させる。図１２に示す多数個取り基板９では、図５に示す繊維３ｊの織り込み方向３ｋと、切り出された際の端面３ｎの延在方向３ｐとが鋭角を成すように２枚の第１コア材３ｃが貼り合わされているため、Ｘ方向のブレードの走行方向１３とＹ方向のブレードの走行方向１４それぞれにダイシングブレード１１を走行させることにより、繊維３ｊの織り込み方向３ｋと、切り出された際の端面３ｎの延在方向３ｐとが鋭角を成すことになる。
前記個片化を行って、ステップＳ８に示すようにＣＳＰ７の組み立てを完了して製品完成となる。
本実施の形態１の半導体装置の製造方法では、繊維３ｊの織り込み方向３ｋと、端面３ｎの延在方向３ｐとが同一の鋭角を成すように２枚の第１コア材３ｃを貼り合わせ、これによってコア材が２層構造となった多数個取り基板９をダイシングすることにより、コア材に織り込む繊維３ｊを細かくすることができ、さらに隣あった繊維３ｊ間のピッチを狭くできる。また、隣あった繊維３ｊ間のピッチを狭くできるため、繊維３ｊによって区画された樹脂３ｍのマス目の一辺の長さを短くできる。
したがって、２層のコア材それぞれの繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが同じ鋭角を成していることにより、樹脂３ｍのマス目の対角線を短くすることができ、応力に比較的弱い樹脂３ｍの露出部分を少なくできる。その結果、樹脂３ｍの剥離を抑制することができるとともに、繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが鋭角であるため、剥離の進展を抑制することができる。これにより、ＣＳＰ７等の製品不良の発生を低減できる。
また、パッケージ基板３においてコア材である第１コア材３ｃを２層構造にすることにより、コア材が積層されるため、コア材の厚さ方向への剥離の進展を抑制することができる。その結果、ＣＳＰ７等の製品不良の発生を低減できる。
次に、図１１は樹脂モールド後の組み立ての変形例を示す製造プロセスフロー図である。
図１１に示す変形例は、マークを行った後にボールマウントを行うものである。
ボールマウントの工程は、パッケージ基板３のランド部３ｇに半田を塗布した後、リフロー処理により半田ボール８を形成する。このため、ボールマウントの工程においても、このリフロー処理によりパッケージ基板３が更に反る問題が生じる。マークの工程では、レーザマーキング法などでマーキングを行うが、パッケージ基板３が反った状態では、一括封止体５の表面に垂直にレーザを照射することが困難となるため、一括封止体５の表面にマークが付されないというマーキング不良が発生する。
そこで、図１１に示す変形例は、パッケージ基板３が反る要因の一つである半田ボール８形成時のリフロー処理を行う前に、先にマークの工程を行うものである。これにより、マーキング不良を抑制することができる。
次に、図１３に示す変形例の多数個取り基板９は、図７に示す繊維３ｊの織り込み方向３ｋと、切り出される端面３ｎの延在方向３ｐとが直角または平行を成す第２コア材３ｄを有するものである。例えば、この第２コア材３ｄと、図１２に示す多数個取り基板９の第１コア材３ｃとを組み合わせて２層構造のコア材とし、この基板を組み立ての際の個片化時にダイシングすることにより、第１コア材３ｃの形状と第２コア材３ｄの形状とが平面的に組み合わさるため、複数の方向の繊維３ｊが交差して切断面に露出する樹脂３ｍの部分の面積（樹脂３ｍの量）を減らすことができる。
これにより、パッケージ基板３の温度サイクル性を向上させることができ、ＣＳＰ７の信頼性を高めることができる。さらに、剥離の進展を抑制してＣＳＰ７等の製品不良の発生を低減できる。
（実施の形態２）
図１４は本発明の実施の形態２の半導体装置に組み込まれる配線基板の構造の一例を示す拡大部分断面図、図１５は本発明の実施の形態２の半導体装置に組み込まれる変形例の配線基板の構造を示す拡大部分断面図、図１６は本発明の実施の形態２の半導体装置に組み込まれる他の変形例の配線基板の構造を示す拡大部分断面図である。
図１４〜図１６は、本実施の形態２のパッケージ基板３の構造を示すものであり、３枚のコア材を貼り合わせて３層構造のコア材としたパッケージ基板３の例を示すものである。まず、図１４に示すパッケージ基板３では、図５に示すような第１コア材３ｃが３枚貼り合わされており、繊維３ｊの織り込み方向３ｋと、切り出される端面３ｎの延在方向３ｐとがそれぞれ鋭角を成すものである。
したがって、パッケージ基板３には、繊維３ｊの織り込み方向３ｋが同一の３枚の第１コア材３ｃを貼り合わせてコア材を３層構造としたものが採用されている。すなわち、それぞれの第１コア材３ｃにおいて、繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐが鋭角を成している。
このようにパッケージ基板３においてコア材である第１コア材３ｃを３層構造にすることにより、コア材が積層されるため、コア材の厚さ方向への剥離の進展をさらに抑制することができる。その結果、ＣＳＰ７等の製品不良の発生を低減できる。
さらに、３層の第１コア材３ｃのうちの上下層の第１コア材３ｃによってコア材の膨張／収縮を調整するため、パッケージ基板３の反りを抑制することができる。
また、図１５に示す変形例のパッケージ基板３では、図７に示すような第２コア材３ｄが３枚貼り合わされており、繊維３ｊの織り込み方向３ｋと、切り出される端面３ｎの延在方向３ｐとがそれぞれ直角または平行を成している。この場合にも、コア材の厚さ方向への剥離の進展を抑制することができ、さらに、パッケージ基板３の反りを抑制することができる。
また、図１６に示す変形例のパッケージ基板３は、３層のコア材のうち、最上層と最下層に、繊維３ｊの織り込み方向３ｋと繊維３ｊが露出する端面３ｎの延在方向３ｐとがそれぞれ同じ第１角度を成しているコア材が配置され、前記最上層と最下層の間に前記第１角度と異なった第２角度を成すコア材が配置されれるものであり、一例として、前記第１角度が直角または平行であり、前記第２角度が鋭角である場合を図示している。
すなわち、図１６に示す変形例では、３層のコア材のうち上下層に、繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが直角または平行（第１角度）を成している図７に示す第２コア材３ｄが配置され、中間層に繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが鋭角（第２角度）を成している図５に示す第１コア材３ｃが配置されている。
このように上下層と中間層とで、繊維３ｊの織り込み方向３ｋと端面３ｎの延在方向３ｐとが成す角度を変えたコア材を配置することにより、上下層のコア材によってコア材全体の膨張／収縮を調整するため、パッケージ基板３の反りをさらに抑制することができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１及び２では、パッケージ基板３においてコア材が２層もしくは３層の場合を説明したが、前記コア材は２層以上の複数の層が貼り合わされて形成されていれば何層であってもよい。ただし、パッケージ基板３の反りを考慮した場合、前記コア材が奇数層であることが好ましい。また、繊維３ｊの表面は、機械的な処理や化学的な処理により凹凸が形成されていてもよい。これにより繊維３ｊと樹脂３ｍとの密着性を向上することができる。これにより、樹脂３ｍの剥離を抑制できるため、ＣＳＰ７の信頼性を高めることができる。
本発明は、配線基板を有した電子装置に好適である。
本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１に示す半導体装置の構造を示す断面図である。 図２に示すＡ部の構造を示す拡大部分断面図である。 図１に示す半導体装置に組み込まれる配線基板の構造の一例を示す拡大部分断面図である。 図４に示す配線基板のコア材における繊維の織り込み方向の一例を示す平面図である。 図１に示す半導体装置に組み込まれる変形例の配線基板の構造を示す拡大部分断面図である。 図６に示す配線基板の一方のコア材における繊維の織り込み方向の一例を示す平面図である。 図１に示す半導体装置に組み込まれる他の変形例の配線基板の構造を示す拡大部分断面図である。 図１に示す半導体装置の組み立てにおける樹脂モールドまでの組み立ての一例を示す製造プロセスフロー図である。 図１に示す半導体装置の組み立てにおける樹脂モールド後の組み立ての一例を示す製造プロセスフロー図である。 図１に示す半導体装置の組み立てにおける樹脂モールド後の組み立ての変形例を示す製造プロセスフロー図である。 図１０に示す組み立ての個片化時のダイシングブレードの走行方向と繊維の織り込み方向が鋭角を成す状態の一例を示す平面図である。 図１０に示す組み立ての個片化時のダイシングブレードの走行方向と繊維の織り込み方向が直角または平行を成す状態の一例を示す平面図である。 本発明の実施の形態２の半導体装置に組み込まれる配線基板の構造の一例を示す拡大部分断面図である。 本発明の実施の形態２の半導体装置に組み込まれる変形例の配線基板の構造を示す拡大部分断面図である。 本発明の実施の形態２の半導体装置に組み込まれる他の変形例の配線基板の構造を示す拡大部分断面図である。 比較例の配線基板の構造を示す拡大部分断面図である。 比較例の配線基板の構造を示す拡大部分断面図である。
符号の説明
１ 半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ パッド（電極）
２ 接着剤
３ パッケージ基板（配線基板）
３ａ 主面
３ｂ 裏面
３ｃ 第１コア材（繊維層）
３ｄ 第２コア材（繊維層）
３ｅ スルーホール
３ｆ ソルダレジスト膜
３ｇ ランド部（第２電極）
３ｈ ボンディング用電極（第１電極）
３ｉ 銅配線
３ｊ 繊維
３ｋ 織り込み方向
３ｍ 樹脂
３ｎ 端面
３ｐ 延在方向
４ ワイヤ
５ 一括封止体
６ 樹脂体
７ ＣＳＰ（半導体装置）
８ 半田ボール（外部端子）
９ 多数個取り基板
９ａ デバイス領域
１０ マーキング
１１ ダイシングブレード
１２ ダイシングテープ
１３，１４ ブレードの走行方向（分割方向）
１５ 樹脂成形金型
１５ａ キャビティ
１６ 配線基板
１６ａ コア部
１６ｂ 繊維
１６ｃ 樹脂

Claims (14)

  1. 主面と、前記主面に対向する裏面と、前記主面に形成された複数の第１電極と、前記裏面に形成された複数の第２電極と、前記主面と裏面の間に重ねて配置され、かつそれぞれに複数の繊維が交差して織り込まれた２枚のコア材とを有する配線基板と、
    前記配線基板の主面上に搭載された半導体チップと、
    前記半導体チップの複数の電極と前記配線基板の主面に形成された前記複数の第１電極とをそれぞれ電気的に接続する複数のワイヤと、
    前記半導体チップ及び前記複数のワイヤを封止する樹脂体と、
    前記複数の第２電極上に形成された複数の外部端子とを有し、
    前記２枚のコア材それぞれにおいて、前記繊維の織り込み方向と前記繊維が露出する前記配線基板の端面の延在方向とが鋭角を成すことを特徴とする半導体装置。
  2. 主面と、前記主面に対向する裏面と、前記主面に形成された複数の第１電極と、前記裏面に形成された複数の第２電極と、前記主面と裏面の間に重ねて配置され、かつそれぞれに複数の繊維が交差して織り込まれた２枚のコア材とを有する配線基板と、
    前記配線基板の主面上に搭載された半導体チップと、
    前記半導体チップの複数の電極と前記配線基板の主面に形成された前記複数の第１電極とをそれぞれ電気的に接続する複数のワイヤと、
    前記半導体チップ及び前記複数のワイヤを封止する樹脂体と、
    前記複数の第２電極上に形成された複数の外部端子とを有し、
    前記２枚のコア材のうち、一方は、前記繊維の織り込み方向と前記繊維が露出する端面の延在方向とが鋭角を成し、
    他方は、前記繊維の織り込み方向と前記繊維が露出する前記配線基板の端面の延在方向とが直角または平行を成すことを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、前記２枚のコア材のうち、前記繊維の織り込み方向と前記端面の延在方向とが鋭角を成すコア材が前記主面側に配置され、前記繊維の織り込み方向と前記端面の延在方向とが直角または平行を成すコア材が前記裏面側に配置されていることを特徴とする半導体装置。
  4. 主面と、前記主面に対向する裏面と、前記主面に形成された複数の第１電極と、前記裏面に形成された複数の第２電極と、前記主面と裏面の間に重ねて配置されそれぞれに複数の繊維が交差して織り込まれた３枚以上のコア材とを有する配線基板と、
    前記配線基板の主面上に搭載された半導体チップと、
    前記半導体チップの複数の電極と前記配線基板の主面に形成された前記複数の第１電極とをそれぞれ電気的に接続する複数のワイヤと、
    前記半導体チップ及び前記複数のワイヤを封止する樹脂体と、
    前記複数の第２電極上に形成された複数の外部端子とを有し、
    前記３枚以上のコア材それぞれにおいて、前記繊維の織り込み方向と前記繊維が露出する前記配線基板の端面の延在方向とが同じ角度を成していることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、前記３枚以上のコア材それぞれの前記繊維の織り
    込み方向と前記端面の延在方向とが同じ鋭角を成していることを特徴とする半導体装置。
  6. 請求項４記載の半導体装置において、前記３枚以上のコア材それぞれの前記繊維の織り込み方向と前記端面の延在方向とが直角または平行を成していることを特徴とする半導体装置。
  7. 主面と、前記主面に対向する裏面と、前記主面に形成された複数の第１電極と、前記裏面に形成された複数の第２電極と、前記主面と裏面の間に重ねて配置されそれぞれに複数の繊維が交差して織り込まれた奇数枚のコア材とを有する配線基板と、
    前記配線基板の主面上に搭載された半導体チップと、
    前記半導体チップの複数の電極と前記配線基板の主面に形成された前記複数の第１電極とをそれぞれ電気的に接続する複数のワイヤと、
    前記半導体チップ及び前記複数のワイヤを封止する樹脂体と、
    前記複数の第２電極上に形成された複数の外部端子とを有し、
    前記奇数枚のコア材のうち、最上層と最下層に、前記繊維の織り込み方向と前記繊維が露出する端面の延在方向とがそれぞれ同じ第１角度を成しているコア材が配置され、前記最上層と最下層の間に前記第１角度と異なった第２角度を成すコア材が配置されていることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、前記コア材が３枚配置され、前記第１角度が直角または平行であり、前記第２角度が鋭角であることを特徴とする半導体装置。
  9. （ａ）主面と、前記主面に対向する裏面と、前記主面に形成された複数の第１電極と、前記裏面に形成された複数の第２電極と、前記主面と裏面の間に重ねて配置されそれぞれに複数の繊維が交差して織り込まれた２枚のコア材とを有する多数個取り基板を準備する工程と、
    （ｂ）前記多数個取り基板の主面上に半導体チップを搭載する工程と、
    （ｃ）前記半導体チップの複数の電極と前記多数個取り基板の主面に形成された前記複数の第１電極とをワイヤによってそれぞれ電気的に接続する工程と、
    （ｄ）前記半導体チップ及び複数のワイヤを封止する工程と、
    （ｅ）前記多数個取り基板の前記２枚のコア材それぞれにおける前記繊維の織り込み方向と分割方向とが鋭角を成すように前記多数個取り基板を分割して、前記分割によって形成された端面に前記繊維を露出させる工程とを有し、
    前記多数個取り基板における前記２枚のコア材それぞれの前記繊維の織り込み方向と前記端面の延在方向とが鋭角を成すことを特徴とする半導体装置の製造方法。
  10. （ａ）主面と、前記主面に対向する裏面と、前記主面に形成された複数の第１電極と、前記裏面に形成された複数の第２電極と、前記主面と裏面の間に重ねて配置されそれぞれに複数の繊維が交差して織り込まれた２枚のコア材とを有する多数個取り基板を準備する工程と、
    （ｂ）前記多数個取り基板の主面上に半導体チップを搭載する工程と、
    （ｃ）前記半導体チップの複数の電極と前記多数個取り基板の主面に形成された前記複数の第１電極とをワイヤによってそれぞれ電気的に接続する工程と、
    （ｄ）前記半導体チップ及び複数のワイヤを封止する工程と、
    （ｅ）前記多数個取り基板の前記２枚のコア材のうち、一方のコア材は、前記繊維の織り込み方向と分割方向とが鋭角を成すように分割し、他方のコア材は、前記繊維の織り込み方向と分割方向とが直角または平行を成すように前記多数個取り基板を分割して、前記分割によって形成された端面に前記繊維を露出させる工程とを有し、
    前記多数個取り基板の前記２枚のコア材のうち、一方のコア材は、前記繊維の織り込み方向と前記端面の延在方向とが鋭角を成し、他方のコア材は、前記繊維の織り込み方向と
    前記端面の延在方向とが直角または平行を成すことを特徴とする半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、前記２枚のコア材のうち、前記繊維の織り込み方向と前記端面の延在方向とが鋭角を成すコア材が前記主面側に配置され、前記繊維の織り込み方向と前記端面の延在方向とが直角または平行を成すコア材が前記裏面側に配置されていることを特徴とする半導体装置の製造方法。
  12. （ａ）主面と、前記主面に対向する裏面と、前記主面に形成された複数の第１電極と、前記裏面に形成された複数の第２電極と、前記主面と裏面の間に重ねて配置されそれぞれに複数の繊維が交差して織り込まれた３枚以上のコア材とを有する多数個取り基板を準備する工程と、
    （ｂ）前記多数個取り基板の主面上に半導体チップを搭載する工程と、
    （ｃ）前記半導体チップの複数の電極と前記多数個取り基板の主面に形成された前記複数の第１電極とをワイヤによってそれぞれ電気的に接続する工程と、
    （ｄ）前記半導体チップ及び複数のワイヤを封止する工程と、
    （ｅ）前記多数個取り基板の前記３枚以上のコア材それぞれにおける前記繊維の織り込み方向と分割方向とが同じ角度を成すように前記多数個取り基板を分割して、前記分割によって形成された端面に前記繊維を露出させる工程とを有し、
    前記多数個取り基板における前記３枚以上のコア材それぞれの前記繊維の織り込み方向と前記端面の延在方向とが同じ角度を成すことを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、前記３枚以上のコア材それぞれの前記繊維の織り込み方向と前記端面の延在方向とが同じ鋭角を成すことを特徴とする半導体装置の製造方法。
  14. 請求項１２記載の半導体装置の製造方法において、前記３枚以上のコア材それぞれの前記繊維の織り込み方向と前記端面の延在方向とが直角または平行を成すことを特徴とする半導体装置の製造方法。
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