JP2023104759A - 多層配線基板、半導体装置、多層配線基板の製造方法 - Google Patents

多層配線基板、半導体装置、多層配線基板の製造方法 Download PDF

Info

Publication number
JP2023104759A
JP2023104759A JP2022005945A JP2022005945A JP2023104759A JP 2023104759 A JP2023104759 A JP 2023104759A JP 2022005945 A JP2022005945 A JP 2022005945A JP 2022005945 A JP2022005945 A JP 2022005945A JP 2023104759 A JP2023104759 A JP 2023104759A
Authority
JP
Japan
Prior art keywords
layer
insulating resin
wiring board
multilayer wiring
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022005945A
Other languages
English (en)
Inventor
毅志 田村
Takeshi Tamura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2022005945A priority Critical patent/JP2023104759A/ja
Publication of JP2023104759A publication Critical patent/JP2023104759A/ja
Pending legal-status Critical Current

Links

Images

Abstract

【課題】導体と絶縁樹脂層との間に密着層を有し、かつ、高い絶縁信頼性を有する多層配線基板を提供する。【解決手段】第1の絶縁樹脂層と、第1の絶縁樹脂層に積層されたシード層と、シード層の第1の絶縁樹脂層とは反対側の面に積層されためっき層とを有し、複数の導体を構成する導体層と、導体層を覆う密着層と、導体層と、密着層と、第1の絶縁樹脂層とを覆う第2の絶縁樹脂層とを備え、密着層は、導体の上面を覆う第1の部分と、導体の側面を覆う第2の部分と、隣接する導体間の第1の絶縁樹脂層上のうち、シード層の外周縁に沿って延びる線状の領域に形成された第3の部分とを有し、隣接する導体間において、導体の一方に設けられた密着層の第3部分と、導体の他方に設けられた密着層の第3部分とが離間している、多層配線基板。【選択図】図1

Description

本発明は、半導体素子(チップ)等の電子部品を実装するのに用いられる多層配線基板とその製造方法に関する。
近年、電子デバイスの高機能化等の要求に伴う高集積化や、電子デバイスの高速信号処理化に伴う電気信号の周波数、いわゆる動作周波数の高周波化が進んでいる。そして、これらに使用される多層配線基板において、高密度化による配線の微細化や高周波化対応が求められている。
通常、多層配線基板は、導体層と絶縁樹脂層とをそれぞれ1層以上積層して製造される。この時、導体層を構成する導体と絶縁樹脂層の密着性が不足していると、層間剥離やクラック、絶縁信頼性の低下などの問題を引き起こす。
そこで従来から、導体と絶縁樹脂層との密着性を向上させる方法として、導体表面を粗化してアンカー効果を生じさせる手法が用いられてきた。しかし、高密度化により微細化された配線(導体)を粗化することは難しく、粗化面に起因して高周波化信号の伝送特性が低下する(表皮効果)という問題点があった。
そこで、導体表面を粗面化することなく、導体と絶縁樹脂層との密着性を向上させる方法として、特許文献1のように密着層(膜)を形成する方法が提案されている。
特開平11-354922号公報
図4は、従来の多層配線基板の一部を示す断面拡大図である。
特許文献1が開示するような従来の密着層114の形成方法では、導体113間の絶縁樹脂上にも連続して密着層114が形成されてしまう。また、化学的に導体113上にのみ結合するような密着層114を形成する場合でも、プロセス上は絶縁樹脂111上にも密着層114を構成する材料が塗布される。そのため、水洗等で塗布液を除去する工程が必要になるが、洗浄不足等で導体113間の絶縁樹脂111上に残差として残るリスクがある。
すなわち、絶縁耐性の低い材料を密着層に用いた場合、従来の密着層の形成方法では、配線間の絶縁信頼性が低下するおそれがあった。
そこで、本発明は、導体と絶縁樹脂層との間に密着層を有し、かつ、高い絶縁信頼性を有する多層配線基板を提供することを目的とする。
上記課題を解決するための本発明の一局面は、第1の絶縁樹脂層と、第1の絶縁樹脂層に積層されたシード層と、シード層の第1の絶縁樹脂層とは反対側の面に積層されためっき層とを有し、複数の導体を構成する導体層と、導体層を覆う密着層と、導体層と、密着層と、第1の絶縁樹脂層とを覆う第2の絶縁樹脂層とを備え、密着層は、導体の上面を覆う第1の部分と、導体の側面を覆う第2の部分と、隣接する導体間の第1の絶縁樹脂層上のうち、シード層の外周縁に沿って延びる線状の領域に形成された第3の部分とを有し、隣接する導体間において、導体の一方に設けられた密着層の第3部分と、導体の他方に設けられた密着層の第3部分とが離間している、多層配線基板である。
また、本発明の他の局面は、第1の絶縁樹脂層上にシード層を形成する工程と、シード層上に第1のレジストパターンを形成する工程と、第1のレジストパターンが形成されたシード層上にめっき層を形成する工程と、第1のレジストパターンを除去する工程と、第1のレジストパターンが除去されたことによって露出したシード層を除去する工程と、シード層が除去されたことによって露出した第1の絶縁樹脂層上に、シード層およびめっき層と接しない第2のレジストパターンを形成する工程と、第2のレジストパターンの表面と、めっき層の表面と、シード層の表面と、第1の絶縁樹脂層の表面とに密着層を形成する工程と、第2のレジストパターンとその表面の密着層を除去する工程と、密着層と、第1の絶縁樹脂層とを覆う第2の絶縁樹脂層を形成する工程とを有する、多層配線基板の製造方法である。
本発明によれば、導体と絶縁樹脂層との間に密着層を有し、かつ、高い絶縁信頼性を有する多層配線基板を提供することができる。
本発明の実施形態に係る多層配線基板の一部を示す断面拡大図。 本発明の実施形態に係る多層配線基板および製造方法を示す説明図。 本発明の実施形態に係る多層配線基板および製造方法を示す説明図。 本発明の実施形態に係る多層配線基板および製造方法を示す説明図。 本発明の実施形態に係る多層配線基板および製造方法を示す説明図。 本発明の実施形態に係る多層配線基板および製造方法を示す説明図。 本発明の実施形態に係る多層配線基板および製造方法を示す説明図。 本発明の実施形態に係る多層配線基板および製造方法を示す説明図。 本発明の実施形態に係る多層配線基板および製造方法を示す説明図。 本発明の実施形態に係る多層配線基板および製造方法を示す説明図。 本発明の実施形態に係る多層配線基板および製造方法を示す説明図。 本発明の実施形態に係る多層配線基板および製造方法を示す説明図。 本発明の実施形態に係る多層配線基板および製造方法を示す説明図。 本発明の実施形態に係る多層配線基板および製造方法を示す説明図。 実施形態に係る配線基板を使用した半導体装置の一例を示す断面図。 従来の多層配線基板の一部を示す断面拡大図。
本発明に係る実施形態について図面を参照して説明する。ここで、図面の寸法比率は、説明の都合上実際の比率と異なる場合や、構成の一部が図面から省略される場合がある。
図1は、本発明の実施形態に係る多層配線基板の一部を示す断面拡大図である。
多層配線基板100は、第1の絶縁樹脂層11と、第2の絶縁樹脂層12と、導体層13と、密着層14とを備える。多層配線基板100は、例えば後述するコア基板1上に形成されたコア基板であってもよいし、コア層を有さないコアレス基板であってもよい。以降において、上面とはコア基板から遠い側の面、または、コアレス基板の場合はキャリア基板から遠い側の面である。
(第1の絶縁樹脂層)
第1の絶縁樹脂層11は、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂またはそれらを混合した樹脂から構成され、例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、メラミン樹脂、シリコーン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、マレイミド樹脂、液晶ポリマー、フッ素樹脂、またはこれらの2つ以上の組み合わせからなり、無機フィラーまたは有機フィラーを含有しても良い。
(導体層)
導体層13は、第1の絶縁樹脂層11側から順に、シード層13aおよびめっき層13bを有する。導体層13をエッチングによりパターニングすることにより、複数の導体13’が形成される。導体層13には、配線、ビア、シールド、グランド、ダミーなどの様々なパターンが含まれ得るが、図1においては配線部を示す。隣接する導体13’は第1の絶縁樹脂層11の面方向に離間して形成されている。導体13’の表面には密着層14が形成される。
(シード層)
シード層13aは、第1の絶縁樹脂層11上に積層される。シード層13aを構成する材料は特に制限されないが、無電解めっき法で形成する場合、例えば、Cu、Pd、Al、Sn、NiおよびCrなどの金属材料を用いることができる。スパッタリング法で形成する場合、例えば、Cu、Ni、Al、Ti、Cr、Mo、W、Ta、Au、Ir、Ru、Pd、Pt、AlSi、AlSiCu、AlCu、NiFe、ITO(Indium Tin Oxide)、IZO(Indium Zinc Oxide)、AZO(Aluminum-doped Zinc Oxide)、ZnO、PZT(チタン酸ジルコン酸鉛)、TiN、Cu、Cu合金、またはこれらの2種以上を組み合わせた材料を用いることができる。形成のしやすさを考慮すると銅を用いることが好ましい。
(めっき層)
めっき層13bは、シード層13aの上面(第1の絶縁樹脂層11と反対側の面)に積層される。めっき層13bを構成する材料は、主に金属であり、種類は特に制限されないが、例えば、CuおよびCu合金、AgおよびAg合金、Sn、Pd、Au、Ni、Cr、Pt、Feまたはこれらの2種以上を組み合わせた材料を用いることができる。形成のしやすさを考慮すると、銅を用いることが好ましい。
(密着層)
密着層14は、導体13’の上面を覆う第1の部分14aと、導体13’の側面を覆う第2の部分14bと、隣接する導体13’間の第1の絶縁樹脂層11上のうち、シード層13aの外周縁に沿って(図1の紙面と直交する方向に)延びる線状の領域に形成された第3の部分14cとで構成される。このように、密着層14は、導体13’の底面以外の面を覆うため、導体13’と第2の絶縁樹脂層12との十分な密着性を確保できる。また、密着層14は、隣接する導体13’間において、導体13’の一方に設けられた密着層14の第3の部分と、導体の他方に設けられた密着層の第3の部分とが離間している。そのため、隣接する導体13’間の絶縁が確保され、高い絶縁信頼性を得ることができる。さらに、密着層14の第3の部分14cの面積は、密着層14の第1の部分14aの面積よりも小さい。そのため、隣接する導体13’に設けられた密着層14の第3の部分の距離を十分に確保することができ、絶縁信頼性をさらに向上させることができる。
密着層14の厚みは、10nm以上100nm以下であることが好ましい。10nm以上であれば、十分に密着性を発現させることができる。また、100nmを超えると、多層配線基板100の製造過程において、隣接する導体13’間で密着層14が残留するおそれがあり、導体13’間の絶縁信頼性を確保するのが難しくなる。密着層14を構成する材料は特に制限されないが、例えば、シランカップリング剤、アゾール化合物、チオール化合物、トリアジンチオール化合物である。
(第2の絶縁樹脂層)
第2の絶縁樹脂層12は、導体13’、密着層14、および第1の絶縁樹脂層11を覆うように、第1の絶縁樹脂層11上に積層される。第2の絶縁樹脂層12は、第1の絶縁樹脂層11で例示した材料を用いて形成することができる。
本実施形態に係る多層配線基板100の製造方法について、図2A~図2Mを参照しながら説明する。図2A~図2Mは、本発明の実施形態に係る多層配線基板および製造方法を示す説明図である。図2A~図2Mにおいて、コア基板1に設けられたパッド部43の部分を除き、コア基板1の記載を省略している。
まず、コア基板1上に第1の絶縁樹脂層11を形成する。
次に、下層の電気的接続用のパッド部43が露出するように、熱硬化性樹脂の場合はUVやCOなどのレーザー、感光性樹脂の場合はフォトリソグラフィーにてビア開口8を形成する(図2A)。
次に、第1の絶縁樹脂層11の上面、ビア開口8の壁面、およびビア開口8の底面に当たるパッド部43に無電解めっきやスパッタにてシード層13aを形成する(図2B)。
次に、シード層13a上にレジストを塗布またはラミネートし露光現像することで、めっき層13bのパターンに対応する第1のレジストパターン16aを形成する(図2C)。
次に、第1のレジストパターン16aが形成されたシード層13aに、電解めっきによりめっき層13bを形成する(図2D)。
次に、第1のレジストパターン16aを全て除去する(図2E)。除去方法としては、融解剥離タイプのレジストを用いて剥離液にて融解剥離させる方法が好ましい。
次に、第1のレジストパターン16aが除去されたことによって露出したシード層13a(めっき層13bに覆われていないシード層13a)をエッチングにより除去する(図2F)。
次に、シード層13aが除去されたことによって露出した第1の絶縁樹脂層11上にレジストを塗布またはラミネートし露光現像することで、密着層14のパターンに対応する第2のレジストパターン16bを形成する(図2G)。このとき第2のレジストパターン16bは、シード層13aおよびめっき層13bの側面と接しないように、隣接するめっき層13bの間隔(第1の絶縁樹脂層11の面方向の間隔)より狭い幅に形成される。
次に、第2のレジストパターン16bの表面と、めっき層13bの表面と、シード層13aの表面と、第1の絶縁樹脂層11の表面とに密着層14を形成する(図2H)。密着層14は、ディップ、スプレー、スパッタなどで形成できる。
次に、第2のレジストパターン16bと、その表面の密着層14を除去する(図2I)。
次に、導体13’と、密着層14と、第1の絶縁樹脂層11とを覆うように第2の絶縁樹脂層12を、第1の絶縁樹脂層11上に積層する(図2J)。なお、所望の層数の回路が形成された場合には、本工程は省略される。
以上の図2A~図2Jで説明した工程を、所望の層数の回路が形成できるまで繰り返し行なう(図2K)。なお、n層目(nは2以上の自然数)以降の導体層13の形成においては、図2Jで形成した(n-1)層目の第2の絶縁樹脂層12を、図2A~図7Jの説明における第1の絶縁樹脂層11と読み替えるものとする。
所望の層数の回路を形成後、最外層にソルダーレジスト層17を塗布またはラミネートで形成し、フォトリソグラフィーなどによりパッド部53上にソルダーレジスト開口18を形成する。ソルダーレジスト層17は、例えば、感光性のエポキシ系樹脂であり、無機フィラーを含有していても良い。非感光の熱硬化樹脂を使用する場合は、UVレーザーやCOレーザー、フォトリソなどによりソルダーレジスト開口18を形成する。
次に、ソルダーレジスト開口18内に、はんだバンプ20を形成することで多層配線基板100を形成することができる(図2L)。はんだバンプ20は、はんだペーストを用いる場合はスクリーン印刷で形成でき、はんだボールを用いる場合は、フラックスをスクリーン印刷後にボール振込にてはんだボールを搭載し、それぞれリフローにて溶融させて形成できる。
さらに必要に応じてコア基板1のもう一方の面にも同様の配線基板の構造を形成することで多層配線基板100を形成することができる(図2M)。
以上、コア基板1上に配線基板を積層して多層配線基板100を作製する方法を説明したが、支持基板上に同様の手順で配線基板を積層して、最後に支持基板を剥離する方法でコア基板1を有さない多層配線基板100としてもよい。コア基板1は一般的な貫通孔付きガラスエポキシ基板を用いることができる。
図3は、実装状態の一例を示したものであり、多層配線基板100に半導体素子34(シリコンチップ)を実装した半導体装置200を示している。この半導体装置200において、半導体素子34の電極端子は、はんだバンプ20等の導電性材料を介して多層配線基板100上の対応するパッド53部に電気的に接続されている(フリップチップ実装)。さらに、実装した半導体素子34と多層配線基板100との間の空隙には、熱硬化性のエポキシ系樹脂等のアンダーフィル樹脂35が充填されており、加熱硬化によって半導体素子34と多層配線基板100との機械的な接合が確保されている。
一方、半導体素子34実装面側と反対側のソルダーレジスト層17から露出するパッド部53には、外部接続端子として用いられるはんだバンプ20が接合されている。このはんだバンプ20を介して多層配線基板100はマザーボード等に実装される。
以上説明したように、本実施形態に係る多層配線基板100においては、導体13’の表面に密着層14が形成される。そのため、導体層13と第2の絶縁樹脂層12との間の密着性を向上させることができる。
また、密着層14は、導体13’の上面と、導体13’の側面と、隣接する導体13’間の第1の絶縁樹脂層11上のうち、シード層13aの外周縁に沿って延びる線状の領域とに形成されるため、密着層14の面積が広く、より高い密着性を得ることができる。
また、密着層14は、隣接する導体13’間において、導体13’の一方に設けられた密着層14の第3の部分14cと、導体の他方に設けられた密着層の第3の部分14cとが離間している。そのため、隣接する導体13’間の絶縁が確保され、高い絶縁信頼性を得ることができる。
また、シード層13aおよびめっき層13bは銅から構成されるため、形成しやすい。
また、密着層14の厚みは10nm以上100nm以下である。そのため、十分な密着性を得ながらも、多層配線基板100の製造過程において、隣接する導体13’間で密着層14が残留して絶縁信頼性が低下してしまうのを抑制できる。
また、密着層14の第3の部分14cの面積は、密着層14の第1の部分14aの面積よりも小さい。そのため、隣接する導体13’に設けられた密着層14の第3の部分どうしの距離を十分に確保することができ、絶縁信頼性を向上させることができる。
本発明は、半導体素子(チップ)等の電子部品を実装するのに用いられる多層配線基板として利用できる。
11 第1の絶縁樹脂層
12 第2の絶縁樹脂層
13 導体層
13´ 導体
13a シード層
13b めっき層
14 密着層
14a 第1の部分
14b 第2の部分
14c 第3の部分
16a 第1のレジストパターン
16b 第1のレジストパターン
100 多層配線基板
200 半導体装置

Claims (7)

  1. 第1の絶縁樹脂層と、
    前記第1の絶縁樹脂層に積層されたシード層と、前記シード層の前記第1の絶縁樹脂層とは反対側の面に積層されためっき層とを有し、複数の導体を構成する導体層と、
    前記導体層を覆う密着層と、
    前記導体層と、前記密着層と、前記第1の絶縁樹脂層とを覆う第2の絶縁樹脂層とを備え、
    前記密着層は、
    前記導体の上面を覆う第1の部分と、
    前記導体の側面を覆う第2の部分と、
    隣接する前記導体間の前記第1の絶縁樹脂層上のうち、前記シード層の外周縁に沿って延びる線状の領域に形成された第3の部分とを有し、
    隣接する前記導体間において、前記導体の一方に設けられた前記密着層の前記第3の部分と、前記導体の他方に設けられた前記密着層の前記第3の部分とが離間している、多層配線基板。
  2. 前記シード層および前記めっき層が銅からなる、請求項1に記載の多層配線基板。
  3. 前記密着層の厚みが10nm以上100nm以下である、請求項1または2に記載の多層配線基板。
  4. 前記密着層の前記第3の部分の面積は、前記密着層の前記第1の部分の面積よりも小さい、請求項1~3のいずれかに記載の多層配線基板。
  5. 前記第1の絶縁樹脂層及び前記第2の絶縁樹脂層に挟まれた前記導体層が2層以上積層された、請求項1~4のいずれかに記載の多層配線基板。
  6. 請求項1~5のいずれかに記載の多層配線基板に半導体素子を実装してなる、半導体装置。
  7. 第1の絶縁樹脂層上にシード層を形成する工程と、
    前記シード層上に第1のレジストパターンを形成する工程と、
    前記第1のレジストパターンが形成された前記シード層上にめっき層を形成する工程と、
    前記第1のレジストパターンを除去する工程と、
    前記第1のレジストパターンが除去されたことによって露出した前記シード層を除去する工程と、
    前記シード層が除去されたことによって露出した前記第1の絶縁樹脂層上に、前記シード層および前記めっき層と接しない第2のレジストパターンを形成する工程と、
    前記第2のレジストパターンの表面と、前記めっき層の表面と、前記シード層の表面と、前記第1の絶縁樹脂層の表面とに密着層を形成する工程と、
    前記第2のレジストパターンとその表面の前記密着層を除去する工程と、
    前記密着層と、前記第1の絶縁樹脂層とを覆う第2の絶縁樹脂層を形成する工程とを有する、多層配線基板の製造方法。
JP2022005945A 2022-01-18 2022-01-18 多層配線基板、半導体装置、多層配線基板の製造方法 Pending JP2023104759A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022005945A JP2023104759A (ja) 2022-01-18 2022-01-18 多層配線基板、半導体装置、多層配線基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022005945A JP2023104759A (ja) 2022-01-18 2022-01-18 多層配線基板、半導体装置、多層配線基板の製造方法

Publications (1)

Publication Number Publication Date
JP2023104759A true JP2023104759A (ja) 2023-07-28

Family

ID=87379552

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022005945A Pending JP2023104759A (ja) 2022-01-18 2022-01-18 多層配線基板、半導体装置、多層配線基板の製造方法

Country Status (1)

Country Link
JP (1) JP2023104759A (ja)

Similar Documents

Publication Publication Date Title
US6803664B2 (en) Semiconductor package
US8039756B2 (en) Multilayered wiring board, semiconductor device in which multilayered wiring board is used, and method for manufacturing the same
US9167692B2 (en) Wiring board, semiconductor device, and method of manufacturing wiring board
US7908744B2 (en) Method for fabricating printed circuit board having capacitance components
KR101654820B1 (ko) 감소된 도전체 공간을 가진 마이크로전자 상호접속 소자, 및 그것을 형성하는 방법
KR101215246B1 (ko) 다층 배선기판의 제조방법 및 다층 배선기판
KR101281410B1 (ko) 다층 배선기판
JP5547615B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
US9899235B2 (en) Fabrication method of packaging substrate
US8785789B2 (en) Printed circuit board and method for manufacturing the same
JP6244138B2 (ja) 配線基板及び配線基板の製造方法
TWI479972B (zh) Multi - layer flexible printed wiring board and manufacturing method thereof
JP2008282842A (ja) 配線基板及びその製造方法
JP2016063130A (ja) プリント配線板および半導体パッケージ
US20120043128A1 (en) Printed circuit board and method of manufacturing the same
US10426032B1 (en) Multilayer wiring structure and its manufacturing method
US8186043B2 (en) Method of manufacturing a circuit board
TWI393229B (zh) 封裝基板的製作方法及其結構
JP3856743B2 (ja) 多層配線基板
JP2006134914A (ja) 電子部品内蔵モジュール
US20150195902A1 (en) Printed circuit board and method of manufacturing the same
US6913814B2 (en) Lamination process and structure of high layout density substrate
JP2023104759A (ja) 多層配線基板、半導体装置、多層配線基板の製造方法
JP2023104750A (ja) 多層配線基板およびその製造方法
JP2020043249A (ja) 多層配線構造体、部品実装多層配線構造体、多層配線基板、および部品実装多層配線基板