JP2014045220A - 積層半導体素子製造方法および積層半導体素子製造装置 - Google Patents
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Abstract
【解決手段】半導体素子を積層して積層半導体素子を製造する積層半導体素子製造方法であって、下に配される複数の半導体素子の欠陥の内容を検出する第1の欠陥検出段階と、上に配される複数の半導体素子の欠陥の内容を検出する第2の欠陥検出段階と、下に配される複数の半導体素子および上に配される複数の半導体素子のうち、それぞれの欠陥の内容に基づいて、下の半導体素子と上の半導体素子とが積層された場合に正常に動作する、下に配される半導体素子と上に配される半導体素子との組を選択する素子選択段階と、選択した下に配される半導体素子と上に配される半導体素子とを積層する素子積層段階とを備える。
【選択図】図1
Description
図7の第1半導体素子群20および第2半導体素子群30を準備する段階において、第1半導体素子群20および第2半導体素子群30に含まれる半導体素子11の各々は、救済回路13と、救済回路13に結合されたヒューズ14を有する。
Claims (24)
- 各々が複数の領域を有し、積層された場合に上下の対応する領域が回路的に結合されて、対応する領域毎に機能ブロックを形成する複数の半導体素子のうち、正常に動作する正常領域と正常に動作しない欠陥領域とを有する第1半導体素子に対して、少なくともひとつの正常領域を有し、且つ、前記第1半導体素子の前記欠陥領域に対応する位置に欠陥領域を有する第2半導体素子を選択する素子選択段階と、
前記第2半導体素子を前記第1半導体素子に積層して、前記第2半導体素子の前記少なくともひとつの正常領域が前記第1半導体素子の前記正常領域に回路的に結合された機能ブロックを形成する素子積層段階と
を含む積層半導体素子製造方法。 - 前記第2半導体素子を選択する素子選択段階を含む請求項1に記載の積層半導体素子製造方法。
- 前記複数の半導体素子は、それぞれ独立して機能する複数の領域を有し、
前記素子選択段階において、積層されたときに互いに重なる前記正常領域の数がより多くなるように、前記第1半導体素子と前記第2半導体素子との組を選択する請求項1または2に記載の積層半導体素子製造方法。 - 前記素子選択段階では、前記第1半導体素子及び前記第2半導体素子の少なくとも一方として、同一の半導体素子内の前記欠陥領域および積層された相手側の半導体素子の前記欠陥領域の少なくとも一方を救済する冗長回路を有する半導体素子を選択する請求項2または3に記載の積層半導体素子製造方法。
- 前記冗長回路により前記欠陥領域を救済すべく、前記冗長回路に接続された配線であって積層状態で用いられない配線を切断する配線切断段階をさらに備える請求項4に記載の積層半導体素子製造方法。
- 前記配線切断段階では、前記第1半導体素子の前記欠陥領域が前記第2半導体素子の前記正常領域に重なる場合、前記第1半導体素子に設けられた前記冗長回路と前記第1半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項5に記載の積層半導体素子製造方法。
- 前記配線切断段階では、前記第1半導体素子の前記欠陥領域が前記第2半導体素子の前記正常領域に重なる場合、前記第2半導体素子に設けられた前記冗長回路と前記第1半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項6に記載の積層半導体素子製造方法。
- 前記素子選択段階において、前記第1半導体素子において前記冗長回路で救済できる前記欠陥領域の数と前記第2半導体素子において前記冗長回路で救済できる前記欠陥領域の数との合計が、前記第1半導体素子の前記欠陥領域の数と前記第2半導体素子の前記欠陥領域の数との合計以上になるように、前記第1半導体素子と前記第2半導体素子との組を選択する請求項4から7のいずれか一項に記載の積層半導体素子製造方法。
- 前記複数の半導体素子の欠陥の内容を検出する欠陥検出段階を備え、
前記素子選択段階では、前記欠陥検出段階で検出された前記欠陥の内容に基づいて、前記半導体素子の組を選択する請求項2から7までのいずれか一項に記載の積層半導体素子製造方法。 - 前記欠陥の内容は、欠陥の有無、欠陥の数、欠陥の発生位置、及び、修復又は救済の可否の少なくとも一つを含む請求項9に記載の積層半導体素子製造方法。
- 前記複数の半導体素子は、第1半導体素子群と第2半導体素子群とを有し、
前記欠陥検出段階は、前記第1半導体素子群の各半導体素子の欠陥の内容を検出する第1の欠陥検出段階と、前記第2半導体素子群の各半導体素子の欠陥の内容を検出する第2の欠陥検出段階とを有し、
前記素子選択段階では、前記欠陥の内容に基づいて、前記第1半導体素子群から前記第1半導体素子となる前記半導体素子を選択し、前記第2半導体素子群から前記第2半導体素子となる前記半導体素子を選択する請求項9または10に記載の積層半導体素子製造方法。 - 前記第1半導体素子および前記第2半導体素子の一方は個別に切り離された個別チップであり、他方はウエハ上に形成され個別に切り離される前の半導体素子である請求項2から11のいずれか一項に記載の積層半導体素子製造方法。
- 各々が複数の領域を有し、積層された場合に上下の対応する領域が回路的に結合されて、対応する領域毎に機能ブロックを形成する複数の半導体素子のうち、正常に動作する正常領域と正常に動作しない欠陥領域とを有する第1半導体素子に対して、少なくともひとつの正常領域を有し、且つ、前記第1半導体素子の前記欠陥領域に対応する位置に欠陥領域を有する第2半導体素子を選択する素子選択部と、
前記第2半導体素子を前記第1半導体素子に積層して、前記第2半導体素子の前記少なくともひとつの正常領域が前記第1半導体素子の前記正常領域に回路的に結合された機能ブロックを形成する素子積層部と
を備える積層半導体素子製造装置。 - 前記第2半導体素子を選択する素子選択部を更に備える請求項13に記載の積層半導体素子製造装置。
- 前記素子選択部は、積層されたときに互いに重なる前記正常領域の数がより多くなるように、前記第1半導体素子と前記第2半導体素子との組を選択する請求項13または14に記載の積層半導体素子製造装置。
- 前記素子選択部では、前記第1半導体素子及び前記第2半導体素子の少なくとも一方として、同一の半導体素子内の前記欠陥領域および積層された相手側の半導体素子の前記欠陥領域の少なくとも一方を救済する冗長回路を有する半導体素子を選択する請求項14または15に記載の積層半導体素子製造装置。
- 前記冗長回路により前記欠陥領域を救済すべく、前記冗長回路に接続された配線であって積層状態で用いられない配線を切断する配線切断部をさらに備える請求項16に記載の積層半導体素子製造装置。
- 前記配線切断部は、前記第1半導体素子の前記欠陥領域が前記第2半導体素子の前記正常領域に重なる場合、前記第1半導体素子に設けられた前記冗長回路と前記第1半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項17に記載の積層半導体素子製造装置。
- 前記配線切断部は、前記第1半導体素子の前記欠陥領域が前記第2半導体素子の前記正常領域に重なる場合、前記第2半導体素子に設けられた前記冗長回路と前記第1半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項17に記載の積層半導体素子製造装置。
- 前記素子選択部は、前記第1半導体素子において前記冗長回路で救済できる前記欠陥領域の数と前記第2半導体素子において前記冗長回路で救済できる前記欠陥領域の数との合計が、前記第1半導体素子の前記欠陥領域の数と前記第2半導体素子の前記欠陥領域の数との合計以上になるように、前記第1半導体素子と前記第2半導体素子との組を選択する請求項16から19のいずれか一項に記載の積層半導体素子製造装置。
- 前記複数の半導体素子の欠陥の内容を検出する欠陥検出部を備え、
前記素子選択部は、前記欠陥検出部で検出された前記欠陥の内容に基づいて、前記半導体素子の組を選択する請求項14から20のいずれか一項に記載の積層半導体素子製造装置。 - 前記欠陥の内容は、欠陥の有無、欠陥の数、欠陥の発生位置、及び、修復又は救済の可否の少なくとも一つを含む請求項21に記載の積層半導体素子製造装置。
- 前記欠陥検出部は、前記複数の半導体素子のうち第1半導体素子群の各半導体素子の欠陥の内容と、前記複数の半導体素子のうち第2半導体素子群の前記各半導体素子の欠陥の内容とを検出し、
前記素子選択部は、前記欠陥の内容に基づいて、前記第1半導体素子群から前記第1半導体素子となる前記半導体素子を選択し、前記第2半導体素子群から前記第2半導体素子となる前記半導体素子を選択する請求項21または22に記載の積層半導体素子製造装置。 - 個別に切り離された個別チップである前記第1半導体素子と、ウエハ上に形成され個別に切り離される前の半導体素子である前記第2半導体素子とを積層する請求項14から23のいずれか一項に記載の積層半導体素子製造装置。
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JP2007081296A (ja) * | 2005-09-16 | 2007-03-29 | Fujitsu Ltd | 半導体部品製造システム、制御装置、およびコンピュータプログラム |
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