JP2014045220A - 積層半導体素子製造方法および積層半導体素子製造装置 - Google Patents

積層半導体素子製造方法および積層半導体素子製造装置 Download PDF

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Abstract

【課題】積層半導体素子を歩留りよく製造する。
【解決手段】半導体素子を積層して積層半導体素子を製造する積層半導体素子製造方法であって、下に配される複数の半導体素子の欠陥の内容を検出する第1の欠陥検出段階と、上に配される複数の半導体素子の欠陥の内容を検出する第2の欠陥検出段階と、下に配される複数の半導体素子および上に配される複数の半導体素子のうち、それぞれの欠陥の内容に基づいて、下の半導体素子と上の半導体素子とが積層された場合に正常に動作する、下に配される半導体素子と上に配される半導体素子との組を選択する素子選択段階と、選択した下に配される半導体素子と上に配される半導体素子とを積層する素子積層段階とを備える。
【選択図】図1

Description

本発明は、積層半導体素子製造方法および積層半導体素子製造装置に関する。より詳細には、半導体素子を積層して形成されたより規模の大きな積層半導体素子を製造する積層半導体素子製造方法と、当該方法を実行する場合に用いる積層半導体素子製造装置とに関する。
半導体装置の実効的な実装密度を向上させる技術のひとつとして、パッケージング前の複数の半導体素子を積層させた構造がある。このような構造を有する積層半導体素子は、実装面積に対する実装量が増加されると共に、半導体素子相互の配線が短縮されるので、当該積層半導体素子における処理の速度も向上される場合がある。また、製造プロセスが互いに異なる半導体素子を積層することにより、単種のチップでは形成できない機能を実現することもできる。
下記の特許文献1は、複数の半導体素子が形成されたウエハとインターポーザを貼り合わせた後に半導体素子を切り離す半導体素子の製造方法が記載されている。特許文献2には、積層構造により大容量化したメモリ装置において、冗長メモリセルを有するメモリチップを更に積層することが記載される。
特開2003−100943号公報 特開2006−085775号公報
しかしながら、半導体素子においては、それに含まれる全ての領域が所期の機能あるいは性能を有するとは限らない。このため、複数の半導体素子を貼り合わせた場合に、いずれか一方の半導体素子が不良であるが故に、それに貼り合わされた他方の半導体素子が使用できない場合がある。このため、ウエハプロセスの歩留りとは関係なく、積層構造故に生じる歩留りの低下があった。
そこで、上記課題を解決すべく、本発明の第1の形態として、半導体素子を積層して積層半導体素子を製造する積層半導体素子製造方法であって、下に配される複数の半導体素子の欠陥の内容を検出する第1の欠陥検出段階と、上に配される複数の半導体素子の欠陥の内容を検出する第2の欠陥検出段階と、下に配される複数の半導体素子および上に配される複数の半導体素子のうち、それぞれの欠陥の内容に基づいて、下の半導体素子と上の半導体素子とが積層された場合に正常に動作する、下に配される半導体素子と上に配される半導体素子との組を選択する素子選択段階と、選択した下に配される半導体素子と上に配される半導体素子とを積層する素子積層段階とを備える積層半導体素子製造方法が提供される。これにより、積層半導体素子の歩留りを向上させることができる。また、積層半導体素子の材料としての半導体素子の利用効率を向上させることもできる。
また、本発明の第2の形態として、半導体素子を積層して積層半導体素子を製造する積層半導体素子製造装置であって、下に配される複数の半導体素子の欠陥の内容、および、上に配される複数の半導体素子の欠陥の内容を検出する欠陥検出部と、下に配される複数の半導体素子および上に配される複数の半導体素子のうち、それぞれの欠陥の内容に基づいて下に配される半導体素子と上に配される半導体素子との組を選択する素子選択部と、選択した下に配される半導体素子と上に配される半導体素子とを積層する素子積層部とを備える積層半導体素子製造装置が提供される。これにより、上記積層半導体素子製造方法を実行できる。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決に必須であるとは限らない。
図1(A)および(B)は、積層半導体素子10を模式的に示す模式図である。この積層半導体素子10は、各々が記憶回路を形成する複数の半導体素子11、例えば個別に切り離されたダイを積層して形成される。このような構造により、積層半導体素子10は高い実装密度を有する。例えば、図1(A)に示す半導体素子11は、面内で4つの領域を形成しており、複数の半導体素子11が積層された場合に、上下の対応する領域が回路的に結合されて、それぞれの機能ブロックを形成する。
ここで、図中に「×」印で示すように、積層された半導体素子11のうちのひとつにおいて、欠陥領域12があった場合に、その半導体素子11に積層された他の半導体素子11において当該欠陥領域12に積層される領域自体は正常に動作する領域であっても、積層後に当該欠陥領域12を含む機能ブロックが有効に動作しなくなる。
そこで、本実施形態においては、特定の半導体素子11に欠陥領域12がある場合には、その半導体素子11に積層する他の半導体素子11についても、対応する位置に欠陥領域12を有するものを選択することにより、積層によって動作不良となる機能ブロックを減らすことを目的とする。特に、積層半導体素子10のいずかの機能ブロックが正常に動作すればその機能ブロックを用いた素子として使用できる場合には、個々の半導体素子11に欠陥領域12があっても、これを廃棄せずに積層することにより、正常な領域に対応する機能ブロックを有する積層半導体素子10として用いることができる。以下、上下の二つの半導体素子11を積層する場合について説明するが、積層の数はこれに限られず、三つ以上の半導体素子11を積層する場合に適用してもよい。
図2は、積層半導体素子製造装置100の全体的な構造を模式的に示す図である。積層半導体素子製造装置100は、制御部110、試験部120、素子選択部130、素子積層部140およびハンドラ150を含む。
制御部110は、第1欠陥検出制御部112、第2欠陥検出制御部113、素子選択制御部114および素子積層制御部115を有し、試験部120、素子選択部130、素子積層部140およびハンドラ150を適宜動作させることにより後述する一連の積層半導体素子製造工程を実行させる。
また、制御部110は、制御部110全体の動作を包括的に制御する中央処理装置111と、第1欠陥検出制御部112および第2欠陥検出制御部113が検出した半導体素子の欠陥内容を、個々の半導体素子11の識別情報に関連付けて格納する検出結果格納部116とを有する。なお、試験部120は、第1欠陥検出制御部112および第2欠陥検出制御部113で共用してもよいし、個別に設けられてもよい。
素子選択部130は、素子選択制御部114の制御の下に、後述する一定の処理に従って、積層する半導体素子11の組み合わせを選択する。素子積層部140は、素子積層制御部115の制御の下に、素子選択部130で組み合わされた半導体素子11を積層して積層半導体素子10を形成する。
図3は、積層半導体素子10の製造工程を示す流れ図である。同図に示すように、第1欠陥検出段階(S101)、第2欠陥検出段階(S102)、素子選択段階(S103)および素子積層段階(S104)が順次実行される。なお、設備の機能が許せば、第1欠陥検出段階(S101)および第2欠陥検出段階(S102)は、同時に並行して実行してもよい。
第1欠陥検出段階(S101)においては、例えば上側に積層される半導体素子11に含まれる欠陥の内容を検出する。ここで、「欠陥の内容」とは、単なる欠陥の有無にとどまらず、欠陥の数、欠陥の発生位置、修復または救済ができるか否か、等の様々な情報を含む。検出された欠陥の内容は、当該欠陥を有する半導体素子11の固体識別情報と共に、検出結果格納部116に蓄積される。
同様に、第2欠陥検出段階(S102)においては、例えば下側に積層される半導体素子11に含まれる欠陥の内容を検出する。「欠陥の内容」は第1欠陥検出段階(S101)の場合と同様の意味を有する。検出された欠陥の内容は、当該欠陥を有する半導体素子11の固体識別情報と共に、検出結果格納部116に蓄積される。
素子選択段階(S103)においては、相互に積層される半導体素子11の組み合わせが選択される。選択方法の一例について、図1を参照して順次説明する。
図1(A)に示すように、は、素子選択段階(S103)において、第1欠陥検出段階(S101)において欠陥の内容を検出された半導体素子11が集まった第1半導体素子群20と、第2欠陥検出段階(S102)において欠陥の内容を検出された半導体素子11が集まった第2半導体素子群30とから積層する半導体素子11の組み合わせが選択されるものとする。なお、図1(A)に示す半導体素子11は全て欠陥領域12を含むが、これは、欠陥領域12の無い半導体素子11どうしを組み合わせた後に残った半導体素子11を用いたからである。
図1(A)に示すように、第1半導体素子群20は、「×」印で示す欠陥を様々な位置に有する複数の半導体素子11を含む。同様に、第2半導体素子群30も、様々な位置に欠陥を有する複数の半導体素子11を含む。素子選択段階(S103)においては、積層された場合に互いに欠陥がない領域が重なる当該領域の数がより多くなるように、二つの半導体素子11を組み合わせる。図1(B)に示す例においては、互いに同じ位置に欠陥を有する半導体素子11を組み合わせる。これにより、積層した場合に、他の層の半導体素子11に含まれる欠陥により不使用となる領域が発生せず、積層半導体素子10の歩留りは、半導体素子11の歩留りと一致する。
いうまでもなく、半導体素子11の全数を、欠陥の配置が全く同じ半導体素子11と組み合わせることができない場合もある。しかしながら、このような場合でも、積層構造としたが故に生じる歩留りの低下は最小限に止められる。
以上により、積層半導体素子10の実効的な歩留りを向上させることができる。また、積層半導体素子10の材料としての半導体素子11の利用効率を向上させることもできる。
素子積層段階(S104)においては、上記のようにして組み合わせを選択された半導体素子11が積層されて積層半導体素子10となる。ここで、半導体素子11を個別に積層して貼り合わせてもよいが、積層する半導体素子11相互の位置合わせおよび接着材の硬化には多大な時間を要する。そこで、以下に説明する方法により、素子積層段階(S104)にかかる時間を短縮することができる。
図4は、本実施形態において積層半導体素子製造装置100で取り扱われるワーク200の態様を示す斜視図である。ワーク200は、半導体素子ウエハ210、第1半導体素子群20およびダミーウエハ230を含む。
半導体素子ウエハ210は、上面に造り込まれた複数の半導体素子11を有する。これら造り込まれた半導体素子11は、第2半導体素子群30を形成する。
個別に切り分けられたダイ状の複数の半導体素子11は、第1半導体素子群を形成する。ダミーウエハ230は、それ自体には素子も回路も形成されていない。
ただし、ダミーウエハ230は、半導体素子ウエハ210における半導体素子11の配置に対応して、第1半導体素子群20に含まれる半導体素子11を保持する配置位置234を有する。この配置位置234において第1半導体素子群20に含まれる半導体素子11を保持することにより、ダイ状の複数の半導体素子11を一括して取り扱うことができる。
なお、ダミーウエハ230に保持される半導体素子11は、素子が形成されていない裏面を研磨する等して予め薄化されていてもよい。また、ダミーウエハ230による半導体素子11の保持は、例えば粘着材による吸着等、後述する剥離ができる方法によることが望ましい。
なお、半導体素子ウエハ210に含まれる半導体素子11に対して組み合わせるべき半導体素子11が存在しない場合は、当該半導体素子11に対応する配置位置234においてダミーウエハ230に何も保持させずにブランクとしてもよい。しかしながら、後述する素子積層段階(S104)においては、半導体素子ウエハ210、半導体素子11およびダミーウエハ230が重なった状態の厚さが均一であることが好ましい。そこで、ブランクに、半導体素子11と同じ寸法のスペーサを配してもよい。
このように、下に配される半導体素子11および上に配される半導体素子11の一方は個別に切り離された個別チップであり、他方は半導体素子ウエハ210上に形成され個別に切り離される前の半導体素子11であってもよい。これにより、積層作業を実行する装置への半導体素子11の装入作業を短縮でき、積層半導体素子10を製造する場合のスループットを向上させることができる。
図5は、素子積層部140に設けられた接合装置300の構造を模式的に示す断面図である。接合装置300は、枠体310の内側に配置された、加圧部320、加圧ステージ330、受圧ステージ340、圧力検知部350を備える。
枠体310は、互いに平行で水平な天板312および底板316と、天板312および底板316を結合する複数の支柱314とを備える。天板312、支柱314および底板316は、それぞれ剛性が高い材料により形成されて、強固に連結される。これにより、応力が作用した場合も変形が生じない。
枠体310の内側において、底板316の上には、加圧部320が配置される。加圧部320は、底板316の上面に固定されたシリンダ322と、シリンダ322の内側に配置されたプランジャ324とを有する。プランジャ324は、流体回路、カム、輪列等により駆動されて、図中に矢印Zにより示す、底板316に対して直角な方向に昇降する。
プランジャ324の上端には、加圧ステージ330が搭載される。加圧ステージ330は、プランジャ324の上端に結合された水平な板状の支持部332と、支持部332に平行な板状の基板保持部334とを有する。支持部332は、上方に開口して形成された球面座331を上面中央に有する。一方、基板保持部334は、下方に向かって突出した球面部333を、下面中央に有する。
球面座331および球面部333は互いに相補的な形状および寸法を有して整合する。これにより、基板保持部334は、支持部332の上で傾斜角度を変えることができる。また、支持部332の上で基板保持部334の傾斜角度が変わった場合も、プランジャ324が支持部332を押上げ力が基板保持部334に伝達される。更に、支持部332は、基板保持部334の変位を下方から規制して、基板保持部334が過剰に傾斜することを防止する。
基板保持部334は、静電吸着、真空吸着等により上面に半導体素子ウエハ210を吸着して保持する。これにより基板保持部334に吸着された半導体素子ウエハ210は、基板保持部334と共に揺動する一方、基板保持部334からの移動あるいは脱落が抑制される。なお、基板保持部334に保持される半導体素子ウエハ210は、素子が形成されていない裏面を研磨する等して、予め薄化されていてもよい。
受圧ステージ340は、基板保持部342および複数の懸架部344を含む。懸架部344は、天板312の下面から垂下される。基板保持部342は、懸架部344の下端近傍において下方から支持され、加圧ステージ330に対向して配置される。
基板保持部342も、静電吸着、真空吸着等による吸着機構を有し、下面にダミーウエハ230を吸着して保持する。ダミーウエハ230が更に半導体素子11を保持することは図5を参照して既に述べた。
基板保持部342は、下方から懸架部344により支持される一方、上方への移動は規制されない。ただし、天板312および基板保持部342の間には、複数のロードセル352、354、356が挟まれる。複数のロードセル352、354、356は、基板保持部342の上方移動を規制すると共に、基板保持部342に対して上方に印加された圧力を検出する。
なお、図示は省いたが、接合装置300は、接合の対象となる半導体素子ウエハ210およびダミーウエハ230の傾斜、位置等を監視する監視装置を含む。当該監視装置は、拡大光学系を含む撮像装置の他、干渉計、リニアスケール等を用いて形成できる。
半導体素子11を積層する場合には、上記のような監視装置を用いて、水平方向に係る半導体素子11相互の位置決めを実行することが好ましい。より具体的には、積層段階(S104)は、半導体素子ウエハ210における半導体素子11の配列、および、ダミーウエハ230における半導体素子11の配列について、相互に積層される半導体素子11の組み合わせ毎の位置ずれが最も小さくなる位置を決定するグローバルアラインメント法により、接合装置300におけるダミーウエハ230の位置決めをしてもよい。これにより、積層する場合のウエハ相互の位置ずれに起因する歩留りの低下を抑制できる。
即ち、例えば、半導体素子ウエハ210上の数点の位置を測定して、半導体素子ウエハ210の縦方向(Y)、横方向(X)および回転方向(θ)の位置ずれを求めることができる。ただし、この方法では、半導体素子ウエハ210、ダミーウエハ230の伸縮等の変形を考慮した重ね合わせは難しい。
そこで、半導体素子ウエハ210およびダミーウエハ230上の複数の半導体素子11の位置をサンプリングして、サンプリングした位置に基づく配列を個別に生成して、更に、積層される半導体素子11の組み合わせ毎に位置ずれを算出する。この位置ずれの配列が全体で最も小さくなる位置を、一定のアルゴリズムに基づいて算出する。
このような方法により、複数の半導体素子11をダミーウエハ230に保持させて一括して取り扱うにもかかわらず、全体の位置ずれを最小限にとどめることができる。また、このような位置合わせの方法は、積層半導体素子製造装置100を形成する要素の各々に固有な歪み傾向を補償する目的でも使用できる。
以上のような接合装置300を用いて、半導体素子11を含む半導体素子ウエハ210と、ダイ状の半導体素子11とを接合することができる。接合された半導体素子11は、接着材を硬化させて恒久的に接着することにより積層半導体素子10となる。接着材を硬化させる処理は、接合装置300において実行してもよいが、別途用意した加熱装置において実施してもよい。
なお、接合する半導体素子11は、それ自体がすでに積層された積層半導体素子10であってもよい。また、複数の半導体素子11を接合する場合、素子が形成された面を対向させて接合してもよいし、裏面どうしを接合してもよい。更に、素子面と裏面を接合してもよい。
積層半導体素子10において、ダミーウエハ230はもはや不要なので、半導体素子11から剥離して除去することが好ましい。ダミーウエハ230の除去は、接合直後に実行してもよいし、接着材を硬化させた後に実行してもよい。
ただし、恒久的な接着の前にダミーウエハ230を剥離させることを求められた場合は、半導体素子11をダミーウエハ230に保持させる場合に、接着材よりも接着力の弱い粘着材等を用いることが好ましい。これにより、接合直後の半導体素子11が脱落することなく、ダミーウエハ230を剥離できる。
一方、半導体素子ウエハ210も、ダイシングにより切り分けられ、積層半導体素子10が個別に分離される。こうして、複数の積層半導体素子10を効率よく製造できる。
更に、ダミーウエハ230を剥離した後に、半導体素子11の裏面を研磨して、積層半導体素子10を薄化してもよい。これにより、積層半導体素子10の実効的な実装密度を更に向上させることができる。
このような一連の段階(S101〜104)を含む積層半導体素子10の製造方法により、積層半導体素子10の歩留りを向上させることができる。特に、素子積層段階に先立って欠陥を検出して、積層する素子を選択することにより、積層半導体素子10の材料としての半導体素子11の利用効率を向上させることができる。また、欠陥領域12を有する半導体素子11であっても、複数の半導体素子11を組み合わせることにより有効利用ができる場合がある。
ところで、半導体素子11には、一部の欠陥を補償する目的で冗長的な回路が実装されている場合がある。このような場合、素子選択段階(S103)においては、欠陥の救済も配慮した半導体素子11の選択をすることが望ましい。
図6は、救済回路13を含む半導体素子11に対して、素子選択段階(S103)において実行する処理の形態を説明する図である。図6(A)に示すように、第1半導体素子群20および第2半導体素子群に含まれる半導体素子11は、それぞれ救済回路13を有する。
救済回路13は、半導体素子11のいずれかの領域に欠陥(図中×で示す)が生じた場合に、当該領域の機能を代行する。どの領域の機能を代行するかは、各領域と救済回路13とを結合するヒューズ14により決定される。ここで、図中の▽が、救済回路とそれにより救済される領域との関係を示す。
ここで、第1半導体素子群20を形成する半導体素子11のうち、記号Mで示す欠陥のない半導体素子11に対しては、第2半導体素子群30に組み合わせるべき半導体素子11がない。また、第2半導体素子群30を形成する半導体素子11のうち、記号Nで示す半導体素子11も、組み合わせるべき半導体素子11が第1半導体素子群20のうちに見出すことができない。
しかしながら、図6(B)に示すように、不要なヒューズ14を切断して、記号Nで示す半導体素子11の欠陥領域12を救済回路13により代行させることにより、当該半導体素子11は、欠陥領域12の無い半導体素子11と同等の機能をもつようになる。従って、図6(C)に示すように、記号Nで示す半導体素子11を、第1半導体素子群20において記号Mで示す半導体素子11と組み合わせることができる。
このように、救済回路13を用いることにより、第1半導体素子群20および第2半導体素子群30の全ての半導体素子11に対して組み合わせを選択できる。なお、説明を簡潔にする目的で言及しなかったが、図中に小さな「△」印により示すように、既に組み合わせる対象が選択された半導体素子11においても、救済回路13を用いて積層半導体素子10の容量を増加させることができる。
また、上記の例では第2半導体素子群30に含まれる半導体素子11において救済回路13を使用したが、第1半導体素子群20においても救済回路13を使用し得ることはいうまでもない。更に、ヒューズ14を切断する処理は、半導体素子11を積層する前に実行することにより、容易に実行できる。
更に、図6では、第1半導体素子群20および第2半導体素子群30の双方に救済回路13を有する半導体素子11を配したが、救済回路13の実装をいずれか一方にとどめてもよい。これにより、積層半導体素子10の材料としての半導体素子11の利用効率を更に向上させることができる。
このように、素子積層段階(S104)の前に、半導体素子11内における積層後に用いないヒューズ14を切断する配線切断段階をさらに備えてもよい。これにより、欠陥の少ない積層半導体素子10を簡単な作業で製造できる。
図7は、素子選択段階(S103)における処理のまた他の形態を説明する図である。
図7の第1半導体素子群20および第2半導体素子群30を準備する段階において、第1半導体素子群20および第2半導体素子群30に含まれる半導体素子11の各々は、救済回路13と、救済回路13に結合されたヒューズ14を有する。
更に、半導体素子11の各々は、自身を厚さ方向に貫通するビア15に連結されたヒューズ14と、積層された場合にビア15に接するパッド16を有する。これにより、半導体素子11は、積層されて積層半導体素子10となった状態で、各々の救済回路13を、他方の半導体素子11においても使用できる。
図7(A)に示すように、第1半導体素子群20および第2半導体素子群30に含まれる半導体素子11では、欠陥領域12の数および配置が相互に異なっている。このため、素子選択段階(S103)において、そのままでは積層すべき半導体素子11の組み合わせを見出すことができない。
しかしながら、図中に記号O〜Rで示す半導体素子11の組み合わせにおいては、双方の欠陥領域12の数の差は2個以内であり、また、一部の欠陥領域12は同じ位置に存在する。このため、図7(B)に示すようにヒューズ14を加工することにより、図7(C)に示すように、実質的に同じ欠陥領域12の配置と数を有する半導体素子11の組み合わせを形成できる。なお、同図において同じ向きの三角形が、救済回路とそれにより救済される領域との関係を示す。
このように、素子選択段階(S103)において、下に配される半導体素子11の欠陥の数と上に配される半導体素子11の欠陥の数との合計が、下に配される半導体素子11において救済回路13で救済できる欠陥の数と上に配される半導体素子11において救済回路13で救済できる欠陥の数との合計を超えない、下に配される半導体素子11と上に配される半導体素子11との組を選択してもよい。これにより、冗長回路の利用効率を向上させることができると共に、全体の歩留りを向上させることができる。
なお、上記のように、積層する半導体素子11のうちの一方の半導体素子11の救済回路13を他方の半導体素子11でも利用できる場合は、一方の半導体素子11の救済回路13で欠陥領域12を十分に補償できるのであれば、いずれか一方の半導体素子11に救済回路13を設けて、他方の半導体素子11の救済回路13は省略してもよい。これにより、積層半導体素子10の製造コストをより低減することができる。
図8は、接合装置300において接合できるワーク200の他の形態を示す斜視図である。このワーク200は、加圧ステージ330および受圧ステージ340の双方に、いずれもが半導体素子11を保持したダミーウエハ230を装填される。これにより、第1半導体素子群20および第2半導体素子群30の双方を、半導体素子ウエハ210ではなく、個別に切り分けられたダイ状の半導体素子11とすることができる。
例えば、同じ種類の半導体素子11を積層する場合は、第1半導体素子群20および第2半導体素子群30を区別する必要がなく、素子選択段階(S103)において、個別に切り分けられた一群の半導体素子11から組み合わせを選択できる。従って、望ましい組み合わせをより容易に選択できる。これにより、素子選択段階(S103)の作業効率を向上させることができる。
図1から図8に示す例において、積層されるそれぞれの半導体素子11は同一の構造を有しているが、積層される半導体素子11は同一の構造のものに限られない。他の例として、積層半導体素子10は、それぞれが複数のマルチコアプロセッサ素子を含むマルチコアプロセッサと、複数のキャッシュメモリ素子を含むキャッシュメモリとの2種類の素子を更に積層して形成される。
このように、異種の半導体素子11が積層された積層半導体素子10において、マルチコアプロセッサおよびキャッシュメモリは各々が積層構造を有している。従って、マルチコアプロセッサ相互の積層およびキャッシュメモリ相互の積層において、既に説明した方法が適用できることはもちろんである。
更に、マルチコアプロセッサおよびキャッシュメモリは、相互に異なる機能を有し、その製造プロセスも異なるが、積層半導体素子10においては、相互に関連して動作する。即ち、キャッシュメモリは、マルチコアプロセッサを形成するプロセッサコアの各々に対して一定の容量が結合されている。なお、この場合にDRAMをキャッシュメモリとして用いる場合もある。
従って、例えば、第1欠陥検出段階(S101)または第2欠陥検出段階(S102)の一方において、マルチコアプロセッサのひとつが欠陥領域12を含み、そのためにプロセッサコアのひとつが動作しないことが検出された場合には、第1欠陥検出段階(S101)または第2欠陥検出段階(S102)の他方において、相当の欠陥領域12を含むことが検出したキャッシュメモリを組み合わせることにより、プロセッサコア数とキャッシュメモリ容量のつり合いがとれた積層半導体素子10が製造される。
これにより、有効なプロセッサコアの数に応じたキャッシュメモリを有するマルチコアシステムを製造できる。また、マルチコアシステムの材料としてのマルチコアプロセッサチップおよびキャッシュメモリチップの利用効率を向上させることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。また、上記実施の形態に、多様な変更または改良を加え得ることが当業者に明らかである。更に、その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
(A)および(B)は、積層半導体素子10の構造を模式的に示す模式図である。 積層半導体素子製造装置100を模式的に示す模式図である。 積層半導体素子製造方法の手順を示す流れ図である。 素子積層段階(S104)におけるワーク200の形態を示す斜視図である。 接合装置300の構造を模式的なに示す断面図である。 素子選択段階(S103)における処理の他の形態を説明する図である。 素子選択段階(S103)における処理のまた他の形態を説明する図である。 ワーク200の他の形態を示す斜視図である。
10 積層半導体素子、11 半導体素子、12 欠陥領域、13 救済回路、14 ヒューズ、15 ビア、16 パッド、20 第1半導体素子群、30 第2半導体素子群、100 積層半導体素子製造装置、110 制御部、111 中央処理装置、112 第1欠陥検出制御部、113 第2欠陥検出制御部、114 素子選択制御部、115 素子積層制御部、116 検出結果格納部、120 試験部、130 素子選択部、140 素子積層部、150 ハンドラ、200 ワーク、210 半導体素子ウエハ、230 ダミーウエハ、234 配置位置、300 接合装置、310 枠体、312 天板、314 支柱、316 底板、320 加圧部、322 シリンダ、324 プランジャ、330 加圧ステージ、331 球面座、332 支持部、333 球面部、334、342 基板保持部、340 受圧ステージ、344 懸架部、350 圧力検知部、352、354、356 ロードセル

Claims (24)

  1. 各々が複数の領域を有し、積層された場合に上下の対応する領域が回路的に結合されて、対応する領域毎に機能ブロックを形成する複数の半導体素子のうち、正常に動作する正常領域と正常に動作しない欠陥領域とを有する第1半導体素子に対して、少なくともひとつの正常領域を有し、且つ、前記第1半導体素子の前記欠陥領域に対応する位置に欠陥領域を有する第2半導体素子を選択する素子選択段階と、
    前記第2半導体素子を前記第1半導体素子に積層して、前記第2半導体素子の前記少なくともひとつの正常領域が前記第1半導体素子の前記正常領域に回路的に結合された機能ブロックを形成する素子積層段階と
    を含む積層半導体素子製造方法。
  2. 前記第2半導体素子を選択する素子選択段階を含む請求項1に記載の積層半導体素子製造方法。
  3. 前記複数の半導体素子は、それぞれ独立して機能する複数の領域を有し、
    前記素子選択段階において、積層されたときに互いに重なる前記正常領域の数がより多くなるように、前記第1半導体素子と前記第2半導体素子との組を選択する請求項1または2に記載の積層半導体素子製造方法。
  4. 前記素子選択段階では、前記第1半導体素子及び前記第2半導体素子の少なくとも一方として、同一の半導体素子内の前記欠陥領域および積層された相手側の半導体素子の前記欠陥領域の少なくとも一方を救済する冗長回路を有する半導体素子を選択する請求項2または3に記載の積層半導体素子製造方法。
  5. 前記冗長回路により前記欠陥領域を救済すべく、前記冗長回路に接続された配線であって積層状態で用いられない配線を切断する配線切断段階をさらに備える請求項4に記載の積層半導体素子製造方法。
  6. 前記配線切断段階では、前記第1半導体素子の前記欠陥領域が前記第2半導体素子の前記正常領域に重なる場合、前記第1半導体素子に設けられた前記冗長回路と前記第1半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項5に記載の積層半導体素子製造方法。
  7. 前記配線切断段階では、前記第1半導体素子の前記欠陥領域が前記第2半導体素子の前記正常領域に重なる場合、前記第2半導体素子に設けられた前記冗長回路と前記第1半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項6に記載の積層半導体素子製造方法。
  8. 前記素子選択段階において、前記第1半導体素子において前記冗長回路で救済できる前記欠陥領域の数と前記第2半導体素子において前記冗長回路で救済できる前記欠陥領域の数との合計が、前記第1半導体素子の前記欠陥領域の数と前記第2半導体素子の前記欠陥領域の数との合計以上になるように、前記第1半導体素子と前記第2半導体素子との組を選択する請求項4から7のいずれか一項に記載の積層半導体素子製造方法。
  9. 前記複数の半導体素子の欠陥の内容を検出する欠陥検出段階を備え、
    前記素子選択段階では、前記欠陥検出段階で検出された前記欠陥の内容に基づいて、前記半導体素子の組を選択する請求項2から7までのいずれか一項に記載の積層半導体素子製造方法。
  10. 前記欠陥の内容は、欠陥の有無、欠陥の数、欠陥の発生位置、及び、修復又は救済の可否の少なくとも一つを含む請求項9に記載の積層半導体素子製造方法。
  11. 前記複数の半導体素子は、第1半導体素子群と第2半導体素子群とを有し、
    前記欠陥検出段階は、前記第1半導体素子群の各半導体素子の欠陥の内容を検出する第1の欠陥検出段階と、前記第2半導体素子群の各半導体素子の欠陥の内容を検出する第2の欠陥検出段階とを有し、
    前記素子選択段階では、前記欠陥の内容に基づいて、前記第1半導体素子群から前記第1半導体素子となる前記半導体素子を選択し、前記第2半導体素子群から前記第2半導体素子となる前記半導体素子を選択する請求項9または10に記載の積層半導体素子製造方法。
  12. 前記第1半導体素子および前記第2半導体素子の一方は個別に切り離された個別チップであり、他方はウエハ上に形成され個別に切り離される前の半導体素子である請求項2から11のいずれか一項に記載の積層半導体素子製造方法。
  13. 各々が複数の領域を有し、積層された場合に上下の対応する領域が回路的に結合されて、対応する領域毎に機能ブロックを形成する複数の半導体素子のうち、正常に動作する正常領域と正常に動作しない欠陥領域とを有する第1半導体素子に対して、少なくともひとつの正常領域を有し、且つ、前記第1半導体素子の前記欠陥領域に対応する位置に欠陥領域を有する第2半導体素子を選択する素子選択部と、
    前記第2半導体素子を前記第1半導体素子に積層して、前記第2半導体素子の前記少なくともひとつの正常領域が前記第1半導体素子の前記正常領域に回路的に結合された機能ブロックを形成する素子積層部と
    を備える積層半導体素子製造装置。
  14. 前記第2半導体素子を選択する素子選択部を更に備える請求項13に記載の積層半導体素子製造装置。
  15. 前記素子選択部は、積層されたときに互いに重なる前記正常領域の数がより多くなるように、前記第1半導体素子と前記第2半導体素子との組を選択する請求項13または14に記載の積層半導体素子製造装置。
  16. 前記素子選択部では、前記第1半導体素子及び前記第2半導体素子の少なくとも一方として、同一の半導体素子内の前記欠陥領域および積層された相手側の半導体素子の前記欠陥領域の少なくとも一方を救済する冗長回路を有する半導体素子を選択する請求項14または15に記載の積層半導体素子製造装置。
  17. 前記冗長回路により前記欠陥領域を救済すべく、前記冗長回路に接続された配線であって積層状態で用いられない配線を切断する配線切断部をさらに備える請求項16に記載の積層半導体素子製造装置。
  18. 前記配線切断部は、前記第1半導体素子の前記欠陥領域が前記第2半導体素子の前記正常領域に重なる場合、前記第1半導体素子に設けられた前記冗長回路と前記第1半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項17に記載の積層半導体素子製造装置。
  19. 前記配線切断部は、前記第1半導体素子の前記欠陥領域が前記第2半導体素子の前記正常領域に重なる場合、前記第2半導体素子に設けられた前記冗長回路と前記第1半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項17に記載の積層半導体素子製造装置。
  20. 前記素子選択部は、前記第1半導体素子において前記冗長回路で救済できる前記欠陥領域の数と前記第2半導体素子において前記冗長回路で救済できる前記欠陥領域の数との合計が、前記第1半導体素子の前記欠陥領域の数と前記第2半導体素子の前記欠陥領域の数との合計以上になるように、前記第1半導体素子と前記第2半導体素子との組を選択する請求項16から19のいずれか一項に記載の積層半導体素子製造装置。
  21. 前記複数の半導体素子の欠陥の内容を検出する欠陥検出部を備え、
    前記素子選択部は、前記欠陥検出部で検出された前記欠陥の内容に基づいて、前記半導体素子の組を選択する請求項14から20のいずれか一項に記載の積層半導体素子製造装置。
  22. 前記欠陥の内容は、欠陥の有無、欠陥の数、欠陥の発生位置、及び、修復又は救済の可否の少なくとも一つを含む請求項21に記載の積層半導体素子製造装置。
  23. 前記欠陥検出部は、前記複数の半導体素子のうち第1半導体素子群の各半導体素子の欠陥の内容と、前記複数の半導体素子のうち第2半導体素子群の前記各半導体素子の欠陥の内容とを検出し、
    前記素子選択部は、前記欠陥の内容に基づいて、前記第1半導体素子群から前記第1半導体素子となる前記半導体素子を選択し、前記第2半導体素子群から前記第2半導体素子となる前記半導体素子を選択する請求項21または22に記載の積層半導体素子製造装置。
  24. 個別に切り離された個別チップである前記第1半導体素子と、ウエハ上に形成され個別に切り離される前の半導体素子である前記第2半導体素子とを積層する請求項14から23のいずれか一項に記載の積層半導体素子製造装置。
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