JP2016115690A - 積層半導体装置の製造方法 - Google Patents

Abstract

【課題】二つ以上の外形の異なる半導体チップは、半導体チップに個片化してから積層しているので、積層半導体装置の製造効率が悪い。【解決手段】積層半導体装置の製造方法であって、複数の第１回路領域が周期的に配された第１ウエハを準備する段階と、複数の第２回路領域が周期的に配された第２ウエハを準備する段階と、複数の第１回路領域の少なくとも一つと複数の第２回路領域の少なくとも一つとが少なくとも部分的に重なり合うように第１ウエハと前記第２ウエハとを積層する段階と、互いに重なり合った第１回路領域および第２回路領域を有する積層半導体装置を複数形成すべく、積層された第１ウエハおよび第２ウエハをそれぞれ切断する段階とを有し、切断する段階において、複数の積層半導体装置の少なくともいずれかに、第１ウエハを切断せずに第２ウエハを切断した切断箇所が残るように切断する。【選択図】図１

Description

本発明は、積層半導体装置の製造方法に関する。

積層半導体装置の製造方法として、二つ以上の外形の異なる半導体チップを積層して半導体チップ積層体を製造する製造方法が知られている（例えば、特許文献１参照）。
［特許文献１］特開２００８−４２２１０号公報

上記製造方法は、半導体チップに個片化してから積層しているので、積層半導体装置の製造効率が悪い。

複数の第１回路領域が周期的に配された第１ウエハを準備する段階と、複数の第２回路領域が周期的に配された第２ウエハを準備する段階と、複数の第１回路領域の少なくとも一つと複数の第２回路領域の少なくとも一つとが少なくとも部分的に重なり合うように第１ウエハと第２ウエハとを積層する段階と、互いに重なり合った第１回路領域および第２回路領域を有する積層半導体装置を複数形成すべく、積層された第１ウエハおよび第２ウエハをそれぞれ切断する段階とを有し、切断する段階において、複数の積層半導体装置の少なくともいずれかに、第１ウエハを切断せずに第２ウエハを切断した切断箇所が残るように切断する積層半導体装置の製造方法が提供される。

上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。これら特徴群のサブコンビネーションもまた発明となり得る。

積層半導体装置の一例を模式的に示した図である。 第1ウエハの一例を模式的に示した斜視図である。 第２ウエハの一例を模式的に示した斜視図である。 接合装置の構造を模式的に示した図である。 重ね合わせウエハの一例を模式的に示した斜視図である。 積層半導体装置を製造する工程の一部を説明する断面図である。 図６に続き、積層半導体装置を製造する工程の一部を説明する断面図である。 他の積層半導体装置の例を模式的に示した図である。 他の第２ウエハを模式的に示した斜視図である。 図９のＡ−Ａ断面図を示す。 積層半導体装置を製造する工程の一部を説明する断面図である。 図１１に続き、積層半導体装置を製造する工程の一部を説明する断面図である。 第３ウエハの一例を模式的に示した斜視図である。 他の重ね合わせウエハの例を模式的に示した斜視図である。 積層半導体装置を製造する工程の一部を説明する断面図である。 図１５に続き、積層半導体装置を製造する工程の一部を説明する断面図である。 図１６に続き、積層半導体装置を製造する工程の一部を説明する断面図である。 他の第1ウエハの例を模式的に示した斜視図である。 他の第２ウエハの例を模式的に示した斜視図である。 他の重ね合わせウエハの例を模式的に示した斜視図である。 積層半導体装置を製造する工程の一部を説明する断面図である。 図２１に続き、積層半導体装置を製造する工程の一部を説明する断面図である。 他の積層半導体装置の例を模式的に示した図である。 積層半導体装置を製造する工程の一部を説明する断面図である。 図２４に続き、積層半導体装置を製造する工程の一部を説明する断面図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、積層半導体装置６０の一例を模式的に示した図である。図１において、矢印で示す前後左右上下を積層半導体装置６０における前後左右上下方向とする。積層半導体装置６０は、下から順に、チップ１６、チップ３０の順で積層されている。チップ１６の一例は、ＭＰＵ（Ｍｉｃｒｏ−Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）チップである。チップ１６は、自身の機能を発揮する回路領域１２と、その周囲にスクライブ領域１４とを有する。回路領域１２には、例えばチップ１６がＭＰＵである場合に、当該ＭＰＵとして機能する回路を構成する素子および配線等がＳｉ基板上に配置される。スクライブ領域１４は、ダイシング時に切断される切り代となる。

チップ３０の一例は、メモリチップである。チップ３０も、自身の機能を発揮する回路領域２２と、その周囲にスクライブ領域２４とを有する。回路領域２２には、例えばチップ３０がメモリである場合に、当該メモリとして機能する回路を構成する素子および配線等がＳｉ基板上に配置される。スクライブ領域２４は、ダイシング時に切断される切り代となる。

チップ１６とチップ３０とは、前後方向の長さが同じである。一方、左右方向の長さは、チップ１６はチップ３０の２倍である。

図２は、回路領域１２が設けられた第１ウエハ１０の一例を模式的に示した斜視図である。第１ウエハ１０は、例えばＳｉ基板に二次元的に周期的に隣接して配された複数の単位領域１５を有する。当該複数の単位領域１５は、リソグラフィ、エッチング等の半導体処理方法を用いて形成される。各単位領域１５は、回路領域１２およびスクライブ領域１４を有し、図１の各チップ１６に対応する。すなわち、第１ウエハ１０の各単位領域１５が個片化されて、チップ１６となる。

図３は、回路領域２２が設けられた第２ウエハ２０の一例を模式的に示した斜視図である。第２ウエハ２０は、Ｓｉ基板に二次元的に周期的に配された複数の単位領域２９を有する。単位領域２９は、前後方向には隣接して配されるが、左右方向には単位領域２９と余白領域２３とが交互に配される。各単位領域２９も、リソグラフィ、エッチング等の半導体処理方法を用いて形成される。各単位領域２９は、回路領域２２およびスクライブ領域２４を有し、図１の各チップ３０に対応する。すなわち、第２ウエハ２０の各単位領域２９が個片化されて、チップ３０となる。

第１ウエハ１０と第２ウエハ２０とが準備される。第２ウエハ２０を裏返しにした状態で、第２ウエハ２０は、第１ウエハ１０の上に積層されて接合される。第１ウエハ１０と第２ウエハ２０は、単位領域１５に設けられた回路領域１２のそれぞれが、単位領域２９に設けられた回路領域２２と余白領域２３に重なり合うように位置決めされる。さらに、回路領域１２の境界が、回路領域２２と余白領域２３との境界にそろうように、エンハンスト・グローバルアライメント法等の位置決め方法により第１ウエハ１０と第２ウエハ２０とが位置決めされ、積層された後に接合される。

図４は、接合装置１００の構造を模式的に示した断面図である。接合装置１００は、枠体１０８の内側に配置された、加圧部１０９、加圧ステージ１１８、受圧ステージ１２０、圧力検知部１３２を備える。

枠体１０８は、互いに平行で水平な天板１０４および底板１０２と、天板１０４および底板１０２を結合する複数の支柱１０６とを備える。天板１０４、支柱１０６および底板１０２は、それぞれ剛性が高い材料により形成され、応力が作用した場合も変形が生じない。

枠体１０８の内側において、底板１０２の上には、加圧部１０９が配置される。加圧部１０９は、底板１０２の上面に固定されたシリンダ１１０と、シリンダ１１０の内側に配置されたプランジャ１１２とを有する。プランジャ１１２は、流体回路、カム、輪列等により駆動されて、図中に矢印Ｚにより示す、底板１０２に対して直角な方向に昇降する。

プランジャ１１２の上端には、加圧ステージ１１８が搭載される。加圧ステージ１１８は、プランジャ１１２の上端に結合された水平な板状の支持部１１４と、支持部１１４に平行な板状の基板保持部１１６とを有する。支持部１１４は、上方に開口して形成された球面座１１５を上面中央に有する。一方、基板保持部１１６は、下方に向かって突出した球面部１１７を、下面中央に有する。

球面座１１５および球面部１１７は互いに相補的な形状および寸法を有して嵌合する。これにより、基板保持部１１６は、支持部１１４の上で傾斜角度を変えることができる。また、支持部１１４の上で基板保持部１１６の傾斜角度が変わった場合も、プランジャ１１２が支持部１１４を押上げ力が基板保持部１１６に伝達される。更に、支持部１１４は、基板保持部１１６の変位を下方から規制して、基板保持部１１６が過剰に傾斜することを防止する。

基板保持部１１６は、上面に第１ウエハ１０を静電吸着、負圧吸着等により吸着して保持する。これにより基板保持部１１６に吸着された第１ウエハ１０は、基板保持部１１６と共に揺動する一方、基板保持部１１６からの移動あるいは脱落が抑制される。

受圧ステージ１２０は、基板保持部１２２および複数の懸架部１２４を有する。懸架部１２４は、天板１０４の下面から垂下される。基板保持部１２２は、懸架部１２４の下端近傍において下方から支持され、加圧ステージ１１８に対向して配置される。

基板保持部１２２も、静電吸着、負圧吸着等による吸着機構を有し、下面に第２ウエハ２０を吸着して保持する。基板保持部１２２は、下方から懸架部１２４により支持される一方、上方への移動は規制されない。ただし、天板１０４および基板保持部１２２の間には、複数のロードセル１２６、１２８、１３０が挟まれる。複数のロードセル１２６、１２８、１３０は、基板保持部１２２の上方移動を規制すると共に、基板保持部１２２に対して上方に印加された圧力を検出する。

接合装置１００にセットされた第１ウエハ１０を上方に移動させて、第２ウエハ２０と密着させる。この状態で、更に高い圧力を印加して、両者を接合する。この場合に、第１ウエハ１０、第２ウエハ２０が加熱されてもよい。

図５は、重ね合わせウエハ３６の一例を模式的に示した斜視図である。重ね合わせウエハ３６は、第１ウエハ１０と、第２ウエハ２０とが積層されて製造される。

図６は、積層半導体装置６０を製造する工程の一部を説明する断面図である。重ね合わせウエハ３６は、複数の導通バンプ５２と複数のダミーバンプ５４とを介して第１ウエハ１０と第２ウエハ２０とを接合することによって製造される。なお、複数の導通バンプ５２と複数のダミーバンプ５４は、接合前に第２ウエハ２０に設けられる。導通バンプ５２は、第１ウエハ１０の回路領域１２と第２ウエハ２０の回路領域２２とを電気的に接続するとともに機械的にも接合する。導通バンプ５２は、Ｓｎ、Ａｇ、Ｃｕ等の導電材料から形成される。

ダミーバンプ５４は、第２ウエハ２０の回路領域が配されていない領域と回路領域１２とが対向する領域に設けられる。回路領域１２の上面であって、第２ウエハ２０の回路領域が設けられていない領域に対向する面には、ＳｉＯ_２等の絶縁膜５８を設けてもよい。これによりダミーバンプ５４と回路領域１２とを電気的に絶縁してもよい。ダミーバンプ５４は、第２ウエハ２０と機械的に接続しているが、単位領域１５とは、機械的に接続しない。ダミーバンプ５４は、第１ウエハ１０と第２ウエハ２０の積層時に押圧力を受け、第１ウエハ１０および第２ウエハ２０が撓むことを抑制する。ダミーバンプ５４も、Ｓｎ、Ａｇ、Ｃｕ等の導電材料から形成される。

図７は、図６に続き、積層半導体装置６０を製造する工程の一部を説明する断面図である。ダイシング装置６６は、積層された第１ウエハ１０、第２ウエハ２０において、回路領域２２と余白領域２３との境界を第２ウエハ２０まで切断する。なお、ダイシング装置６６は、当該境界において、第１ウエハ１０を切断しない。ダイシング装置６４は、積層された第１ウエハ１０、第２ウエハ２０において、回路領域１２と余白領域２３とがそろえられた境界を、第１ウエハ１０および第２ウエハ２０まで切断する。

ダミーバンプ５４は、単位領域１５に機械的に接合していない。余白領域２３は取り除かれ、第２ウエハ２０の回路領域１２に隣接した領域が開放される。これにより、チップ１６にチップ３０が積層した積層半導体装置６０が製造される。積層半導体装置６０には、第１ウエハ１０を切断せずに第２ウエハ２０を切断した切断箇所が残る。

第１ウエハ１０および第２ウエハ２０を準備して、第１ウエハ１０と第２ウエハ２０とを位置決めして積層した重ね合わせウエハ３６を、ダイシング装置６４、６６を用いて切断することによって積層半導体装置６０を製造する。これにより、積層半導体装置６０の製造効率を向上できる。

本実施形態において、第１ウエハ１０、第２ウエハ２０は１枚のウエハである例で説明した。しかし、第１ウエハ１０、第２ウエハ２０のすくなくともいずれかは、複数のウエハが積層されたものであってもよい。これにより、積層半導体の製造効率を向上できる。

また、第１ウエハ１０等を保持するホルダが用いられてもよい。当該ホルダは静電吸着等により第１ウエハ１０等を保持した状態で接合装置１００に搬送される。接合装置１００は第１ウエハ１０等をホルダを介して押圧することにより第１ウエハ１０等を接合する。

また、第２ウエハ２０において、余白領域２３には回路領域を有さない例で説明した。しかし、余白領域２３に機能を発揮するための回路領域を設け、上記個片化された余白領域２３自体を、単層の半導体装置として利用してもよい。

図８は、他の積層半導体装置６２の例を模式的に示した図である。積層半導体装置６２は、下から順に、チップ４６、チップ３２の順で積層されている。チップ４６は、自身の機能を発揮する回路領域４２と、その周囲にスクライブ領域４４とを有する。また、チップ３２は、自身の機能を発揮する回路領域２６と、その周囲にスクライブ領域２８とを有する。

チップ４６とチップ３２とは、前後方向の長さが同じである。一方、左右方向の長さは、チップ４６はチップ３２の２倍である。

図９は、回路領域２２、２６が設けられた他の第２ウエハ２１の一例を模式的に示した斜視図である。第２ウエハ２１は、Ｓｉ基板に二次元的に周期的に配された複数の隣接する単位領域２９および３１を有する。当該複数の単位領域２９、３１も、リソグラフィ、エッチング等の半導体処理方法を用いて形成される。各単位領域２９は、回路領域２２およびスクライブ領域２４を有し、図１の各チップ３０に対応する。各単位領域３１は、回路領域２６およびスクライブ領域２８を有し、図８の各チップ３２に対応する。すなわち、第２ウエハ２１の各単位領域２９、３１が個片化されて、チップ３０、３２となる。なお、図９に示した例において、回路領域２２と回路領域２６とは、同形である。

図１０は、図９のＡ−Ａ断面図を示す。単位領域２９には、回路領域２２の接続面が上側となるように、回路領域２２が形成されている。一方、単位領域３１には、回路領域２６の接続面が下側となるように、回路領域２６を形成している。回路領域２２の接合面は、上面側に露出しているが、回路領域２６の接合面は、下面側に露出していない。回路領域２６の上面には、ＳｉＯ_２等の絶縁膜５６が設けられている。

第１ウエハ１０と第２ウエハ２１とが準備される。第２ウエハ２１を裏返しにした状態で、第２ウエハ２１は、第１ウエハ１０上に積層されて接合される。第１ウエハ１０と第２ウエハ２１は、単位領域１５に設けられた回路領域１２のそれぞれが、単位領域２９に設けられた回路領域２２および単位領域３１に設けられた回路領域２６の２つに重なり合うように位置決めされる。さらに、回路領域１２の境界が、回路領域２２と回路領域２６との境界にそろうように、エンハンスト・グローバルアライメント法等の位置決め方法により第１ウエハ１０と第２ウエハ２１とが位置決めされ、積層された後に接合される。

図１１は、積層半導体装置６０、６２を製造する工程の一部を説明する断面図である。重ね合わせウエハ３４は、複数の導通バンプ５２と複数のダミーバンプ５４とを介して第１ウエハ１０と第２ウエハ２１とを接合することによって製造される。なお、複数の導通バンプ５２と複数のダミーバンプ５４は、接合前に第１ウエハ１０に設けられる。導通バンプ５２は、第１ウエハ１０の回路領域１２と第２ウエハ２１の隣接する２つの回路領域２２、２６のうちの一方の回路領域２２と電気的に接続するとともに機械的にも接合する。導通バンプ５２は、Ｓｎ、Ａｇ、Ｃｕ等の導電材料から形成される。

ダミーバンプ５４は、回路領域２６と回路領域１２とが対向する領域に設けられる。回路領域２６の下面には、ＳｉＯ_２等の絶縁膜５６を設けてもよい。これにより、ダミーバンプ５４と回路領域２６とを電気的に絶縁してもよい。回路領域１２の上面であって、回路領域２６に対向する面には、絶縁膜５８が設けられ、ダミーバンプ５４と、回路領域１２とは電気的に絶縁している。ダミーバンプ５４は、単位領域１５と機械的に接続しているが、単位領域２９とは、機械的に接続しない。ダミーバンプ５４は、第１ウエハ１０と第２ウエハ２１の積層時に押圧力を受け、第１ウエハ１０および第２ウエハ２１が撓むことを抑制する。ダミーバンプ５４も、Ｓｎ、Ａｇ、Ｃｕ等の導電材料から形成される。

図１２は、図１１に続き、積層半導体装置６０、６２を製造する工程の一部を説明する断面図である。第１ウエハ１０と第２ウエハ２１とを接合した後、第２ウエハ２１の上面側からＣＭＰ等により薄化する。これにより、回路領域２６の接合面を上面側に露出させる。

図１３は、回路領域４２が設けられた第３ウエハ４０の一例を模式的に示した斜視図である。第３ウエハ４０は、例えばＳｉ基板に二次元的に周期的に配された複数の単位領域４５を有する。当該複数の単位領域４５も、リソグラフィ、エッチング等の半導体処理方法を用いて形成される。各単位領域４５は、回路領域４２およびスクライブ領域４４を有し、図８の各チップ４６に対応する。すなわち、第３ウエハ４０の各単位領域４５が個片化されて、チップ４６となる。単位領域４５の大きさは、単位領域１５と同形であり、単位領域４５は、単位領域１５と同じピッチで配されている。

準備された第３ウエハ４０は、裏返されて、第１ウエハ１０との間で第２ウエハ２１を挟むように、重ね合わせウエハ３４と接合される。第３ウエハ４０と重ね合わせウエハ３４は、単位領域４５に設けられた回路領域４２のそれぞれが、単位領域２９に設けられた回路領域２２および単位領域３１に設けられた回路領域２６の２つに重なり合うように、かつ、単位領域１５に設けられた回路領域１２とは、半ピッチずれるように、位置決めされる。さらに、回路領域４２同士の境界が、回路領域２２と回路領域２６との境界にそろうように、エンハンスト・グローバルアライメント法等の位置決め方法により第１ウエハ１０と第２ウエハとが位置決めされ、積層された後に接合される。

図１４は、他の重ね合わせウエハ５０の一例を模式的に示した斜視図である。重ね合わせウエハ５０は、第１ウエハ１０と、第２ウエハ２１と、第３ウエハ４０とが積層されて製造される。

図１５は、積層半導体装置６０、６２を製造する工程の一部を説明する断面図である。重ね合わせウエハ５０は、複数の導通バンプ５２と、複数のダミーバンプ５４とを介して重ね合わせウエハ３４と第３ウエハ４０とを接合することによって製造される。なお、複数の導通バンプ５２と複数のダミーバンプ５４は、第３ウエハ４０に設けられる。導通バンプ５２は、第３ウエハ４０の回路領域４２と第２ウエハ２１の隣接する２つの回路領域２２、２６のうちの一方の回路領域２６と電気的に接続するとともに機械的にも接合する。

ダミーバンプ５４は、回路領域４２と回路領域２２とが対向する領域に設けられる。回路領域４２の下面であって回路領域２２に対向する面には、ＳｉＯ_２等の絶縁膜５８が設けられ、ダミーバンプ５４と、回路領域４２とは、電気的に絶縁している。ダミーバンプ５４は、単位領域４５と機械的に接続しているが、単位領域３１とは、機械的に接続しない。ダミーバンプ５４は、重ね合わせウエハ３４と第３ウエハ４０の積層時に押圧力を受け、第１ウエハ１０、第２ウエハ２１、および第３ウエハ４０が撓むことを抑制する。

図１６は、図１５に続き、積層半導体装置６０、６２を製造する工程の一部を説明する断面図である。重ね合わせウエハ３４と第３ウエハ４０とを接合した後、第１ウエハ１０の下面側と、第３ウエハ４０の上面側をＣＭＰ等により薄化する。これにより、重ね合わせウエハ５０は薄化される。

図１７は、図１６に続き、積層半導体装置６０、６２を製造する工程の一部を説明する断面図である。ダイシング装置６４は、積層された第１ウエハ１０、第２ウエハ２１および第３ウエハ４０において、回路領域１２と回路領域２２とがそろえられた境界を、第１ウエハ１０および第２ウエハ２１まで切断する。なお、ダイシング装置６４は、当該境界において、第３ウエハ４０を切断しない。

ダイシング装置６６は、積層された第１ウエハ１０、第２ウエハ２１および第３ウエハ４０において、回路領域４２と回路領域２６とがそろえられた境界を、第３ウエハ４０および第２ウエハ２１まで切断する。なお、ダイシング装置６６は、当該境界において、第１ウエハ１０を切断しない。

ダミーバンプ５４は、単位領域２９に機械的に接合していない。これにより、チップ１６にチップ３０が積層した積層半導体装置６０が製造される。積層半導体装置６０には、第１ウエハ１０を切断せずに第２ウエハ２１を切断した切断箇所が残る。

ダミーバンプ５４は、単位領域３１に機械的に接合していない。これにより、チップ４６にチップ３２が積層した積層半導体装置６２が製造される。積層半導体装置６２には、第３ウエハ４０を切断せずに第２ウエハ２１を切断した切断箇所が残る。

複数の導通バンプ５２と複数のダミーバンプ５４は、第１ウエハ１０および第３ウエハ４０に設けたが、第２ウエハ２１に設けてもよい。また、第２ウエハ２１を準備する段階において、ＣＭＰ等によって薄化された後の互いに隣接する回路領域２２と回路領域２６の構造を、前後表裏対称となるように形成する。また、第１ウエハ１０に形成された回路領域１２と、第３ウエハ４０に形成された回路領域４２の構造を前後対称となるように形成する。これにより、積層半導体装置６０と、積層半導体装置６２とを同じ積層半導体装置とすることができる。

図１および図７に示した例において、チップ１６とチップ３０とは、前後方向の長さが同じであり、左右方向の長さは、チップ１６はチップ３０の２倍であるとしたが、チップ３０の大きさは、前後方向はチップ１６以下でよく、左右方向は、チップ１６の２分の１以下であればよい。同様に、チップ４６とチップ３２とは、前後方向の長さが同じであり、左右方向の長さは、チップ４６はチップ３０の２倍であるとした。しかし、チップ３０の大きさは、前後方向はチップ４６以下でよく、左右方向はチップ４６の２分の１以下であればよい。

以上、第１ウエハ１０と、第２ウエハ２１と、第３ウエハ４０を準備して、第１ウエハ１０と、第２ウエハ２０と、第３ウエハ４０を位置決めして積層する。積層された重ね合わせウエハ５０を、ダイシング装置６４、６６を用いて切断して積層半導体装置６０および６２を製造する。これにより、積層半導体装置６０および６２の製造効率を向上できる。

また、第１ウエハ１０に、回路領域１２と回路領域２６とを電気的に接続するともに機械的に接合する導電バンプを設け、第１ウエハ１０に、回路領域１２と回路領域２２とが対向する領域に、積層時の押圧力を受けるダミーバンプ５４を設ける。これにより、積層時のウエハの撓みを抑制して、積層時における不良発生を防止でき、積層半導体装置６０、６２の良品率を向上できる。

また、チップ１６がＭＰＵチップであり、チップ３０がメモリチップである場合には、回路領域の外形が異なる蓋然性が高いチップをウエハ状態で積層する。これにより、ＭＰＵとメモリを含む積層半導体装置の製造効率を向上できる。

図１８は、回路領域１２、２６が設けられた他の第１ウエハ７０の例を模式的に示した斜視図である。第１ウエハ７０は、例えばＳｉ基板に二次元的に回路領域１２を有する単位領域１５および回路領域２６を有する単位領域３１の組が周期的に配されている。回路領域１２と回路領域２６は、互いに大きさが異なる。回路領域１２を有する単位領域１５と回路領域２６を有する単位領域３１とは、前後方向の大きさが同じである。一方、左右方向の大きさは、単位領域１５は、単位領域２９の２倍である。複数の単位領域１５および３１は、リソグラフィ、エッチング等の半導体処理方法を用いて形成される。各単位領域１５および２９が個片化されて、チップ１６およびチップ３２となる。

図１９は、回路領域２２、４２が設けられた他の第２ウエハ８０の例を模式的に示した斜視図である。第２ウエハ８０は、例えばＳｉ基板に二次元的に回路領域４２を有する単位領域４５および回路領域２２を有する単位領域２９の組が周期的に配されている。回路領域４２と回路領域２２は、互いに大きさが異なる。回路領域４２を有する単位領域４５と回路領域２２を有する単位領域２９は、前後方向の大きさは同じである。一方、左右方向の大きさは、単位領域４５は、単位領域２９の２倍である。複数の単位領域４５および２９は、リソグラフィ、エッチング等の半導体処理方法を用いて形成される。各単位領域４５および２９が個片化されて、チップ４６およびチップ３０となる。

図１８、図１９に示した例において、回路領域１２と回路領域４２とは、同形である。また回路領域２６と回路領域２２とは、同形である。

第１ウエハ７０と第２ウエハ８０とが準備される。第２ウエハ８０を裏返しにした状態で、第１ウエハ７０の上に第２ウエハ８０が積層されて接合される。第１ウエハ７０と第２ウエハ８０は、単位領域１５に設けられた回路領域１２のそれぞれが、単位領域２９に設けられた回路領域２２に対向するように、単位領域３１に設けられた回路領域２６と単位領域４５に設けられた回路領域４２に対向するように位置決めされる。さらに、回路領域１２と回路領域２６との境界が、回路領域２２と４２との境界にそろうように、エンハンスト・グローバルアライメント法等の位置決め方法により第１ウエハ１０と第２ウエハとが位置決めされ、積層された後に接合される。

図２０は、他の重ね合わせウエハ９０の例を模式的に示した斜視図である。重ね合わせウエハ９０は、第１ウエハ７０と、第２ウエハ８０とが積層されて製造される。

図２１は、積層半導体装置６０、６２を製造する工程の一部を説明する断面図である。重ね合わせウエハ９０は、複数の導通バンプ５２と複数のダミーバンプ５４とを介して第１ウエハ７０と第２ウエハ８０とを接合することによって製造される。なお、複数の導通バンプ５２と複数のダミーバンプ５４は、接合前に第２ウエハ８０に設けられる。導通バンプ５２は、第１ウエハ７０の回路領域１２と第２ウエハ８０の回路領域２２とを電気的に接続するとともに機械的に接合する。また、導通バンプ５２は、第１ウエハ７０の回路領域２６と、第２ウエハ８０の回路領域４２とを電気的に接続するとともに機械的に接合する。

ダミーバンプ５４は、第１ウエハ７０の回路領域１２と第２ウエハ８０の回路領域４２とが対向する領域に設けられる。第１ウエハ７０の回路領域１２と第２ウエハ８０の回路領域４２とが対向する回路領域１２の上面および回路領域４２の下面に、ＳｉＯ_２等の絶縁膜５８を設けてもよい。これにより、ダミーバンプ５４と回路領域１２、４２とを電気的に絶縁してもよい。ダミーバンプ５４は、第２ウエハ８０の単位領域４５と機械的に接続しているが、第１ウエハ７０の単位領域１５とは、機械的に接続しない。ダミーバンプ５４は、第１ウエハ７０と第２ウエハ８０の積層時に押圧力を受け、第１ウエハ７０および第２ウエハ８０が撓むことを抑制する。

図２２は、図２１に続き、積層半導体装置６０、６２を製造する工程の一部を説明する断面図である。ダイシング装置６７は、積層された第１ウエハ７０、第２ウエハ８０において、第１ウエハ７０における左側が回路領域２２、右側が回路領域１２となる境界を第２ウエハ８０まで切断する。なお、ダイシング装置６７は、当該境界において、第１ウエハ７０を切断しない。

ダイシング装置６８は、積層された第１ウエハ７０、第２ウエハ８０において、第２ウエハ８０における左側が回路領域１２、右側が回路領域２２となる境界を第１ウエハ７０まで切断する。なお、ダイシング装置６８は、当該境界において、第２ウエハ８０を切断しない。ダイシング装置６９は、積層された第１ウエハ７０、第２ウエハ８０において、左側が回路領域１２と回路領域２２とがそろえられ、右側が回路領域４２と回路領域２６とがそろえられた境界において、第１ウエハ７０と第２ウエハ８０の両方を切断する。

ここで、ダミーバンプ５４は、第１ウエハ７０の単位領域１５とは、機械的に接続しない。これにより、チップ１６にチップ３０が積層した積層半導体装置６０と、チップ４６にチップ３２が積層した積層半導体装置６２とが製造される。積層半導体装置６０には、第１ウエハ７０を切断せずに第２ウエハ８０を切断した切断箇所が残る。積層半導体装置６２には、第２ウエハ８０を切断せずに第１ウエハ７０を切断した切断箇所が残る。

第１ウエハ７０および第２ウエハ８０を準備して、第１ウエハ７０と第２ウエハ８０とを位置決めして積層した重ね合わせウエハ９０を、ダイシング装置６７、６８、６９を用いて切断することによって積層半導体装置６０および６２を製造する。これにより、積層半導体装置６０および６２の製造効率を向上できる。

図１９に示した例において、第２ウエハ８０は第１ウエハ７０と別のウエハを用いたが、第２ウエハ８０を第１ウエハ７０と同じとしてもよい。これにより、積層半導体装置６０と積層半導体装置６２とを同じ積層半導体装置とすることができる。

なお、図１８および図１９に示した例において、回路領域１２を有する単位領域１５と回路領域２６を有する単位領域３１は、前後方向の大きさは同じであり、左右方向の大きさは、単位領域１５は、単位領域２９の２倍であるとした。しかし、単位領域３１の大きさは、前後方向は、単位領域１５以下でよく、左右方向も単位領域１５以下であればよい。また、回路領域４２を有する単位領域４５と回路領域２２を有する単位領域２９の関係も、単位領域１５と単位領域２９との大きさ関係と同一であればよい。

図２３は、他の積層半導体装置９２の例を模式的に示した図である。積層半導体装置９２は、下から順に、チップ１６、チップ４６の順で積層されている。チップ１６とチップ４６とは、前後方向、左右方向の長さが同じであり、チップ１６の右半分が、チップ４６の左半分に接合して、積層半導体装置９２が形成される。

図２４は、積層半導体装置９２を製造する工程の一部を説明する断面図である。回路領域１２を含む単位領域１５が形成された第１ウエハ９４と、回路領域４２を含む単位領域４５が形成された第２ウエハ９６とが準備される。第２ウエハ９６を裏返しにした状態で、位置決めされる。第２ウエハ９６は、回路領域１２の境界が、回路領域４２の境界とそろわないように、かつ、回路領域１２と回路領域４２とが少なくとも部分的に重なりあうように、第２ウエハ９６を第１ウエハ９４に対して半ピッチずらして位置決めされる。第１ウエハ９４と第２ウエハ９６とは、エンハンスト・グローバルアライメント法等の位置決め方法により位置決めされ、積層された後に接合される。

重ね合わせウエハ９８は、複数の導通バンプ５２と複数のダミーバンプ５４とを介して第１ウエハ９４と第２ウエハ９６とを接合することによって製造される。なお、複数の導通バンプ５２と複数のダミーバンプ５４は、接合前に第２ウエハ９６に設けられる。導通バンプ５２は、第１ウエハ９４の回路領域１２と第２ウエハ９６の回路領域４２と電気的に接続するとともに機械的に接合する。

ダミーバンプ５４は、第１ウエハ９４の回路領域１２の左側部分と第２ウエハ９６の回路領域４２の右側部分とが対向する領域に設けられる。第１ウエハ９４の回路領域１２の左側部分と第２ウエハ９６の回路領域４２の右側部分に、ＳｉＯ_２等の絶縁膜５８を設けてもよい。これにより、回路領域１２、回路領域４２と、ダミーバンプ５４とを電気的に絶縁してもよい。ダミーバンプ５４は、第２ウエハ９６の単位領域４５と機械的に接続しているが、第１ウエハ９４の単位領域１５とは、機械的に接続しない。ダミーバンプ５４は、第１ウエハ９４と第２ウエハ９６の積層時に押圧力を受け、第１ウエハ９４および第２ウエハ９６が撓むことを抑制する。

図２５は、図２４に続き、積層半導体装置９２を製造する工程の一部を説明する断面図である。ダイシング装置６７は、積層された第１ウエハ９４、第２ウエハ９６において、回路領域１２と回路領域４２との境界がそろえられていない、回路領域１２の境界を第２ウエハ９６まで切断する。なおダイシング装置６７は、当該境界において、第１ウエハ９４を切断しない。ダイシング装置６８は、積層された第１ウエハ９４、第２ウエハ９６において、回路領域１２と回路領域４２との境界がそろえられていない、回路領域４２の境界を第１ウエハ９４まで切断する。なおダイシング装置６８は、当該境界において、第２ウエハ９６を切断しない。ダミーバンプ５４は、第１ウエハ９４の単位領域１５とは、機械的に接続しない。これにより、チップ１６にチップ４６が積層した積層半導体装置９２が製造される。積層半導体装置９２には、第１ウエハ９４を切断せずに第２ウエハ９６を切断した切断箇所、および第２ウエハ９６を切断せずに第１ウエハ９４を切断した切断箇所が残る。

第１ウエハ９４および第２ウエハ９６を準備して、第１ウエハ９４と第２ウエハ８０とを位置決めして積層した重ね合わせウエハ９８を、ダイシング装置６７、６８を用いて切断することによって積層半導体装置９２を製造する。これにより、積層半導体装置９２の製造効率を向上できる。

本実施形態において、回路領域１２、２２、２６、４２は、１つの回路を有する例で説明した。しかし、回路領域１２、２２、２６、４２は、複数の回路を有してもよい。また、チップの一例として、ＭＰＵおよびメモリを用いて説明したが、チップの他の例として、ＦＰＧＡ、ＲＦ回路、種々のセンサー回路でもよい。さらに、同種類のチップを複数枚積層してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。また、上記実施の形態に、多様な変更または改良を加え得ることが当業者に明らかである。更に、変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることは、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０、７０、９４ 第１ウエハ、１２、２２、２６、４２ 回路領域、１４、２４、２８、４４ スクライブ領域、１５、２９、３１、４５ 単位領域、１６、３０、３２、４６ チップ、２０、２１、８０、９６ 第２ウエハ、２３ 余白領域、３４、３６、５０、９０、９８ 重ね合わせウエハ、４０ 第３ウエハ、５２ 導通バンプ、５４ ダミーバンプ、５６、５８ 絶縁膜、６０、６２、９２ 積層半導体装置、６４、６６、６７、６８、６９ ダイシング装置、１００ 接合装置、１０２ 底板、１０４ 天板、１０６ 支柱、１０８ 枠体、１０９ 加圧部、１１０ シリンダ、１１２ プランジャ、１１４ 支持部、１１５ 球面座、１１６ 基板保持部、１１７ 球面部、１１８ 加圧ステージ、１２０ 受圧ステージ、１２２ 基板保持部、１２４ 懸架部、１２６、１２８、１３０ ロードセル、１３２ 圧力検知部

Claims (13)

1. 複数の第１回路領域が周期的に配された第１ウエハを準備する段階と、
   複数の第２回路領域が周期的に配された第２ウエハを準備する段階と、
   前記複数の第１回路領域の少なくとも一つと前記複数の第２回路領域の少なくとも一つとが少なくとも部分的に重なり合うように前記第１ウエハと前記第２ウエハとを積層する段階と、
   互いに重なり合った前記第１回路領域および前記第２回路領域を有する積層半導体装置を複数形成すべく、積層された前記第１ウエハおよび前記第２ウエハをそれぞれ切断する段階と
   を有し、
   前記切断する段階において、前記複数の積層半導体装置の少なくともいずれかに、前記第１ウエハを切断せずに前記第２ウエハを切断した切断箇所が残るように切断する積層半導体装置の製造方法。
2. 前記切断する段階において、前記複数の第１回路領域のそれぞれに対して前記複数の第２回路領域の少なくとも一つが積層された状態で、かつ、前記複数の第１回路領域に積層されている前記複数の第２回路領域の前記少なくとも一つに隣接した領域が開放されるように、積層された前記第１ウエハおよび前記第２ウエハを切断する請求項１に記載の積層半導体装置の製造方法。
3. 前記第１ウエハを準備する段階において、前記第１ウエハは、前記複数の第１回路領域間のそれぞれに配され、前記複数の第１回路領域とは外形が異なる複数の第３回路領域を有し、
   前記第２ウエハを準備する段階において、前記第２ウエハは、前記複数の第２回路領域間のそれぞれに配され、前記複数の第２回路領域とは外形が異なる複数の第４回路領域を有し、
   前記積層する段階において、前記複数の第４回路領域の少なくとも一つと、前記複数の第３回路領域の少なくとも一つとが少なくとも部分的に重なり合うように前記第１ウエハと前記第２ウエハを積層し、
   前記切断する段階において、互いに重なり合った前記第４回路領域および前記第３回路領域を有する積層半導体装置を複数形成すべく、積層された前記第１ウエハおよび前記第２ウエハをそれぞれ切断するとともに、前記第４回路領域と前記第３回路領域を有する積層半導体装置においては、前記第２ウエハを切断せずに前記第１ウエハを切断した切断箇所が残るように切断する請求項２に記載の積層半導体装置の製造方法。
4. 前記積層する段階において、前記複数の第１回路領域と前記複数の第３回路領域との隣接するものの境界の一つが、前記複数の第２回路領域と前記複数の第４回路領域との隣接するものの境界の一つと揃うように前記第１ウエハと前記第２ウエハとを積層し、
   前記切断する段階において、前記揃えた境界において前記第１ウエハと前記第２ウエハの両方を切断する請求項３に記載の積層半導体装置の製造方法。
5. 前記第２ウエハを準備する段階において、前記第２回路領域は前記第３回路領域と同形であり、前記第４回路領域は前記第１回路領域と同形である請求項４に記載の積層半導体装置の製造方法。
6. 前記第１ウエハおよび前記第２ウエハの少なくとも一方において、前記第１回路領域と前記第２回路領域とが対向する領域に、前記第１回路領域と前記第２回路領域とを電気的に接続するともに機械的に接合する導電バンプを設ける段階と、
   前記第１ウエハおよび前記第２ウエハの少なくとも一方において、前記第３回路領域と前記第４回路領域とが対向する領域に、前記第３回路領域と前記第４回路領域とを電気的に接続するともに機械的に接合する導電バンプを設ける段階と、
   前記第１ウエハおよび前記第２ウエハの少なくとも一方において、前記第１回路領域と前記第４回路領域とが対向する領域に、積層時の押圧力を受けるダミーバンプを設ける段階と
   をさらに備える請求項３から５のいずれか１項に記載の積層半導体装置の製造方法。
7. 前記第１ウエハおよび前記第２ウエハのすくなくとも一方は、複数のウエハが積層されたものである請求項１から６のいずれか１項に記載の積層半導体装置の製造方法。
8. 複数の第３回路領域が周期的に配された第３ウエハを準備する段階をさらに備え、
   前記積層する段階において、前記第１ウエハとの間で前記第２ウエハを挟むとともに、前記第３回路領域の少なくとも一つと前記複数の第２回路領域の少なくとも一つとが少なくとも部分的に重なり合うように前記第３ウエハを積層し、
   前記切断する段階において、前記第２回路領域と前記第３回路領域を有する積層半導体装置を更に複数形成すべく、前記第１ウエハを切断せず前記第２ウエハおよび前記第３ウエハを切断するとともに、前記第３ウエハを切断せず前記第２ウエハおよび前記第１ウエハを切断するとともに、前記第２回路領域と前記第３回路領域を有する積層半導体装置においては、前記第３ウエハを切断せずに前記第２ウエハを切断した切断箇所が残るように切断する請求項１に記載の積層半導体装置の製造方法。
9. 前記積層する段階において、前記第１ウエハの前記複数の第１回路領域の境界が、前記第２ウエハの前記複数の第２回路領域の境界の一つと揃うように前記第１ウエハと前記第２ウエハとを積層するとともに、前記第３ウエハの前記複数の第３回路領域の境界が、前記第２ウエハの前記複数の第２回路領域の境界の他の一つと揃うように前記第３ウエハと前記第２ウエハとを積層し、
   前記切断する段階において、前記複数の第１回路領域と前記複数の第２回路領域とをそろえた境界において、前記第３ウエハを切断せずに前記第１ウエハと前記第２ウエハの両方を切断し、前記複数の第３回路領域と前記複数の第２回路領域とをそろえた境界において、前記第１ウエハを切断せずに前記第３ウエハと前記第２ウエハの両方を切断する請求項８に記載の積層半導体装置の製造方法。
10. 前記第１ウエハおよび前記第２ウエハの少なくとも一方において、前記複数の第１回路領域のそれぞれと前記複数の第２回路領域の隣接する２つのうちの一方とが対向する領域に、対向する前記第１回路領域と前記第２回路領域の隣接する２つのうちの前記一方とを電気的に接続するともに機械的に接合する導電バンプを設ける段階と、
    前記第１ウエハおよび前記第２ウエハの少なくとも一方において、前記複数の第１回路領域のそれぞれと前記複数の第２回路領域の隣接する２つのうちの他方とが対向する領域に、積層時の押圧力を受けるダミーバンプを設ける段階と
    をさらに備える請求項８または９に記載の積層半導体装置の製造方法。
11. 前記第２ウエハを準備する段階において、前記複数の第２回路領域における互いに隣接する２つは、表裏対称に形成される請求項８から１０のいずれか１項に記載の積層半導体装置の製造方法。
12. 前記第１ウエハ、前記第２ウエハおよび前記第３ウエハのすくなくともいずれかは、複数のウエハが積層されたものである請求項８から１１のいずれか１項に記載の積層半導体装置の製造方法。
13. 前記複数の第１回路領域のそれぞれは、ＭＰＵおよびメモリの一方であり、前記複数の第２回路領域のそれぞれは、ＭＰＵおよびメモリの他方である請求項１から１２のいずれか１項に記載の積層半導体装置の製造方法。

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