JP2016115690A - 積層半導体装置の製造方法 - Google Patents
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Abstract
【課題】二つ以上の外形の異なる半導体チップは、半導体チップに個片化してから積層しているので、積層半導体装置の製造効率が悪い。【解決手段】積層半導体装置の製造方法であって、複数の第1回路領域が周期的に配された第1ウエハを準備する段階と、複数の第2回路領域が周期的に配された第2ウエハを準備する段階と、複数の第1回路領域の少なくとも一つと複数の第2回路領域の少なくとも一つとが少なくとも部分的に重なり合うように第1ウエハと前記第2ウエハとを積層する段階と、互いに重なり合った第1回路領域および第2回路領域を有する積層半導体装置を複数形成すべく、積層された第1ウエハおよび第2ウエハをそれぞれ切断する段階とを有し、切断する段階において、複数の積層半導体装置の少なくともいずれかに、第1ウエハを切断せずに第2ウエハを切断した切断箇所が残るように切断する。【選択図】図1
Description
本発明は、積層半導体装置の製造方法に関する。
積層半導体装置の製造方法として、二つ以上の外形の異なる半導体チップを積層して半導体チップ積層体を製造する製造方法が知られている(例えば、特許文献1参照)。
[特許文献1]特開2008−42210号公報
[特許文献1]特開2008−42210号公報
上記製造方法は、半導体チップに個片化してから積層しているので、積層半導体装置の製造効率が悪い。
複数の第1回路領域が周期的に配された第1ウエハを準備する段階と、複数の第2回路領域が周期的に配された第2ウエハを準備する段階と、複数の第1回路領域の少なくとも一つと複数の第2回路領域の少なくとも一つとが少なくとも部分的に重なり合うように第1ウエハと第2ウエハとを積層する段階と、互いに重なり合った第1回路領域および第2回路領域を有する積層半導体装置を複数形成すべく、積層された第1ウエハおよび第2ウエハをそれぞれ切断する段階とを有し、切断する段階において、複数の積層半導体装置の少なくともいずれかに、第1ウエハを切断せずに第2ウエハを切断した切断箇所が残るように切断する積層半導体装置の製造方法が提供される。
上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。これら特徴群のサブコンビネーションもまた発明となり得る。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、積層半導体装置60の一例を模式的に示した図である。図1において、矢印で示す前後左右上下を積層半導体装置60における前後左右上下方向とする。積層半導体装置60は、下から順に、チップ16、チップ30の順で積層されている。チップ16の一例は、MPU(Micro−Processing Unit)チップである。チップ16は、自身の機能を発揮する回路領域12と、その周囲にスクライブ領域14とを有する。回路領域12には、例えばチップ16がMPUである場合に、当該MPUとして機能する回路を構成する素子および配線等がSi基板上に配置される。スクライブ領域14は、ダイシング時に切断される切り代となる。
チップ30の一例は、メモリチップである。チップ30も、自身の機能を発揮する回路領域22と、その周囲にスクライブ領域24とを有する。回路領域22には、例えばチップ30がメモリである場合に、当該メモリとして機能する回路を構成する素子および配線等がSi基板上に配置される。スクライブ領域24は、ダイシング時に切断される切り代となる。
チップ16とチップ30とは、前後方向の長さが同じである。一方、左右方向の長さは、チップ16はチップ30の2倍である。
図2は、回路領域12が設けられた第1ウエハ10の一例を模式的に示した斜視図である。第1ウエハ10は、例えばSi基板に二次元的に周期的に隣接して配された複数の単位領域15を有する。当該複数の単位領域15は、リソグラフィ、エッチング等の半導体処理方法を用いて形成される。各単位領域15は、回路領域12およびスクライブ領域14を有し、図1の各チップ16に対応する。すなわち、第1ウエハ10の各単位領域15が個片化されて、チップ16となる。
図3は、回路領域22が設けられた第2ウエハ20の一例を模式的に示した斜視図である。第2ウエハ20は、Si基板に二次元的に周期的に配された複数の単位領域29を有する。単位領域29は、前後方向には隣接して配されるが、左右方向には単位領域29と余白領域23とが交互に配される。各単位領域29も、リソグラフィ、エッチング等の半導体処理方法を用いて形成される。各単位領域29は、回路領域22およびスクライブ領域24を有し、図1の各チップ30に対応する。すなわち、第2ウエハ20の各単位領域29が個片化されて、チップ30となる。
第1ウエハ10と第2ウエハ20とが準備される。第2ウエハ20を裏返しにした状態で、第2ウエハ20は、第1ウエハ10の上に積層されて接合される。第1ウエハ10と第2ウエハ20は、単位領域15に設けられた回路領域12のそれぞれが、単位領域29に設けられた回路領域22と余白領域23に重なり合うように位置決めされる。さらに、回路領域12の境界が、回路領域22と余白領域23との境界にそろうように、エンハンスト・グローバルアライメント法等の位置決め方法により第1ウエハ10と第2ウエハ20とが位置決めされ、積層された後に接合される。
図4は、接合装置100の構造を模式的に示した断面図である。接合装置100は、枠体108の内側に配置された、加圧部109、加圧ステージ118、受圧ステージ120、圧力検知部132を備える。
枠体108は、互いに平行で水平な天板104および底板102と、天板104および底板102を結合する複数の支柱106とを備える。天板104、支柱106および底板102は、それぞれ剛性が高い材料により形成され、応力が作用した場合も変形が生じない。
枠体108の内側において、底板102の上には、加圧部109が配置される。加圧部109は、底板102の上面に固定されたシリンダ110と、シリンダ110の内側に配置されたプランジャ112とを有する。プランジャ112は、流体回路、カム、輪列等により駆動されて、図中に矢印Zにより示す、底板102に対して直角な方向に昇降する。
プランジャ112の上端には、加圧ステージ118が搭載される。加圧ステージ118は、プランジャ112の上端に結合された水平な板状の支持部114と、支持部114に平行な板状の基板保持部116とを有する。支持部114は、上方に開口して形成された球面座115を上面中央に有する。一方、基板保持部116は、下方に向かって突出した球面部117を、下面中央に有する。
球面座115および球面部117は互いに相補的な形状および寸法を有して嵌合する。これにより、基板保持部116は、支持部114の上で傾斜角度を変えることができる。また、支持部114の上で基板保持部116の傾斜角度が変わった場合も、プランジャ112が支持部114を押上げ力が基板保持部116に伝達される。更に、支持部114は、基板保持部116の変位を下方から規制して、基板保持部116が過剰に傾斜することを防止する。
基板保持部116は、上面に第1ウエハ10を静電吸着、負圧吸着等により吸着して保持する。これにより基板保持部116に吸着された第1ウエハ10は、基板保持部116と共に揺動する一方、基板保持部116からの移動あるいは脱落が抑制される。
受圧ステージ120は、基板保持部122および複数の懸架部124を有する。懸架部124は、天板104の下面から垂下される。基板保持部122は、懸架部124の下端近傍において下方から支持され、加圧ステージ118に対向して配置される。
基板保持部122も、静電吸着、負圧吸着等による吸着機構を有し、下面に第2ウエハ20を吸着して保持する。基板保持部122は、下方から懸架部124により支持される一方、上方への移動は規制されない。ただし、天板104および基板保持部122の間には、複数のロードセル126、128、130が挟まれる。複数のロードセル126、128、130は、基板保持部122の上方移動を規制すると共に、基板保持部122に対して上方に印加された圧力を検出する。
接合装置100にセットされた第1ウエハ10を上方に移動させて、第2ウエハ20と密着させる。この状態で、更に高い圧力を印加して、両者を接合する。この場合に、第1ウエハ10、第2ウエハ20が加熱されてもよい。
図5は、重ね合わせウエハ36の一例を模式的に示した斜視図である。重ね合わせウエハ36は、第1ウエハ10と、第2ウエハ20とが積層されて製造される。
図6は、積層半導体装置60を製造する工程の一部を説明する断面図である。重ね合わせウエハ36は、複数の導通バンプ52と複数のダミーバンプ54とを介して第1ウエハ10と第2ウエハ20とを接合することによって製造される。なお、複数の導通バンプ52と複数のダミーバンプ54は、接合前に第2ウエハ20に設けられる。導通バンプ52は、第1ウエハ10の回路領域12と第2ウエハ20の回路領域22とを電気的に接続するとともに機械的にも接合する。導通バンプ52は、Sn、Ag、Cu等の導電材料から形成される。
ダミーバンプ54は、第2ウエハ20の回路領域が配されていない領域と回路領域12とが対向する領域に設けられる。回路領域12の上面であって、第2ウエハ20の回路領域が設けられていない領域に対向する面には、SiO2等の絶縁膜58を設けてもよい。これによりダミーバンプ54と回路領域12とを電気的に絶縁してもよい。ダミーバンプ54は、第2ウエハ20と機械的に接続しているが、単位領域15とは、機械的に接続しない。ダミーバンプ54は、第1ウエハ10と第2ウエハ20の積層時に押圧力を受け、第1ウエハ10および第2ウエハ20が撓むことを抑制する。ダミーバンプ54も、Sn、Ag、Cu等の導電材料から形成される。
図7は、図6に続き、積層半導体装置60を製造する工程の一部を説明する断面図である。ダイシング装置66は、積層された第1ウエハ10、第2ウエハ20において、回路領域22と余白領域23との境界を第2ウエハ20まで切断する。なお、ダイシング装置66は、当該境界において、第1ウエハ10を切断しない。ダイシング装置64は、積層された第1ウエハ10、第2ウエハ20において、回路領域12と余白領域23とがそろえられた境界を、第1ウエハ10および第2ウエハ20まで切断する。
ダミーバンプ54は、単位領域15に機械的に接合していない。余白領域23は取り除かれ、第2ウエハ20の回路領域12に隣接した領域が開放される。これにより、チップ16にチップ30が積層した積層半導体装置60が製造される。積層半導体装置60には、第1ウエハ10を切断せずに第2ウエハ20を切断した切断箇所が残る。
第1ウエハ10および第2ウエハ20を準備して、第1ウエハ10と第2ウエハ20とを位置決めして積層した重ね合わせウエハ36を、ダイシング装置64、66を用いて切断することによって積層半導体装置60を製造する。これにより、積層半導体装置60の製造効率を向上できる。
本実施形態において、第1ウエハ10、第2ウエハ20は1枚のウエハである例で説明した。しかし、第1ウエハ10、第2ウエハ20のすくなくともいずれかは、複数のウエハが積層されたものであってもよい。これにより、積層半導体の製造効率を向上できる。
また、第1ウエハ10等を保持するホルダが用いられてもよい。当該ホルダは静電吸着等により第1ウエハ10等を保持した状態で接合装置100に搬送される。接合装置100は第1ウエハ10等をホルダを介して押圧することにより第1ウエハ10等を接合する。
また、第2ウエハ20において、余白領域23には回路領域を有さない例で説明した。しかし、余白領域23に機能を発揮するための回路領域を設け、上記個片化された余白領域23自体を、単層の半導体装置として利用してもよい。
図8は、他の積層半導体装置62の例を模式的に示した図である。積層半導体装置62は、下から順に、チップ46、チップ32の順で積層されている。チップ46は、自身の機能を発揮する回路領域42と、その周囲にスクライブ領域44とを有する。また、チップ32は、自身の機能を発揮する回路領域26と、その周囲にスクライブ領域28とを有する。
チップ46とチップ32とは、前後方向の長さが同じである。一方、左右方向の長さは、チップ46はチップ32の2倍である。
図9は、回路領域22、26が設けられた他の第2ウエハ21の一例を模式的に示した斜視図である。第2ウエハ21は、Si基板に二次元的に周期的に配された複数の隣接する単位領域29および31を有する。当該複数の単位領域29、31も、リソグラフィ、エッチング等の半導体処理方法を用いて形成される。各単位領域29は、回路領域22およびスクライブ領域24を有し、図1の各チップ30に対応する。各単位領域31は、回路領域26およびスクライブ領域28を有し、図8の各チップ32に対応する。すなわち、第2ウエハ21の各単位領域29、31が個片化されて、チップ30、32となる。なお、図9に示した例において、回路領域22と回路領域26とは、同形である。
図10は、図9のA−A断面図を示す。単位領域29には、回路領域22の接続面が上側となるように、回路領域22が形成されている。一方、単位領域31には、回路領域26の接続面が下側となるように、回路領域26を形成している。回路領域22の接合面は、上面側に露出しているが、回路領域26の接合面は、下面側に露出していない。回路領域26の上面には、SiO2等の絶縁膜56が設けられている。
第1ウエハ10と第2ウエハ21とが準備される。第2ウエハ21を裏返しにした状態で、第2ウエハ21は、第1ウエハ10上に積層されて接合される。第1ウエハ10と第2ウエハ21は、単位領域15に設けられた回路領域12のそれぞれが、単位領域29に設けられた回路領域22および単位領域31に設けられた回路領域26の2つに重なり合うように位置決めされる。さらに、回路領域12の境界が、回路領域22と回路領域26との境界にそろうように、エンハンスト・グローバルアライメント法等の位置決め方法により第1ウエハ10と第2ウエハ21とが位置決めされ、積層された後に接合される。
図11は、積層半導体装置60、62を製造する工程の一部を説明する断面図である。重ね合わせウエハ34は、複数の導通バンプ52と複数のダミーバンプ54とを介して第1ウエハ10と第2ウエハ21とを接合することによって製造される。なお、複数の導通バンプ52と複数のダミーバンプ54は、接合前に第1ウエハ10に設けられる。導通バンプ52は、第1ウエハ10の回路領域12と第2ウエハ21の隣接する2つの回路領域22、26のうちの一方の回路領域22と電気的に接続するとともに機械的にも接合する。導通バンプ52は、Sn、Ag、Cu等の導電材料から形成される。
ダミーバンプ54は、回路領域26と回路領域12とが対向する領域に設けられる。回路領域26の下面には、SiO2等の絶縁膜56を設けてもよい。これにより、ダミーバンプ54と回路領域26とを電気的に絶縁してもよい。回路領域12の上面であって、回路領域26に対向する面には、絶縁膜58が設けられ、ダミーバンプ54と、回路領域12とは電気的に絶縁している。ダミーバンプ54は、単位領域15と機械的に接続しているが、単位領域29とは、機械的に接続しない。ダミーバンプ54は、第1ウエハ10と第2ウエハ21の積層時に押圧力を受け、第1ウエハ10および第2ウエハ21が撓むことを抑制する。ダミーバンプ54も、Sn、Ag、Cu等の導電材料から形成される。
図12は、図11に続き、積層半導体装置60、62を製造する工程の一部を説明する断面図である。第1ウエハ10と第2ウエハ21とを接合した後、第2ウエハ21の上面側からCMP等により薄化する。これにより、回路領域26の接合面を上面側に露出させる。
図13は、回路領域42が設けられた第3ウエハ40の一例を模式的に示した斜視図である。第3ウエハ40は、例えばSi基板に二次元的に周期的に配された複数の単位領域45を有する。当該複数の単位領域45も、リソグラフィ、エッチング等の半導体処理方法を用いて形成される。各単位領域45は、回路領域42およびスクライブ領域44を有し、図8の各チップ46に対応する。すなわち、第3ウエハ40の各単位領域45が個片化されて、チップ46となる。単位領域45の大きさは、単位領域15と同形であり、単位領域45は、単位領域15と同じピッチで配されている。
準備された第3ウエハ40は、裏返されて、第1ウエハ10との間で第2ウエハ21を挟むように、重ね合わせウエハ34と接合される。第3ウエハ40と重ね合わせウエハ34は、単位領域45に設けられた回路領域42のそれぞれが、単位領域29に設けられた回路領域22および単位領域31に設けられた回路領域26の2つに重なり合うように、かつ、単位領域15に設けられた回路領域12とは、半ピッチずれるように、位置決めされる。さらに、回路領域42同士の境界が、回路領域22と回路領域26との境界にそろうように、エンハンスト・グローバルアライメント法等の位置決め方法により第1ウエハ10と第2ウエハとが位置決めされ、積層された後に接合される。
図14は、他の重ね合わせウエハ50の一例を模式的に示した斜視図である。重ね合わせウエハ50は、第1ウエハ10と、第2ウエハ21と、第3ウエハ40とが積層されて製造される。
図15は、積層半導体装置60、62を製造する工程の一部を説明する断面図である。重ね合わせウエハ50は、複数の導通バンプ52と、複数のダミーバンプ54とを介して重ね合わせウエハ34と第3ウエハ40とを接合することによって製造される。なお、複数の導通バンプ52と複数のダミーバンプ54は、第3ウエハ40に設けられる。導通バンプ52は、第3ウエハ40の回路領域42と第2ウエハ21の隣接する2つの回路領域22、26のうちの一方の回路領域26と電気的に接続するとともに機械的にも接合する。
ダミーバンプ54は、回路領域42と回路領域22とが対向する領域に設けられる。回路領域42の下面であって回路領域22に対向する面には、SiO2等の絶縁膜58が設けられ、ダミーバンプ54と、回路領域42とは、電気的に絶縁している。ダミーバンプ54は、単位領域45と機械的に接続しているが、単位領域31とは、機械的に接続しない。ダミーバンプ54は、重ね合わせウエハ34と第3ウエハ40の積層時に押圧力を受け、第1ウエハ10、第2ウエハ21、および第3ウエハ40が撓むことを抑制する。
図16は、図15に続き、積層半導体装置60、62を製造する工程の一部を説明する断面図である。重ね合わせウエハ34と第3ウエハ40とを接合した後、第1ウエハ10の下面側と、第3ウエハ40の上面側をCMP等により薄化する。これにより、重ね合わせウエハ50は薄化される。
図17は、図16に続き、積層半導体装置60、62を製造する工程の一部を説明する断面図である。ダイシング装置64は、積層された第1ウエハ10、第2ウエハ21および第3ウエハ40において、回路領域12と回路領域22とがそろえられた境界を、第1ウエハ10および第2ウエハ21まで切断する。なお、ダイシング装置64は、当該境界において、第3ウエハ40を切断しない。
ダイシング装置66は、積層された第1ウエハ10、第2ウエハ21および第3ウエハ40において、回路領域42と回路領域26とがそろえられた境界を、第3ウエハ40および第2ウエハ21まで切断する。なお、ダイシング装置66は、当該境界において、第1ウエハ10を切断しない。
ダミーバンプ54は、単位領域29に機械的に接合していない。これにより、チップ16にチップ30が積層した積層半導体装置60が製造される。積層半導体装置60には、第1ウエハ10を切断せずに第2ウエハ21を切断した切断箇所が残る。
ダミーバンプ54は、単位領域31に機械的に接合していない。これにより、チップ46にチップ32が積層した積層半導体装置62が製造される。積層半導体装置62には、第3ウエハ40を切断せずに第2ウエハ21を切断した切断箇所が残る。
複数の導通バンプ52と複数のダミーバンプ54は、第1ウエハ10および第3ウエハ40に設けたが、第2ウエハ21に設けてもよい。また、第2ウエハ21を準備する段階において、CMP等によって薄化された後の互いに隣接する回路領域22と回路領域26の構造を、前後表裏対称となるように形成する。また、第1ウエハ10に形成された回路領域12と、第3ウエハ40に形成された回路領域42の構造を前後対称となるように形成する。これにより、積層半導体装置60と、積層半導体装置62とを同じ積層半導体装置とすることができる。
図1および図7に示した例において、チップ16とチップ30とは、前後方向の長さが同じであり、左右方向の長さは、チップ16はチップ30の2倍であるとしたが、チップ30の大きさは、前後方向はチップ16以下でよく、左右方向は、チップ16の2分の1以下であればよい。同様に、チップ46とチップ32とは、前後方向の長さが同じであり、左右方向の長さは、チップ46はチップ30の2倍であるとした。しかし、チップ30の大きさは、前後方向はチップ46以下でよく、左右方向はチップ46の2分の1以下であればよい。
以上、第1ウエハ10と、第2ウエハ21と、第3ウエハ40を準備して、第1ウエハ10と、第2ウエハ20と、第3ウエハ40を位置決めして積層する。積層された重ね合わせウエハ50を、ダイシング装置64、66を用いて切断して積層半導体装置60および62を製造する。これにより、積層半導体装置60および62の製造効率を向上できる。
また、第1ウエハ10に、回路領域12と回路領域26とを電気的に接続するともに機械的に接合する導電バンプを設け、第1ウエハ10に、回路領域12と回路領域22とが対向する領域に、積層時の押圧力を受けるダミーバンプ54を設ける。これにより、積層時のウエハの撓みを抑制して、積層時における不良発生を防止でき、積層半導体装置60、62の良品率を向上できる。
また、チップ16がMPUチップであり、チップ30がメモリチップである場合には、回路領域の外形が異なる蓋然性が高いチップをウエハ状態で積層する。これにより、MPUとメモリを含む積層半導体装置の製造効率を向上できる。
図18は、回路領域12、26が設けられた他の第1ウエハ70の例を模式的に示した斜視図である。第1ウエハ70は、例えばSi基板に二次元的に回路領域12を有する単位領域15および回路領域26を有する単位領域31の組が周期的に配されている。回路領域12と回路領域26は、互いに大きさが異なる。回路領域12を有する単位領域15と回路領域26を有する単位領域31とは、前後方向の大きさが同じである。一方、左右方向の大きさは、単位領域15は、単位領域29の2倍である。複数の単位領域15および31は、リソグラフィ、エッチング等の半導体処理方法を用いて形成される。各単位領域15および29が個片化されて、チップ16およびチップ32となる。
図19は、回路領域22、42が設けられた他の第2ウエハ80の例を模式的に示した斜視図である。第2ウエハ80は、例えばSi基板に二次元的に回路領域42を有する単位領域45および回路領域22を有する単位領域29の組が周期的に配されている。回路領域42と回路領域22は、互いに大きさが異なる。回路領域42を有する単位領域45と回路領域22を有する単位領域29は、前後方向の大きさは同じである。一方、左右方向の大きさは、単位領域45は、単位領域29の2倍である。複数の単位領域45および29は、リソグラフィ、エッチング等の半導体処理方法を用いて形成される。各単位領域45および29が個片化されて、チップ46およびチップ30となる。
図18、図19に示した例において、回路領域12と回路領域42とは、同形である。また回路領域26と回路領域22とは、同形である。
第1ウエハ70と第2ウエハ80とが準備される。第2ウエハ80を裏返しにした状態で、第1ウエハ70の上に第2ウエハ80が積層されて接合される。第1ウエハ70と第2ウエハ80は、単位領域15に設けられた回路領域12のそれぞれが、単位領域29に設けられた回路領域22に対向するように、単位領域31に設けられた回路領域26と単位領域45に設けられた回路領域42に対向するように位置決めされる。さらに、回路領域12と回路領域26との境界が、回路領域22と42との境界にそろうように、エンハンスト・グローバルアライメント法等の位置決め方法により第1ウエハ10と第2ウエハとが位置決めされ、積層された後に接合される。
図20は、他の重ね合わせウエハ90の例を模式的に示した斜視図である。重ね合わせウエハ90は、第1ウエハ70と、第2ウエハ80とが積層されて製造される。
図21は、積層半導体装置60、62を製造する工程の一部を説明する断面図である。重ね合わせウエハ90は、複数の導通バンプ52と複数のダミーバンプ54とを介して第1ウエハ70と第2ウエハ80とを接合することによって製造される。なお、複数の導通バンプ52と複数のダミーバンプ54は、接合前に第2ウエハ80に設けられる。導通バンプ52は、第1ウエハ70の回路領域12と第2ウエハ80の回路領域22とを電気的に接続するとともに機械的に接合する。また、導通バンプ52は、第1ウエハ70の回路領域26と、第2ウエハ80の回路領域42とを電気的に接続するとともに機械的に接合する。
ダミーバンプ54は、第1ウエハ70の回路領域12と第2ウエハ80の回路領域42とが対向する領域に設けられる。第1ウエハ70の回路領域12と第2ウエハ80の回路領域42とが対向する回路領域12の上面および回路領域42の下面に、SiO2等の絶縁膜58を設けてもよい。これにより、ダミーバンプ54と回路領域12、42とを電気的に絶縁してもよい。ダミーバンプ54は、第2ウエハ80の単位領域45と機械的に接続しているが、第1ウエハ70の単位領域15とは、機械的に接続しない。ダミーバンプ54は、第1ウエハ70と第2ウエハ80の積層時に押圧力を受け、第1ウエハ70および第2ウエハ80が撓むことを抑制する。
図22は、図21に続き、積層半導体装置60、62を製造する工程の一部を説明する断面図である。ダイシング装置67は、積層された第1ウエハ70、第2ウエハ80において、第1ウエハ70における左側が回路領域22、右側が回路領域12となる境界を第2ウエハ80まで切断する。なお、ダイシング装置67は、当該境界において、第1ウエハ70を切断しない。
ダイシング装置68は、積層された第1ウエハ70、第2ウエハ80において、第2ウエハ80における左側が回路領域12、右側が回路領域22となる境界を第1ウエハ70まで切断する。なお、ダイシング装置68は、当該境界において、第2ウエハ80を切断しない。ダイシング装置69は、積層された第1ウエハ70、第2ウエハ80において、左側が回路領域12と回路領域22とがそろえられ、右側が回路領域42と回路領域26とがそろえられた境界において、第1ウエハ70と第2ウエハ80の両方を切断する。
ここで、ダミーバンプ54は、第1ウエハ70の単位領域15とは、機械的に接続しない。これにより、チップ16にチップ30が積層した積層半導体装置60と、チップ46にチップ32が積層した積層半導体装置62とが製造される。積層半導体装置60には、第1ウエハ70を切断せずに第2ウエハ80を切断した切断箇所が残る。積層半導体装置62には、第2ウエハ80を切断せずに第1ウエハ70を切断した切断箇所が残る。
第1ウエハ70および第2ウエハ80を準備して、第1ウエハ70と第2ウエハ80とを位置決めして積層した重ね合わせウエハ90を、ダイシング装置67、68、69を用いて切断することによって積層半導体装置60および62を製造する。これにより、積層半導体装置60および62の製造効率を向上できる。
図19に示した例において、第2ウエハ80は第1ウエハ70と別のウエハを用いたが、第2ウエハ80を第1ウエハ70と同じとしてもよい。これにより、積層半導体装置60と積層半導体装置62とを同じ積層半導体装置とすることができる。
なお、図18および図19に示した例において、回路領域12を有する単位領域15と回路領域26を有する単位領域31は、前後方向の大きさは同じであり、左右方向の大きさは、単位領域15は、単位領域29の2倍であるとした。しかし、単位領域31の大きさは、前後方向は、単位領域15以下でよく、左右方向も単位領域15以下であればよい。また、回路領域42を有する単位領域45と回路領域22を有する単位領域29の関係も、単位領域15と単位領域29との大きさ関係と同一であればよい。
図23は、他の積層半導体装置92の例を模式的に示した図である。積層半導体装置92は、下から順に、チップ16、チップ46の順で積層されている。チップ16とチップ46とは、前後方向、左右方向の長さが同じであり、チップ16の右半分が、チップ46の左半分に接合して、積層半導体装置92が形成される。
図24は、積層半導体装置92を製造する工程の一部を説明する断面図である。回路領域12を含む単位領域15が形成された第1ウエハ94と、回路領域42を含む単位領域45が形成された第2ウエハ96とが準備される。第2ウエハ96を裏返しにした状態で、位置決めされる。第2ウエハ96は、回路領域12の境界が、回路領域42の境界とそろわないように、かつ、回路領域12と回路領域42とが少なくとも部分的に重なりあうように、第2ウエハ96を第1ウエハ94に対して半ピッチずらして位置決めされる。第1ウエハ94と第2ウエハ96とは、エンハンスト・グローバルアライメント法等の位置決め方法により位置決めされ、積層された後に接合される。
重ね合わせウエハ98は、複数の導通バンプ52と複数のダミーバンプ54とを介して第1ウエハ94と第2ウエハ96とを接合することによって製造される。なお、複数の導通バンプ52と複数のダミーバンプ54は、接合前に第2ウエハ96に設けられる。導通バンプ52は、第1ウエハ94の回路領域12と第2ウエハ96の回路領域42と電気的に接続するとともに機械的に接合する。
ダミーバンプ54は、第1ウエハ94の回路領域12の左側部分と第2ウエハ96の回路領域42の右側部分とが対向する領域に設けられる。第1ウエハ94の回路領域12の左側部分と第2ウエハ96の回路領域42の右側部分に、SiO2等の絶縁膜58を設けてもよい。これにより、回路領域12、回路領域42と、ダミーバンプ54とを電気的に絶縁してもよい。ダミーバンプ54は、第2ウエハ96の単位領域45と機械的に接続しているが、第1ウエハ94の単位領域15とは、機械的に接続しない。ダミーバンプ54は、第1ウエハ94と第2ウエハ96の積層時に押圧力を受け、第1ウエハ94および第2ウエハ96が撓むことを抑制する。
図25は、図24に続き、積層半導体装置92を製造する工程の一部を説明する断面図である。ダイシング装置67は、積層された第1ウエハ94、第2ウエハ96において、回路領域12と回路領域42との境界がそろえられていない、回路領域12の境界を第2ウエハ96まで切断する。なおダイシング装置67は、当該境界において、第1ウエハ94を切断しない。ダイシング装置68は、積層された第1ウエハ94、第2ウエハ96において、回路領域12と回路領域42との境界がそろえられていない、回路領域42の境界を第1ウエハ94まで切断する。なおダイシング装置68は、当該境界において、第2ウエハ96を切断しない。ダミーバンプ54は、第1ウエハ94の単位領域15とは、機械的に接続しない。これにより、チップ16にチップ46が積層した積層半導体装置92が製造される。積層半導体装置92には、第1ウエハ94を切断せずに第2ウエハ96を切断した切断箇所、および第2ウエハ96を切断せずに第1ウエハ94を切断した切断箇所が残る。
第1ウエハ94および第2ウエハ96を準備して、第1ウエハ94と第2ウエハ80とを位置決めして積層した重ね合わせウエハ98を、ダイシング装置67、68を用いて切断することによって積層半導体装置92を製造する。これにより、積層半導体装置92の製造効率を向上できる。
本実施形態において、回路領域12、22、26、42は、1つの回路を有する例で説明した。しかし、回路領域12、22、26、42は、複数の回路を有してもよい。また、チップの一例として、MPUおよびメモリを用いて説明したが、チップの他の例として、FPGA、RF回路、種々のセンサー回路でもよい。さらに、同種類のチップを複数枚積層してもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。また、上記実施の形態に、多様な変更または改良を加え得ることが当業者に明らかである。更に、変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることは、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10、70、94 第1ウエハ、12、22、26、42 回路領域、14、24、28、44 スクライブ領域、15、29、31、45 単位領域、16、30、32、46 チップ、20、21、80、96 第2ウエハ、23 余白領域、34、36、50、90、98 重ね合わせウエハ、40 第3ウエハ、52 導通バンプ、54 ダミーバンプ、56、58 絶縁膜、60、62、92 積層半導体装置、64、66、67、68、69 ダイシング装置、100 接合装置、102 底板、104 天板、106 支柱、108 枠体、109 加圧部、110 シリンダ、112 プランジャ、114 支持部、115 球面座、116 基板保持部、117 球面部、118 加圧ステージ、120 受圧ステージ、122 基板保持部、124 懸架部、126、128、130 ロードセル、132 圧力検知部
Claims (13)
- 複数の第1回路領域が周期的に配された第1ウエハを準備する段階と、
複数の第2回路領域が周期的に配された第2ウエハを準備する段階と、
前記複数の第1回路領域の少なくとも一つと前記複数の第2回路領域の少なくとも一つとが少なくとも部分的に重なり合うように前記第1ウエハと前記第2ウエハとを積層する段階と、
互いに重なり合った前記第1回路領域および前記第2回路領域を有する積層半導体装置を複数形成すべく、積層された前記第1ウエハおよび前記第2ウエハをそれぞれ切断する段階と
を有し、
前記切断する段階において、前記複数の積層半導体装置の少なくともいずれかに、前記第1ウエハを切断せずに前記第2ウエハを切断した切断箇所が残るように切断する積層半導体装置の製造方法。 - 前記切断する段階において、前記複数の第1回路領域のそれぞれに対して前記複数の第2回路領域の少なくとも一つが積層された状態で、かつ、前記複数の第1回路領域に積層されている前記複数の第2回路領域の前記少なくとも一つに隣接した領域が開放されるように、積層された前記第1ウエハおよび前記第2ウエハを切断する請求項1に記載の積層半導体装置の製造方法。
- 前記第1ウエハを準備する段階において、前記第1ウエハは、前記複数の第1回路領域間のそれぞれに配され、前記複数の第1回路領域とは外形が異なる複数の第3回路領域を有し、
前記第2ウエハを準備する段階において、前記第2ウエハは、前記複数の第2回路領域間のそれぞれに配され、前記複数の第2回路領域とは外形が異なる複数の第4回路領域を有し、
前記積層する段階において、前記複数の第4回路領域の少なくとも一つと、前記複数の第3回路領域の少なくとも一つとが少なくとも部分的に重なり合うように前記第1ウエハと前記第2ウエハを積層し、
前記切断する段階において、互いに重なり合った前記第4回路領域および前記第3回路領域を有する積層半導体装置を複数形成すべく、積層された前記第1ウエハおよび前記第2ウエハをそれぞれ切断するとともに、前記第4回路領域と前記第3回路領域を有する積層半導体装置においては、前記第2ウエハを切断せずに前記第1ウエハを切断した切断箇所が残るように切断する請求項2に記載の積層半導体装置の製造方法。 - 前記積層する段階において、前記複数の第1回路領域と前記複数の第3回路領域との隣接するものの境界の一つが、前記複数の第2回路領域と前記複数の第4回路領域との隣接するものの境界の一つと揃うように前記第1ウエハと前記第2ウエハとを積層し、
前記切断する段階において、前記揃えた境界において前記第1ウエハと前記第2ウエハの両方を切断する請求項3に記載の積層半導体装置の製造方法。 - 前記第2ウエハを準備する段階において、前記第2回路領域は前記第3回路領域と同形であり、前記第4回路領域は前記第1回路領域と同形である請求項4に記載の積層半導体装置の製造方法。
- 前記第1ウエハおよび前記第2ウエハの少なくとも一方において、前記第1回路領域と前記第2回路領域とが対向する領域に、前記第1回路領域と前記第2回路領域とを電気的に接続するともに機械的に接合する導電バンプを設ける段階と、
前記第1ウエハおよび前記第2ウエハの少なくとも一方において、前記第3回路領域と前記第4回路領域とが対向する領域に、前記第3回路領域と前記第4回路領域とを電気的に接続するともに機械的に接合する導電バンプを設ける段階と、
前記第1ウエハおよび前記第2ウエハの少なくとも一方において、前記第1回路領域と前記第4回路領域とが対向する領域に、積層時の押圧力を受けるダミーバンプを設ける段階と
をさらに備える請求項3から5のいずれか1項に記載の積層半導体装置の製造方法。 - 前記第1ウエハおよび前記第2ウエハのすくなくとも一方は、複数のウエハが積層されたものである請求項1から6のいずれか1項に記載の積層半導体装置の製造方法。
- 複数の第3回路領域が周期的に配された第3ウエハを準備する段階をさらに備え、
前記積層する段階において、前記第1ウエハとの間で前記第2ウエハを挟むとともに、前記第3回路領域の少なくとも一つと前記複数の第2回路領域の少なくとも一つとが少なくとも部分的に重なり合うように前記第3ウエハを積層し、
前記切断する段階において、前記第2回路領域と前記第3回路領域を有する積層半導体装置を更に複数形成すべく、前記第1ウエハを切断せず前記第2ウエハおよび前記第3ウエハを切断するとともに、前記第3ウエハを切断せず前記第2ウエハおよび前記第1ウエハを切断するとともに、前記第2回路領域と前記第3回路領域を有する積層半導体装置においては、前記第3ウエハを切断せずに前記第2ウエハを切断した切断箇所が残るように切断する請求項1に記載の積層半導体装置の製造方法。 - 前記積層する段階において、前記第1ウエハの前記複数の第1回路領域の境界が、前記第2ウエハの前記複数の第2回路領域の境界の一つと揃うように前記第1ウエハと前記第2ウエハとを積層するとともに、前記第3ウエハの前記複数の第3回路領域の境界が、前記第2ウエハの前記複数の第2回路領域の境界の他の一つと揃うように前記第3ウエハと前記第2ウエハとを積層し、
前記切断する段階において、前記複数の第1回路領域と前記複数の第2回路領域とをそろえた境界において、前記第3ウエハを切断せずに前記第1ウエハと前記第2ウエハの両方を切断し、前記複数の第3回路領域と前記複数の第2回路領域とをそろえた境界において、前記第1ウエハを切断せずに前記第3ウエハと前記第2ウエハの両方を切断する請求項8に記載の積層半導体装置の製造方法。 - 前記第1ウエハおよび前記第2ウエハの少なくとも一方において、前記複数の第1回路領域のそれぞれと前記複数の第2回路領域の隣接する2つのうちの一方とが対向する領域に、対向する前記第1回路領域と前記第2回路領域の隣接する2つのうちの前記一方とを電気的に接続するともに機械的に接合する導電バンプを設ける段階と、
前記第1ウエハおよび前記第2ウエハの少なくとも一方において、前記複数の第1回路領域のそれぞれと前記複数の第2回路領域の隣接する2つのうちの他方とが対向する領域に、積層時の押圧力を受けるダミーバンプを設ける段階と
をさらに備える請求項8または9に記載の積層半導体装置の製造方法。 - 前記第2ウエハを準備する段階において、前記複数の第2回路領域における互いに隣接する2つは、表裏対称に形成される請求項8から10のいずれか1項に記載の積層半導体装置の製造方法。
- 前記第1ウエハ、前記第2ウエハおよび前記第3ウエハのすくなくともいずれかは、複数のウエハが積層されたものである請求項8から11のいずれか1項に記載の積層半導体装置の製造方法。
- 前記複数の第1回路領域のそれぞれは、MPUおよびメモリの一方であり、前記複数の第2回路領域のそれぞれは、MPUおよびメモリの他方である請求項1から12のいずれか1項に記載の積層半導体装置の製造方法。
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