JP5108100B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造技術に関し、特に、例えば超音波トランスデューサのように、セルアレイが行列状に配置されて、比較的面積が大きい半導体チップの製造に適用して有効な技術に関するものである。

超音波トランスデューサは、例えば人体内の腫瘍の診断装置などに用いられている。これまでは、主として圧電体の振動を利用した超音波トランスデューサが用いられてきた。しかし、近年のＭＥＭＳ（Micro Electro Mechanical System）技術の進歩に伴い、現在、上下の２層電極の間に空洞を挟み込んだ構造を有する振動部をシリコン基板上に形成した容量検出型超音波トランスデューサ（ＣＭＵＴ：Capacitive Micromachined Ultrasonic Transducer）が開発されている。

ＣＭＵＴは、圧電体を用いたトランスデューサと比較して、使用できる超音波の周波数帯域が広いまたは高分解能であるなどの利点を有している。また、ＣＭＵＴは、ＬＳＩ（Large Scale Integration）加工技術を用いて製造されるので微細加工が可能である。特に、１つの超音波素子をアレイ状に並べて、それぞれの超音波素子を独立に制御する場合には、ＣＭＵＴは必須となると考えられる。何故ならば、各超音波素子への配線が必要であることからセルアレイ内の配線数が膨大な数になることが考えられるが、ＣＭＵＴはＬＳＩ加工技術を用いて製造されるので、それらの配線が容易だからである。また、超音波送受信部からの信号処理回路を１つの半導体チップに混載することも、ＣＭＵＴでは可能だからである。

例えば米国特許第６２７１６２０Ｂ１号明細書（特許文献１）に、超音波トランスデューサに係る技術が開示されている。

米国特許第６２７１６２０Ｂ１号明細書

本発明者の検討によれば、ＣＭＵＴについては、以下に説明する種々の技術的課題が存在することが分かった。

本発明者が検討したＣＭＵＴの基本的な構造および動作を図２９〜図３１を用いて説明する。図２９は、本発明者が検討したＣＭＵＴを構成する１つの超音波素子（以下、ＣＭＵＴセルと記す）の要部断面図、図３０は、本発明者が検討したＣＭＵＴを搭載する半導体チップの全体を示す要部平面図、図３１は、本発明者が検討したＣＭＵＴの一部（接合部分）を拡大して示す要部平面図である。

図２９に示すように、半導体基板１０１の表面上に形成された第１絶縁膜１０２の上層にＣＭＵＴセルの下部電極１０３が形成されている。下部電極１０３の上層には第２絶縁膜１０４を介して空洞部１０５が形成されている、また、空洞部１０５を囲むように第３絶縁膜１０６が形成され、この第３絶縁膜１０６の上層に上部電極１０７が形成されている。また、上部電極１０７の上層には第４絶縁膜１０８および第５絶縁膜１０９が順次形成されている。

また、空洞部１０５および上部電極１０７が形成されていない領域の第２、第３、第４および第５絶縁膜１０４，１０６，１０８，１０９には、下部電極１０３に達するパッド開口部（図示は省略）が形成されており、このパッド開口部を介して下部電極１０３へ電圧を供給することができる。また、第４および第５絶縁膜１０８，１０９には、上部電極１０７に達するパッド開口部（図示は省略）が形成されており、このパッド開口部を介して上部電極１０７へ電圧を供給することができる。ＣＭＵＴ駆動時に振動するメンブレンＭは第３絶縁膜１０６と上部電極１０７、さらにその上部にある第４および第５絶縁膜１０８，１０９とで構成される。

次に、超音波を発信する動作および送信する動作について説明する。上部電極１０７と下部電極１０３との間に交流電圧および直流電圧を重畳すると、上部電極１０７と下部電極１０３との間に静電気力が働き、メンブレンＭが、印加した交流電圧の周波数により振動して、超音波を発信する。

逆に、超音波を受信する場合は、メンブレンＭの表面に到達した超音波の圧力により、メンブレンＭが振動する。この振動により、上部電極１０７と下部電極１０３との間の距離が変化するので、上部電極１０７と下部電極１０３との間の電気容量の変化として超音波を検出することができる。すなわち、上部電極１０７と下部電極１０３との間の距離が変化することによって、上部電極１０７と下部電極１０３との間の電気容量が変わり、電流が流れる。この電流を検知することにより超音波を検出することができる。

図３０および図３１に示すように、ＣＭＵＴでは、所定数のＣＭＵＴセルＣを第１方向（Ｘ方向）と、第１方向と直交する第２方向（Ｙ方向）にアレイ状に配置してブロックＢと呼ばれる単位を構成している。さらに、所定数のブロックＢを第１方向（Ｘ方向）と、第２方向（Ｙ方向）にアレイ状に配置して、１つの半導体チップ１１０を構成している。半導体チップ１１０の長手方向（第２方向（Ｙ方向））の長さは、上部電極１０７の数とブロックＢのピッチｄとで決まる。ピッチｄは、例えばＣＭＵＴセルＣの送信音の波長λの概ね半分である。

また、十分な送信音圧を確保した上で半導体チップ１１０の面積を小さく抑えるために、ＣＭＵＴセルＣの平面形状は通常六角形であり、また、ＣＭＵＴセルＣを高密度に配置するため、ＣＭＵＴセルＣはハニカム状に配置されている。ＣＭＵＴを、例えば頚動脈や甲状腺など比較的体表に近い部位の診断に用いる場合には、例えば５〜１０ＭＨｚ程度の周波数領域が用いられる。この場合、六角形のＣＭＵＴセルＣは、その内接円の直径を、例えば５０μｍ程度とする。これを長手方向（第２方向（Ｙ方向））に４個、短方向（第１方向（Ｘ方向））に８個配置して１つのブロックＢを構成する(図３１では、簡略のため、１つのブロックＢ内のセル数を４×４として表示している)。これを第２方向（Ｙ方向）に１９２個、第１方向（Ｘ方向）に１６個配置して半導体チップ１１０を構成する。なお、ブロックＢを第１方向（Ｘ方向）に１６個並べた単位を上部電極チャネルまたは上部電極配線、ブロックＢを第２方向（Ｙ方向）に１９２個並べた単位を下部電極チャネルまたは下部電極配線と称する場合がある。上部電極チャネルには４×８×１６＝５１２個のＣＭＵＴセルＣが存在している。半導体チップ１１０の面積は、例えば４ｃｍ×１ｃｍである。

ＣＭＵＴを、例えば循環器や内臓、胎児などの比較的体表から離れた深部の診断に用いる場合には、例えば３ＭＨｚ程度の周波数領域が用いられる。この場合、六角形のＣＭＵＴセルＣの内接円の直径は、例えば７５μｍとなり、前述した５〜１０ＭＨｚ程度の周波数領域で使用されるＣＭＵＴセルＣの内接円の直径よりも増加する。このため、前述した５〜１０ＭＨｚ程度の周波数領域で使用される場合と同様に１９２列×１６列のアレイ配置とすると、半導体チップ１１０の面積は、例えば６ｃｍ×１.５ｃｍとなる。

ところで、このような比較的面積が大きい半導体チップでは、歩留りの低下という問題をもたらす。一般に、半導体チップの面積Ａと歩留りＹとの間には
Ｙ＝exp(−ＤＡ) 式(１)
なる関係が成り立つ。ここでＤは欠陥密度、Ａは半導体チップの面積である。式(１)から欠陥密度が一定の場合、半導体チップの面積が増加するに従って歩留りは指数関数的に低下する。ＣＭＵＴでは、上部電極と下部電極との間に電圧を印加することに起因した静電力によるメンブレンの振動と、振動による上部電極と下部電極との間の電気容量変化とを利用して、超音波の発信および受信を行う。一般的に、直流電圧と交流電圧とを合せると、上部電極と下部電極との間に印加される電圧は１００Ｖ以上という高い電圧となるため、上部電極と下部電極との間の絶縁膜(例えば図２９で示した第２絶縁膜１０４および第３絶縁膜１０６)の欠陥密度に起因した歩留り低下には特に留意する必要がある。

比較的面積が大きい半導体チップの歩留りを向上させる方法として、ＣＳＰ(Chip Size Package)技術がある。これは、良品選別された複数の半導体チップを互いに隣接させて接着することにより合成チップを作成するものである。半導体チップ同士は、例えば、架橋配線により接続される。ＣＳＰ技術では、接続される個々の半導体チップはそれぞれ周辺回路を有している。従って個々の半導体チップが単独であっても動作が可能である。

これに対し、ＣＭＵＴにおいては、前述したように、セルアレイのみで半導体チップを形成している。このため、ＣＳＰ技術をＣＭＵＴのセルアレイに適用するためには、セルアレイ内でさらに半導体チップを分割する必要がある。ＣＳＰ技術においては、例えばＤＲＡＭ（Dynamic Random Access Memory）のように、複数のセルアレイを有する半導体チップを実装して合成チップを形成する場合はあるが、セルアレイ内での半導体チップの分割や切断については、これまで何ら記載がなされていない。

本発明の目的は、半導体装置（容量検出型超音波トランスデューサ）の製造歩留まりを向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。

この実施の形態は、容量検出型超音波トランスデューサの製造方法である。まず、半導体ウエハの表面に超音波の送信と受信を行う機能を有する複数のＣＭＵＴセルが形成された相対的に面積が小さい複数の第１チップを製造し、各々の第１チップの良品／不良品の判定を行った後、半導体ウエハを複数の第１チップに個片化する。次に、半導体ウエハの表面に配線層が形成された相対的に面積が大きい複数の第２チップを製造し、各々の第２チップの良品／不良品の判定を行った後、半導体ウエハを複数の第２チップに個片化する。次に、隣接する第１チップのそれぞれの裏面に露出する貫通電極を、第２チップの表面に形成された配線層を介して電気的に接続して、良品と判定された第２チップの表面に、良品と判定された複数の第１チップを、第２方向に沿って隣接して平面的に配置する。

本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置（容量検出型超音波トランスデューサ）の製造歩留まりを向上させることができる。

本発明の実施の形態１による容量検出型超音波トランスデューサを説明する要部平面図である。（ａ）は合成チップの全体を示す要部平面図、（ｂ）は第１チップの全体を示す要部平面図および（ｃ）は第２チップの全体を示す要部平面図である。 図１（ａ）のＡ−Ａ′線に沿った要部断面図である。 （ａ）および（ｂ）は本発明の実施の形態１による容量検出型超音波トランスデューサの一部（接合部分）を拡大して示す要部平面図である。 （ａ）および（ｂ）は本発明の実施の形態１による容量検出型超音波トランスデューサ（第１チップ）の製造工程中における要部断面図である。 （ａ）および（ｂ）は図４に続く容量検出型超音波トランスデューサの製造工程中における要部断面図である。 （ａ）および（ｂ）は図５に続く容量検出型超音波トランスデューサの製造工程中における要部断面図である。 （ａ）および（ｂ）は図６に続く容量検出型超音波トランスデューサの製造工程中における要部断面図である。 （ａ）および（ｂ）は図７に続く容量検出型超音波トランスデューサの製造工程中における要部断面図である。 （ａ）および（ｂ）は図８に続く容量検出型超音波トランスデューサの製造工程中における要部断面図である。 （ａ）および（ｂ）は図９に続く容量検出型超音波トランスデューサの製造工程中における要部断面図である。 （ａ）および（ｂ）は図１０に続く容量検出型超音波トランスデューサの製造工程中における要部断面図である。 （ａ）および（ｂ）は図１１に続く容量検出型超音波トランスデューサの製造工程中における要部断面図である。 （ａ）および（ｂ）は本発明の実施の形態１による容量検出型超音波トランスデューサ（第２チップ）の製造工程中における要部断面図である。 （ａ）および（ｂ）は図１３に続く容量検出型超音波トランスデューサの製造工程中における要部断面図である。 （ａ）および（ｂ）は図１４に続く容量検出型超音波トランスデューサの製造工程中における要部断面図である。 図１５に続く容量検出型超音波トランスデューサの製造工程中における要部断面図である。 本発明の実施の形態１による容量検出型超音波トランスデューサ（合成チップ）の工程フローの説明図である。 本発明の実施の形態１による容量検出型超音波トランスデューサ（合成チップ）の製造工程中における要部断面図である。 図１８に続く容量検出型超音波トランスデューサの製造工程中における要部断面図である。 本発明の実施の形態１による第１チップの良品、不良品の判定結果を示すウエハマップ図である。 本発明の実施の形態１による第１チップの組合せ方の説明図である。 本発明の実施の形態１による容量検出型超音波トランスデューサを適用した超音波診断装置のプローブの外観図である。 本発明の実施の形態２による容量検出型超音波トランスデューサを説明する要部平面図である。（ａ）は合成チップの全体を示す要部平面図、（ｂ）は第１チップの全体を示す要部平面図および（ｃ）は第２チップの全体を示す要部平面図である。 図２３（ａ）のＢ−Ｂ′線に沿った要部断面図である。 （ａ）および（ｂ）は本実施の形態２による容量検出型超音波トランスデューサの一部（接合部分）を拡大して示す要部平面図である。 （ａ）および（ｂ）は本実施の形態３による第１例の容量検出型超音波トランスデューサの一部（接合部分）を拡大して示す要部平面図である。 （ａ）および（ｂ）は本実施の形態３による第２例の容量検出型超音波トランスデューサの一部（接合部分）を拡大して示す要部平面図である。 （ａ）および（ｂ）は本実施の形態４による容量検出型超音波トランスデューサの一部（接合部分）を拡大して示す要部平面図である。 本発明者が検討した容量検出型超音波トランスデューサを構成する１つの超音波素子の要部断面図である。 本発明者が検討した容量検出型超音波トランスデューサを搭載する半導体チップの全体を示す要部平面図である。 本発明者が検討した容量検出型超音波トランスデューサの一部を拡大して示す要部平面図である。

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。

また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態１による半導体装置を図１〜図３を用いて説明する。本実施の形態１では、本発明者によってなされた発明を、その背景となった利用分野であるＭＥＭＳ技術を用いて製造された容量検出型超音波トランスデューサに適用した場合について説明する。図１（ａ）、（ｂ）および（ｃ）は容量検出型超音波トランスデューサの全体を示す要部平面図、図２は図１（ａ）のＡ−Ａ′線に沿った要部断面図、図３（ａ）および（ｂ）は容量検出型超音波トランスデューサの一部（接合部分）を拡大して示す要部平面図である。

容量検出型超音波トランスデューサは、上層を第１チップ（相対的に面積が小さい半導体チップ）１とし、下層を第２チップ（相対的に面積が大きい半導体チップ）２として、第１チップ１と第２チップ２とを積層した合成チップ３から構成されている。図１（ａ）は第１チップ１と第２チップ２とを積層した合成チップを表面側から見た要部平面図であり、図１（ｂ）および（ｃ）はそれぞれ、第１チップ１および第２チップ２を表面側から見た要部平面図である。

図１（ｂ）に示す第１チップ１は、超音波の送信と受信を行う機能を有している。上部電極（上部電極配線、上部電極チャネル）４と下部電極（下部電極配線、下部電極チャネル）５との交点はブロックＢと呼ばれる単位を構成する。ブロックＢには、複数のＣＭＵＴセルＣが行列上に配置されており、例えばＸ方向（第１方向）に８個、Ｘ方向と直交するＹ方向（第２方向）に４個配置されている。図３では簡略のため、１つのブロックＢのＣＭＵＴセルＣのセル数を４×４として表示している。さらに、このブロックＢをＸ方向に１６個、Ｙ方向に４８個配置してセルアレイからなる第１チップ１を構成する。従って、Ｘ方向に延在するブロックＢ（上部電極４）には、４×８×１６＝５１２個のＣＭＵＴセルＣが存在することになる。さらに、本実施の形態１では、Ｙ方向に４個の第１チップ１を平面的に隣接して配置し、Ｙ方向に４８×４＝１９２個のブロックＢ（上部電極４）を有する合成チップ３を構成する。また、Ｘ方向に延在するブロックＢおよびＹ方向に延在するブロックＢの端部にはそれぞれ、第１チップ１の基板の裏面に達する貫通電極６が接続されている（図１（ａ）に示す合成チップ３を表面側から見た要部平面図および図１（ｂ）に示す第１チップを表面側から見た要部平面図では貫通電極６を記載しているが、実際には、表面側からは見ることはできない）。

図１（ｃ）に示す第２チップ２は、隣接する第１チップ１のＹ方向の端部に位置する下部電極５同士を接続する、あるいは第１チップ１のＸ方向の端部に位置する上部電極４の端部からワイヤボンディング用のパッドＰ１，Ｐ２を取り出すための配線層７を有している。

図２に示すように、第１チップ１と第２チップ２とは第１チップ１に形成された貫通電極６と第２チップ２に形成された配線層７とが電気的に接続するように、バンプ８を介して接続される。これにより、複数の第１チップ１を隣接して並べて配置すると、第１チップ１の下部電極５同士が長手方向(Ｙ方向)に接続されて、あたかも相対的に大きい面積を有する１つの半導体チップとして機能することができる。

図３（ａ）および（ｂ）は、第１チップ１の接続部分を拡大したものである。ここでは簡略のため、１つのブロックＢのＣＭＵＴセルＣのセル数を４×４個として表示している。

図３（ａ）は、第１チップ１を構成する各層を実線で示し、第２チップ２を構成する各層を点線で示している。Ｙ方向に延在する下部電極５が切断されている切断部Ｊが、隣接して配置された第１チップ１の接続箇所となる。従って、１つの半導体チップとして見た場合、Ｙ方向に延在する下部電極５は切断部Ｊで分断されているが、この切断部Ｊにおいて下部電極５を接続するために、下部電極５毎に、基板の裏面に達する貫通電極６が形成されている。切断部Ｊは六角形のＣＭＵＴセルＣに沿ってジグザグ状とすることで、切り代を小さくすることができる。

図３（ｂ）は、第１チップ１を構成する各層を点線で示し、第２チップ２を構成する各層を実線で示している。ここでは簡略のため、ＣＭＵＴセルＣは下部電極５の端部にのみ存在するものを点線で表示している。隣接する下部電極５が長手方向（Ｙ方向）に接続するように、貫通電極６の直下に当たる位置に配線層７は配置されている。

次に、本実施の形態１による容量検出型超音波トランスデューサの製造方法を図４〜図１９を用いて工程順に説明する。まず、本実施の形態１による第１チップ１の製造方法を図４〜図１２に示す第１チップ１の要部断面図を用いて説明する。

まず、図４（ａ）に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体薄板）１１を用意する。半導体基板１１は、例えばシリコン単結晶からなり、厚さ方向に沿って互いに反対側に位置する第１主面（上面、表面）１１Ｓａおよび第２主面（下面、裏面）１１Ｓｂを有している。続いて、半導体基板１１の第１主面１１Ｓａ上の全面に、例えば酸化シリコン膜からなる第１絶縁膜１２を形成する。第１絶縁膜１２の厚さは、例えば０．８μｍとすることができる。

次に、図４（ｂ）に示すように、第１絶縁膜１２の表面から半導体基板１１の方向へ、例えば深さ７０μｍの孔１３を異方性ドライエッチング法により形成する。

次に、図５（ａ）に示すように、熱酸化法により孔１３の側壁を酸化して、酸化シリコン膜１４を形成する。酸化シリコン膜１４は、後の工程で孔１３に充填する導体膜と半導体基板１１とを電気的に分離する機能を有する。

次に、図５（ｂ）に示すように、孔１３の内部を含む第１絶縁膜１２上に導体膜１５を形成する。導体膜１５は、例えばスパッタリング法により堆積したアルミニウム（Ａｌ）膜からなる。アルミニウム膜はアルミニウム単体膜またはアルミニウム合金膜など、アルミニウムを主成分とする導電体膜からなる。また導体膜１５としては、この他に窒化チタン（ＴｉＮ）膜や銅（Ｃｕ）膜などを用いることができる。その形成方法としては、スパッタリング法、ＣＶＤ(Chemical Vapor Deposition)法またはめっき法などを例示することができる。

次に、図６（ａ）に示すように、ＣＭＰ(Chemical Mechanical Polishing)により第１絶縁膜１２の表面が露出するまで導体膜１５を研磨して、平坦化することにより、孔１３の内部を導体膜１５により埋め込む。

次に、図６（ｂ）に示すように、第１絶縁膜１２および導体膜１５上に、下部電極形成用の導体膜５ａを形成する。導体膜５ａは、半導体基板１１の第１主面１１Ｓａ上の全面に形成される。導体膜５ａは、金属膜または金属的な電導を示す膜からなり、例えば下から順に形成された窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜からなる。このアルミニウム膜はアルミニウム単体膜またはアルミニウム合金膜など、アルミニウムを主成分とする導電体膜からなる。導体膜５ａは、例えばスパッタリング法を用いて形成することができる。また、導体膜５ａを窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜とする場合、アルミニウム膜は下部電極５の主導体膜となるため、アルミニウム膜の厚さは窒化チタン膜の厚さよりも厚く、例えばアルミニウム膜の厚さは０．６μｍ程度、アルミニウム膜の上下の各窒化チタン膜の厚さは０．０５μｍ程度とすることができる。また、窒化チタン膜の代わりに、チタン（Ｔｉ）膜および窒化チタン膜の積層膜、あるいはタングステン（Ｗ）膜などを用いることもできる。

次に、図７（ａ）に示すように、導体膜５ａを、例えばリソグラフィ法およびドライエッチング法を用いてパターニングする。パターニングされた導体膜５ａにより、下部電極５が形成される。続いて、半導体基板１１の第１主面１１Ｓａ上の全面に、下部電極５を覆うように、酸化シリコン膜などの絶縁膜（図示は省略）を、例えばプラズマＣＶＤ法を用いて形成する。この際、隣り合う下部電極５のスペースが上記絶縁膜で十分に埋め込まれるような厚さで、絶縁膜を堆積させる。次に、例えばＣＭＰ法またはエッチバック法により、下部電極５の表面上の絶縁膜を除去して下部電極５の表面を露出させるとともに、隣り合う下部電極５の間に絶縁膜を残存させる。

次に、図７（ｂ）に示すように、半導体基板１１の第１主面１１Ｓａ上の全面に（すなわち、下部電極５および隣り合う下部電極５の間の絶縁膜上に）、第２絶縁膜１６を形成する。第２絶縁膜１６としては、例えばプラズマＣＶＤ法により形成した酸化シリコン膜または窒化シリコン膜、あるいはその積層膜を用いる。下部電極５としてタングステンなどの高融点金属を用いる場合は、プラズマＣＶＤ法と比べてより緻密な膜を成膜することのできるＬＰＣＶＤ法を用いてもよい。

次に、図８（ａ）に示すように、半導体基板１１の第１主面１１Ｓａ上の全面に（すなわち、第２絶縁膜１６上に）、例えばアモルファスシリコン膜からなる犠牲膜１７ａを、例えばプラズマＣＶＤ法を用いて形成する。

次に、図８（ｂ）に示すように、犠牲膜１７ａを、例えばリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、犠牲膜パターン（空洞部形成用の犠牲膜パターン）１７を形成する。犠牲膜パターン１７は、絶縁膜１６を介して下部電極５の上方に形成される。犠牲膜パターン１７は、空洞部を形成するためのパターンであり、犠牲膜パターン１７の平面形状は、空洞部と同じ平面形状に形成される。従って、空洞部が形成される予定領域に、犠牲膜パターン１７は形成される。

次に、図９（ａ）に示すように、半導体基板１１の第１主面１１Ｓａ上の全面に、犠牲膜パターン１７の表面を覆うように第３絶縁膜１８を形成する。第３絶縁膜１８は第２絶縁膜１６と同様に、例えばプラズマＣＶＤ法により形成した酸化シリコン膜または窒化シリコン膜、あるいはその積層膜を用いることができる。

次に、図９（ｂ）に示すように、第３絶縁膜１８上に、上部電極形成用の導体膜４ａを形成する。導体膜４ａは、半導体基板１１の第１主面１１Ｓａ上の全面に形成される。導体膜４ａは、金属膜または金属的な電導を示す膜からなり、例えば下から順に形成された窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜からなる。このアルミニウム膜はアルミニウム単体膜またはアルミニウム合金膜など、アルミニウムを主成分とする導電体膜からなる。導体膜４ａは、例えばスパッタリング法を用いて形成することができる。また、上部電極形成用の導体膜４ａの厚さは、下部電極形成用の導体膜５ａの厚さよりも薄く、例えば０．４μｍ程度とすることができる。また、導体膜４ａを窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜とする場合、アルミニウム膜は上部電極４の主導体膜となるため、アルミニウム膜の厚さは窒化チタン膜の厚さよりも厚く、例えばアルミニウム膜の厚さは０．３μｍ程度、アルミニウム膜の上下の各窒化チタン膜の厚さは０．０５μｍ程度とすることができる。また、窒化チタン膜の代わりに、チタン膜および窒化チタン膜の積層膜あるいはタングステン膜などを用いることもできる。

次に、図１０（ａ）に示すように、導体膜４ａを、例えばリソグラフィ法およびドライエッチング法を用いてパターニングする。パターニングされた導体膜４ａにより、上部電極４が形成される。

次に、図１０（ｂ）に示すように、半導体基板１１の第１主面１１Ｓａ上の全面に、上部電極４を覆うように、第４絶縁膜２０を形成する。第４絶縁膜２０は、例えば窒化シリコン膜などからなり、例えばプラズマＣＶＤ法を用いて形成することができる。また、第４絶縁膜２０の厚さは、例えば０．５μｍ程度とすることができる。

次に、図１１（ａ）に示すように、リソグラフィ法およびドライエッチング法を用いて犠牲膜パターン１７に到達して犠牲膜パターン１７の一部を露出するような孔（開口部）２１を第３および第４絶縁膜１８，２０に形成する。孔２１は犠牲膜パターン１７に平面的に重なる位置に形成され、孔２１の底部に犠牲膜パターン１７の一部が露出する。

次に、図１１（ｂ）に示すように、孔２１を通じて、犠牲膜パターン１７を、例えばフッ化キセノン（ＸｅＦ_２）を用いたドライエッチング法などを用いて選択的にエッチングする。これにより、犠牲膜パターン１７が選択的に除去され、犠牲膜パターン１７が存在していた領域が空洞部２２となり、第２絶縁膜１６と第３絶縁膜１８との間に空洞部２２が形成される。すなわち、下部電極５と上部電極４との対向面の間（犠牲膜パターン１７の除去領域）に空洞部２２が形成される。フッ化キセノン（ＸｅＦ_２）を用いたドライエッチング法の他に、ＣｌＦ_３を用いたドライエッチング法などにより犠牲膜パターン１７を除去して空洞部２２を形成することもできる。

次に、図１２（ａ）に示すように、半導体基板１１の第１主面１１Ｓａ上の全面に（すなわち第４絶縁膜２０上に）、第５絶縁膜２３を形成する。これにより、第５絶縁膜２３の一部を孔２１の内部に埋め込み、孔２１を塞ぐことができる。第５絶縁膜２３は、例えば窒化シリコン膜からなり、プラズマＣＶＤ法などを用いて形成することができる。また、絶縁膜２３の厚さは、例えば０．８μｍ程度とすることができる。その後、図には示していないが、半導体基板１１の第１主面１１Ｓａ上の全面に（すなわち絶縁膜２３上に）、ポリイミド膜を形成し、これを加熱処理して保護膜とする。

次に、図１２（ｂ）に示すように、半導体基板１１の第２主面１１Ｓｂ側を機械的に研磨して、孔１３の内部に埋め込まれた導体膜１５を露出させることにより、導体膜１５からなる貫通電極（導体膜１５が半導体基板１１を貫いて配置されるので、孔１３の内部に充填された導体膜１５を貫通電極と称している）６を形成する。上記研磨により、半導体基板１１の厚さを、例えば５０μｍとして、前述した図４（ｂ）に示した孔１３の深さ７０μｍよりも薄く加工される。このようにして、容量検出型超音波トランスデューサのセルアレイ（第１チップ１）が形成される。

次に、本実施の形態１による第２チップ２の製造方法を図１３〜図１６に示す第２チップ２の要部断面図を用いて説明する。

まず、図１３（ａ）に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体薄板）３１を用意する。半導体基板３１は、例えばシリコン単結晶からなり、厚さ方向に沿って互いに反対側に位置する第１主面（上面、表面）３１Ｓａおよび第２主面（下面、裏面）３１Ｓｂを有している。続いて、半導体基板３１の第１主面３１Ｓａ上の全面に、例えば酸化シリコン膜からなる第６絶縁膜３２を形成する。第６絶縁膜３２の厚さは、例えば０．８μｍ程度とすることができる。

次に、図１３（ｂ）に示すように、第６絶縁膜３２上に、隣接する第１チップ１の下部電極５同士を接続する配線形成用の導体膜３３を形成する。導体膜３３は、半導体基板３１の第１主面３１Ｓａ上の全面に形成される。導体膜３３は、金属膜または金属的な電導を示す膜からなり、例えば、下から順に形成された窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜からなる。このアルミニウム膜はアルミニウム単体膜またはアルミニウム合金膜など、アルミニウムを主成分とする導電体膜からなる。導体膜３３は、例えばスパッタリング法を用いて形成することができる。また、導体膜３３を窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜とする場合、アルミニウム膜の厚さは窒化チタン膜の厚さよりも厚く、例えばアルミニウム膜の厚さは０．６μｍ程度、アルミニウム膜の上下の各窒化チタン膜の厚さは５０ｎｍ程度とすることができる。

次に、図１４（ａ）に示すように、導体膜３３を、例えばリソグラフィ法およびドライエッチング法を用いてパターニングする。パターニングされた導体膜３３により、配線層７が形成される。

次に、図１４（ｂ）に示すように、半導体基板３１の第１主面３１Ｓａ上の全面に、配線層７を覆うように、酸化シリコン膜などの第７絶縁膜３４を、例えばプラズマＣＶＤ法を用いて形成する。この際、第７絶縁膜３４の厚さは、隣り合う配線層７の間隔が第７絶縁膜３４によって十分に埋め込まれるように設定される。

次に、図１５（ａ）に示すように、ＣＭＰ法により第７絶縁膜３４の表面を研磨し、配線層７の表面を露出させるとともに、その表面を平坦化する。続いて、図１５（ｂ）に示すように、半導体基板３１の第２主面３１Ｓａ上の全面に、配線層７および第７絶縁膜３４を覆うように、酸化シリコン膜などの第８絶縁膜３５を、例えばプラズマＣＶＤ法などを用いて形成する。

その後、図１６に示すように、例えばリソグラフィ法およびドライエッチング法を用いて第８絶縁膜３５をパターニングし、開口部３６を形成する。この開口部３６は第１チップ１の貫通電極６と配線層７とを接続するためのバンプを配置する、あるいは配線層７と第２チップ２の外部の配線とを接続するためのワイヤボンディングのパッド(例えば前述した図１（ｃ）のパッドＰ１，Ｐ２)として使用される。以上の製造工程により容量検出型超音波トランスデューサの第２チップ２が形成される。

次に、本実施の形態１による第１チップ１および第２チップ２を積層して合成チップ３を形成する方法について図１７〜図１９を用いて説明する。図１７は工程フロー図、図１８および図１９はそれぞれ第２チップ２の要部断面図および合成チップ３の要部断面図である。

まず、第１チップ１を含む半導体基板（半導体ウエハ）１１において、完成したセルアレイの特性を各上部電極４または各下部電極５について検査する。検査の内容は、各上部電極４の容量−電圧特性、上部電極４と下部電極５との間の絶縁耐圧、隣接する上部電極４間のショートチェック、隣接する下部電極５間のショートチェックなどである。検査の結果、異常が確認できなかった第１チップ１は良品、異常が確認された第１チップ１は不良品とし、例えば不良品第１チップ１にマークを入れるまたは記録するなどして良品／不良品チップを明らかにしておく。

その後、前述した図３に示した下部電極５が分断された領域Ｊで、半導体基板（半導体ウエハ）１１をダイシングして複数の第１チップ１に分離する。ここで、ダイシングの際、必ず切り代が必要となる。切り代が大きくなり、この部分の上部電極４のピッチが変化すると、グレーティングローブと呼ばれる所望の送信音以外の音波が発せられて、これが虚像を形成してしまう可能性がある。このため、切り代はブロックＢのピッチ(前述した図１(ｂ)に示すｄ（例えば送信波の波長λの１／２）)に対して十分小さい、例えば１０％以下とする。これによって、診断装置の良好な画像を得ることができる。切り代をできるだけ小さくする方法としては、レーザー光を用い、半導体基板１１の内部のみを溶融させて微小領域でダイシングを行うステルスダイシングと呼ばれる方法が有効である。その後、良品第１チップ１のみを選別し、ピックアップする。

一方、配線層７が形成されている第２チップ２に関しても同様に、断線またはショートなどの検査を行い、良品／不良品チップを判別し、記録する。その後、半導体基板（半導体ウエハ）３１をダイシングして、良品第２チップ２のみを選別し、ピックアップする。

次に、図１８に示すように、良品と判断されピックアップされた第２チップ２に対し、その開口部３６にバンプ８を形成する。バンプ８の形成には金線を用いたスタッドバンプ法または半田リフロー法などを用いる。

次に、図１９に示すように、第１チップ１の貫通電極６が第２チップ２のバンプ８と接するようして、複数の第１チップ１と単品の第２チップ２とを金型内に配置し、圧力をかけて接着する。この際、第１チップ１の半導体基板１１の第２主面１１Ｓｂ側と第２チップ２の半導体基板３１の第１主面３１Ｓａ側との間に封止樹脂３７を配置し、接着封止を行う。

このようにして、前述した図１（ａ）および図２に示したように、上層に、複数の第１チップ１が平面的に隣接して配置され、下層に、隣接する第１チップ１間の下部電極５同士を接続するための配線層７が形成された第２チップ２を有する合成チップ３が略完成する。

本実施の形態１による合成チップ３から構成される容量検出型超音波トランスデューサは、従来の１つの半導体チップから構成される容量検出型超音波トランスデューサに比べて製造歩留りが向上した。これは、良品として判定された相対的に面積が小さい第１チップ１のみを選別し、これらを接続して形成しているためである。なお、第２チップ２は従来の１つの半導体チップから構成される容量検出型超音波トランスデューサと同程度の相対的に大きい面積を有しているが、１層の配線層７のみで構成されているため、歩留りへの寄与は無視できるほど小さい。

ところで、前述した合成チップ３を形成する工程フローの説明では、半導体ウエハ（半導体基板１１）から第１チップ１を取得する際、第１チップ１をダイシングにより分割するとしたが、必ずしも全ての第１チップ１をダイシングにより個々に分割しなくてもよい。

図２０は、半導体ウエハＳＷに形成された複数の第１チップを検査した際の、良品、不良品の判定結果を示したマップの一例である。図中、○印は良品の第１チップ１、×印は不良品の第１チップ１を示している。ここでは合成チップ３が４つの第１チップ１から構成されている場合を例に説明する。図２０に示すように、検査により判定された良品第１チップ１はＹ方向に１個、２個、３個、４個、あるいはそれ以上連続して存在する。

図２１（ａ）に示すように、良品第１チップ１が４個連続して取得された場合には、この４個連続した良品第１チップ１（ＣＰ４）を１つの固まりとして分割して、合成チップ３の形成に利用することが可能である。また、図２１（ｂ）または（ｃ）に示すように、良品第１チップ１が３個連続して取得された場合は、この３個連続した良品第１チップ（ＣＰ３）を１つの固まりとして分割し、１つの３個連続した良品第１チップ（ＣＰ３）と１つの良品第１チップ１(ＣＰ１)とを組合せて合成チップ３を形成すればよい。また、図２１（ｄ）〜（ｇ）に示すように、良品第１チップ１が２個連続して取得された場合は、この２個連続した良品第１チップ（ＣＰ２）を１つの固まりとして分割し、２個連続した良品第１チップ（ＣＰ２）を２つ組み合わせる、または１つの２個連続した良品第１チップ（ＣＰ２）と２つの良品第１チップ（ＣＰ１）とを組合せて合成チップ３を形成すればよい。なお、図２１(ｈ)に示すように、良品第１チップ１の連続の有無にかかわらず、４つの良品第１チップ（ＣＰ１）を組合せて合成チップ３を形成しても良い。

次に、本実施の形態１による半導体装置（容量検出型超音波トランスデューサ）を、例えば超音波診断装置に適用した場合について説明する。

超音波診断装置は、音波の透過性を利用し、外から見ることのできない生体内部を、可聴音領域を越えた超音波を用いてリアルタイムで画像化して目視可能にした医療用診断装置である。この超音波診断装置のプローブ（探触子）の外観図を図２２に示す。

プローブ４１は超音波の送受信部である。図２２に示すように、プローブ４１を形成するプローブケース４２の先端面には前述した合成チップ３がその第１チップ１の第１主面１１Ｓａを外部に向けた状態で取り付けられている。さらに、この合成チップ３の第１主面１１Ｓａ側には、音響レンズ４３が取り付けられている。合成チップ３はケーブル４４を介して診断装置本体システムに接続されている。

超音波診断に際しては、プローブ４１の先端（音響レンズ４３側）を体表（体の表面）に当てた後、これを徐々に微少位置ずつずらしながら走査する。この時、体表に当てたプローブ４１から生体内に数ＭＨｚの超音波パルスを送波し、音響インピーダンスの異なる組織境界からの反射波を受波する。これにより、生体組織の断層像を得て、対象に関する情報を知ることができるようになっている。超音波を送波してから受波するまでの時間間隔によって反射体の距離情報が得られる。また、反射波のレベルまたは外形から反射体の存在または質に関する情報が得られる。

このような超音波診断装置のプローブ４１に本実施の形態１による合成チップ３を用いることにより、プローブ４１の製造歩留りを向上させることができる。

このように、本実施の形態１によれば、検査により良品と判定されたセルアレイから構成され、相対的に面積が小さい複数の第１チップ１を、配線層７が形成された第２チップ２の表面に平面的に配置することによって、複数の第１チップ１が電気的に接続された１つの容量検出型超音波トランスデューサを形成しているので、容量検出型超音波トランスデューサの製造歩留りを向上させることができる。

（実施の形態２）
本実施の形態２による半導体装置（ＭＥＭＳ技術を用いて製造された容量検出型超音波トランスデューサ）は、前述した実施の形態１と同様であり、セルアレイが配置された第１チップと、配線層が形成された第２チップとを積層して形成される合成チップにより構成されるものであるが、第１チップの分割場所が前述した実施の形態１と相違する。

本実施の形態２の容量検出型超音波トランスデューサについて図２３〜図２５を用いて説明する。図２３（ａ）、（ｂ）および（ｃ）は超音波トランスデューサの全体を示す平面図、図２４は図２３（ａ）のＢ−Ｂ′線に沿った要部断面図、図２５（ａ）および（ｂ）は容量検出型超音波トランスデューサの一部（接合部分）を拡大して示す要部平面図である。

前述した実施の形態１では、第１チップ１の分割場所ＪはブロックＢ（４本のセル列で構成される上部電極４）が互いに隣接するスペース部である。これに対して、本実施の形態２では、分割場所および接続場所ＪはブロックＢ（４本のセル列で構成される上部電極４）の中央部となっている。接続場所Ｊにおいて上部電極４の取り出しをセル２列ずつとし、それぞれの取り出し部５０に貫通電極６を配置し、これを第２チップ２の配線層７にバンプ８を介して接続することによって、Ｘ方向に延在するブロックＢの上部電極４のＣＭＵＴセルＣ全てに同電位が同時に印加されるようになっている。それ以外の構造及び形成プロセスは前述した実施の１の形態と同様である。

このように、本実施の形態２においても、従来の相対的に面積が大きい１つの半導体チップにより構成された容量検出型超音波トランスデューサに比べて製造歩留りが向上し、前述した実施の形態１と同様の効果が得られる。また、前述した実施の形態１では、分割場所ＪがブロックＢとブロックＢとの間に位置しているので、分割場所Ｊを挟んだブロックＢ間の互いの電位が変動して、例えば超音波診断装置の画像のつなぎが悪くなる可能性があるが、本実施の形態２では、このような問題を回避することができる。

（実施の形態３）
本実施の形態３による半導体装置（ＭＥＭＳ技術を用いて製造された容量検出型超音波トランスデューサ）は、前述した実施の形態１と同様であり、セルアレイが配置された第１チップと、配線層が形成された第２チップとを積層して形成される合成チップにより構成されるものであるが、第１チップの隣接するブロック間にＸ方向に沿って切り代と同程度の幅の補正領域が配置されている点が前述した実施の形態１と相違する。

本実施の形態３による容量検出型超音波トランスデューサの第１例について図２６（ａ）および（ｂ）に示す容量検出型超音波トランスデューサの一部（接合部分）を拡大して示す要部平面図を用いて説明する。

第１チップ１の切断においては、必ず切り代が必要となるが、この切り代はブロックＢのＹ方向のピッチｄに比べて十分小さくする必要がある。しかしながら、特に高周波向けの容量検出型超音波トランスデューサにおいては、高い周波数の音波を送信するために、そのセルサイズを低周波向けの容量検出型超音波トランスデューサに比べて小さくする必要がある。これにより半導体チップの面積が減少し、製造歩留りは向上する傾向にあるが、ブロックＢのＹ方向に沿ったピッチｄに対して、切り代が無視できなくなる可能性がある。切り代が大きくなり、この部分のブロックＢのＹ方向に沿ったピッチｄが変化すると、グレーティングローブが発生して、これが虚像を形成してしまう。

本実施の形態３の第１例では、図２６（ａ）に示すように、Ｙ方向に沿って配置されたブロックＢ間に、Ｘ方向に沿って切り代と同程度の補正領域Ｒを配置する。これにより、グレーティングローブの発生を抑制できて、虚像の形成を防ぐことができる。なお、それ以外の構造及び形成プロセスは前述した実施の１の形態と同様である。

本実施の形態３による超音波トランスデューサの第２例について図２７（ａ）および（ｂ）に示す容量検出型超音波トランスデューサの一部（接合部分）を拡大して示す要部平面図を用いて説明する。

本実施の形態３の第２例では、図２７（ａ）に示すように、第１チップ１のダイシングをジグザク状ではなく直線状としている。この場合、従来のブレードを用いダイシングを適用することが可能である。

なお、補正領域Ｒの配置により、補正領域Ｒを配置しなかった場合に比べて、同一チップ面積におけるセル数が減少し、送信音圧が低下すると推定される。送信音圧が不十分な場合には、超音波プローブ内またはコネクタ部、あるいは診断装置システム内にアンプを配置して受波を増幅し、受信感度を増大するなどの対策をとることができる。

このように、本実施の形態３においても、従来の相対的に面積が大きい１つの半導体チップにより構成された容量検出型超音波トランスデューサに比べて製造歩留りが向上し、前述した実施の形態１と同様の効果が得られる。また、グレーティングローブの発生を抑制して、虚像の形成を防ぐことができるので、例えば超音波診断装置において良好な画像を得ることができる。

（実施の形態４）
本実施の形態４による半導体装置（ＭＥＭＳ技術を用いて製造された超音波トランスデューサ）は、前述した実施の形態１と同様であり、セルアレイが配置された第１チップと、配線層が形成された第２チップとを積層して形成される合成チップにより構成されるものであるが、第１チップのＹ方向に沿って配置されたブロックＢの数が前述した実施の形態１と相違する。

本実施の形態４による容量検出型超音波トランスデューサについて図２８（ａ）および（ｂ）に示す容量検出型超音波トランスデューサの一部（接合部分）を拡大して示す要部平面図を用いて説明する。

前述した実施の形態１では、１つの第１チップ１に、複数のブロックＢがＹ方向に沿って配置されていたが、本実施の形態４では、第１チップ１のＹ方向に沿って配置されるブロックＢは１つである。この場合、下部電極５はブロック毎に分割されるため、ブロック毎に貫通電極６を形成することにより、各々のブロック間の下部電極５を接続する。また、貫通電極６と第２チップ２の配線層７とが電気的に接続するよう、ブロック毎にバンプ８を形成する。それ以外の構造及び形成プロセスは前述した実施の形態１と同様である。

このように、本実施の形態４においても、従来の相対的に面積が大きい１つの半導体チップにより構成された容量検出型超音波トランスデューサに比べて製造歩留りが向上し、前述した実施の形態１と同様の効果が得られる。

なお、前記実施の形態１〜４において示したＣＭＵＴセルを構成する材料は、その組み合わせの一つを示したものである。また、前記実施の形態１〜４において示したＣＭＵＴセルの形状は六角形であるが、形状はこれに限られたものではなく、例えば円形でも四角形でもよい。

また、第１チップ１(セルアレイ)の分割方法または接続方法としては、前記実施の形態１〜４で示した、セルアレイを上部電極４に沿った方向に切断し、第２チップ２を介して下部電極５を接続する方法に代えて、セルアレイを下部電極５に沿った方向に切断し、第２チップ２を介して上部電極４を接続する方法でもよい。また、両者の組合せであってもよい。

また、本実施の形態１〜３においては、合成チップ３を医療用の超音波診断装置のプローブに適用した場合を例示している。このため、ＣＭＵＴセルは超音波の送信および受信の両方の機能を有している。しかしながら本願発明はこれに限定されるものではなく、ＣＭＵＴセルは送信あるいは受信の一方の機能のみを有していても構わない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体装置は、超音波探触子を用いる各種医療診断機器、機械内部の欠陥検査装置、超音波による各種イメージング機器システム（妨害物の検知等）、位置検知システム、温度分布計測システム等に利用することができる。

１ 第１チップ
２ 第２チップ
３ 合成チップ
４ 上部電極
４ａ 導体膜
５ 下部電極
５ａ 導体膜
６ 貫通電極
７ 配線層
８ バンプ
１１ 半導体基板
１１Ｓａ 第１主面（上面、表面）
１１Ｓｂ 第２主面（下面、裏面）
１２ 第１絶縁膜
１３ 孔
１４ 酸化シリコン膜
１５ 導体膜
１６ 第２絶縁膜
１７ 犠牲膜パターン
１７ａ 犠牲膜
１８ 第３絶縁膜
２０ 第４絶縁膜
２１ 孔（開口部）
２２ 空洞部
２３ 第５絶縁膜
３１ 半導体基板
３１Ｓａ 第１主面（上面、表面）
３１Ｓｂ 第２主面（下面、裏面）
３２ 第６絶縁膜
３３ 導体膜
３４ 第７絶縁膜
３５ 第８絶縁膜
３６ 開口部
３７ 封止樹脂
４１ プローブ
４２ プローブケース
４３ 音響レンズ
４４ ケーブル
５０ 取り出し部
１０１ 半導体基板
１０２ 第１絶縁膜
１０３ 下部電極
１０４ 第２絶縁膜
１０５ 空洞部
１０６ 第３絶縁膜
１０７ 上部電極
１０８ 第４絶縁膜
１０９ 第５絶縁膜
１１０ 半導体チップ
Ｂ ブロック
Ｃ ＣＭＵＴセル
ＣＰ１,ＣＰ２，ＣＰ３，ＣＰ４ 分割チップ
ｄ ピッチ
Ｊ 接続部（分割部）
Ｍ メンブレン
Ｐ１，Ｐ２ パッド
Ｒ 補正領域
ＳＷ 半導体ウエハ

Claims (19)

1. 以下の工程を含むことを特徴とする半導体装置の製造方法；
   （ａ）第１半導体ウエハを用意する工程、
   （ｂ）前記第１半導体ウエハの表面に、第１方向および前記第１方向と直交する第２方向に沿って所定数のブロックがそれぞれ配置され、
   前記ブロックに、前記第１方向および前記第２方向に沿って上部電極と下部電極とを有する所定数のセルがそれぞれ配置され、
   前記第１方向に沿って配置された前記ブロックの複数のセルの前記上部電極が電気的に接続され、
   前記第２方向に沿って配置された前記ブロックの複数のセルの前記下部電極が電気的に接続され、
   前記第１半導体ウエハの裏面に、前記下部電極と電気的に接続する貫通電極が露出した相対的に面積が小さい複数の第１チップを形成する工程、
   （ｃ）複数の前記第１チップの良品または不良品の判定を行う工程、
   （ｄ）前記第１半導体ウエハをダイシングして、前記第１半導体ウエハを複数の前記第１チップに個片化する工程、
   （ｅ）第２半導体ウエハを用意する工程、
   （ｆ）前記第２半導体ウエハの表面に、配線層が形成された相対的に面積が大きい複数の第２チップを形成する工程、
   （ｇ）複数の前記第２チップの良品または不良品の判定を行う工程、
   （ｈ）前記第２半導体ウエハをダイシングして、前記第２半導体ウエハを複数の前記第２チップに個片化する工程、
   （ｉ）隣接する前記第１チップのそれぞれの前記裏面に露出する前記貫通電極を、前記第２チップの前記表面に形成された前記配線層を介して電気的に接続して、良品と判定された前記第２チップの前記表面に良品と判定された複数の前記第１チップを積層する工程。
2. 請求項１記載の半導体装置の製造方法において、前記（ｉ）工程では、複数の前記第１チップは、前記第２方向に沿って隣接して平面的に配置されることを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、前記（ｉ）工程では、前記第２方向に沿って配置された複数の前記第１チップの前記下部電極が、前記第２方向に沿って電気的に接続されることを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、
   前記セルは、半導体基板と、
   前記半導体基板上に第１絶縁膜を介して形成された前記下部電極と、
   前記下部電極を覆うように形成された第２絶縁膜と、
   前記第２絶縁膜上に、上面から見て、前記下部電極と重なるように形成された空洞部と、
   前記空洞部を覆うように形成された第３絶縁膜と、
   前記第３絶縁膜上に、上面から見て、前記空洞部と重なるように形成された前記上部電極と、
   を有することを特徴とする半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、前記セルは、超音波の送信または受信の少なくとも一方を行う超音波トランスデューサのアレイを構成することを特徴とする半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法において、前記第１チップの前記裏面に露出する前記貫通電極と、前記第２チップの前記表面に形成された前記配線層とはバンプを介して電気的に接続されることを特徴とする半導体装置の製造方法。
7. 請求項１記載の半導体装置の製造方法において、前記（ｄ）工程では、隣接する前記ブロックの間で分離されることを特徴とする半導体装置の製造方法。
8. 請求項１記載の半導体装置の製造方法において、前記（ｄ）工程において、前記ブロック内の前記第１方向に沿って配置された前記セル列の間で分離されることを特徴とする半導体装置の製造方法。
9. 請求項１記載の半導体装置の製造方法において、隣接する前記第１チップの間の幅は、隣接する前記ブロックのピッチの１０％以下であることを特徴とする半導体装置の製造方法。
10. 請求項１記載の半導体装置の製造方法において、前記第２方向に沿って隣接する前記ブロックの間に、隣接する前記第１チップの間の幅と同等の幅を有する補正領域を有することを特徴とする半導体装置の製造方法。
11. 請求項１記載の半導体装置の製造方法において、前記貫通電極は、前記第１チップの前記第２方向の端部に位置する前記ブロックの前記下部電極に接続していることを特徴とする半導体装置の製造方法。
12. 請求項１記載の半導体装置の製造方法において、前記貫通電極は、前記第１チップの前記第１方向の端部に位置する前記ブロックの前記下部電極に接続していることを特徴とする半導体装置の製造方法。
13. 請求項１記載の半導体装置の製造方法において、前記（ｄ）工程では、前記第２方向に沿って配置する複数の前記第１チップを１つの固まりとして、前記第１半導体ウエハから分離することを特徴とする半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法において、１つの固まりとして分離した複数の前記第１チップを、前記第２チップの前記表面に積層することを特徴とする半導体装置の製造方法。
15. 請求項１記載の半導体装置の製造方法において、前記（ｄ）工程では、レーザー光を用いて前記第１半導体ウエハをダイシングすることを特徴とする半導体装置の製造方法。
16. 請求項１記載の半導体装置の製造方法において、前記セルの前記上部電極の形状は六角形であることを特徴とする半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法において、前記（ｄ）工程では、前記上部電極の前記六角形の形状に沿って分割されることを特徴とする半導体装置の製造方法。
18. 請求項１記載の半導体装置の製造方法において、前記ブロック内には、前記第１方向に８個、前記第２方向に４個の前記セルが配置されていることを特徴とする半導体装置の製造方法。
19. 請求項１８記載の半導体装置の製造方法において、前記第１チップ内には、前記第１方向に１６個、前記第２方向に４８個の前記ブロックが配置されていることを特徴とする半導体装置の製造方法。

Images