CN106024756B - 一种3d集成电路结构及其制造方法 - Google Patents

一种3d集成电路结构及其制造方法 Download PDF

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Abstract

本发明公开了一种3D集成电路结构及其制造方法，3D集成电路结构包括自下而上堆叠并键合的第一‑第三硅片衬底，第一‑第三硅片衬底分别设有在垂直方向对应的第一‑第三半导体器件，第一硅片衬底的上表面设有露出于第二硅片衬底边缘之外的第一、第二对准标记，第三硅片衬底的下表面设有露出于第二硅片衬底边缘之外并与第二对准标记对应的第三对准标记，可利用现有的工艺设备实现半导体器件之间良好的物理连接和电气连接，提高套刻精度，且无需增加设备投资，从而可实现很好的技术和经济效益。

Description

一种3D集成电路结构及其制造方法
技术领域
本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种3D集成电路结构及其制造方法。
背景技术
3D集成电路(3D IC)包括半导体器件，其具有2层或者是更多层集成的有源电子元件(如垂直堆叠和连接)以形成集成电路。目前，各种形式的3D IC技术已得到普遍应用和发展，包括管芯-管芯堆叠，管芯-晶片堆叠和晶片-晶片堆叠等多种形式。
在3D IC中，电子元件设置于2个或者是多个衬底上，并进行封装以形成单个的集成电路。在切成单个管芯之后或者处于晶片的形式的时候，电子元件被排列和连接在一起。电子元件之间进行垂直连接，如通过采用穿透的硅通孔技术。然后堆叠的管芯可以被封装，这样输入输出端口可以给3D IC提供连接。
3D IC技术期望可以在更小的面积内以增长的速度允许提供更多的功能。然而，3DIC技术也面临挑战。每个电子元件或者是器件本身复杂的设计特性，堆叠管芯的相互作用引起了更大的设计难题，这些难题还没有被解决。同时，堆叠的管芯之间的物理连接和电气连接都必须精确并且稳定。
针对上述问题，通常的解决办法就是购买专用的设备或者是进行机台改造，从而实现对准精确。但是，半导体设备的投资大而且周期较长，对于半导体的制造和研发都存在不利的影响。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种3D集成电路结构及其制造方法，可利用现有的工艺设备实现半导体器件之间良好的物理连接和电气连接，提高套刻精度。
为实现上述目的，本发明的技术方案如下：
一种3D集成电路结构，包括自下而上堆叠并键合的第一-第三硅片衬底，所述第一-第三硅片衬底分别设有在垂直方向对应的第一-第三半导体器件，所述第一硅片衬底的上表面设有露出于第二硅片衬底边缘之外的第一、第二对准标记，所述第三硅片衬底的下表面设有露出于第二硅片衬底边缘之外并与第二对准标记对应的第三对准标记；其中，所述第一、第二半导体器件之间形成物理连接或电气连接，所述第二、第三半导体器件之间形成电气连接。
优选地，所述第一硅片衬底的上表面具有氧化层，所述第一半导体器件位于所述第一硅片衬底的上表面，所述第二半导体器件位于所述第二硅片衬底的上表面，所述第三半导体器件位于所述第三硅片衬底的下表面。
优选地，所述第二硅片衬底的尺寸小于第一、第三硅片衬底，以使第一-第三对准标记露出。
优选地，所述第一对准标记作为第二、第一硅片衬底之间的光刻工艺对准标记，所述第二、第三对准标记作为第二、第三硅片衬底之间的键合工艺对准标记。
优选地，所述第一-第三半导体器件面积之间的关系为：第一半导体器件面积≥第二半导体器件面积≥第三半导体器件面积。
一种上述的3D集成电路结构的制造方法，包括：
步骤一：在第一硅片衬底上表面形成第一半导体器件，并在第一硅片衬底上表面边缘位置形成第一、第二对准标记；
步骤二：在第一硅片衬底上表面生长一氧化层；
步骤三：将第二硅片衬底与第一硅片衬底进行键合，并进行减薄；
步骤四：对第二硅片衬底的边缘尺寸进行减小，露出第一、第二对准标记；
步骤五：在第二硅片衬底上表面对应第一半导体器件位置形成第二半导体器件；
步骤六：在第三硅片衬底上表面对应第二半导体器件位置形成第三半导体器件，并在第三硅片衬底上表面边缘位置形成与第二对准标记对应的第三对准标记；
步骤七：将第三硅片衬底翻转，并使第二、第三对准标记对齐，将第三硅片衬底与第二硅片衬底进行键合，形成最终的3D集成电路和芯片。
优选地，步骤三中，采用硅硅键合方式对第二、第一硅片衬底进行键合，并使第一、第二半导体器件之间形成物理连接或电气连接。
优选地，步骤七中，采用金属键合方式对第三、第二硅片衬底进行键合，并使第三、第二半导体器件之间形成电气连接。
优选地，步骤四中，对第二硅片衬底的边缘尺寸进行减小的方法包括：在第二硅片衬底上涂布一层正性光刻胶，然后采用硅片周边曝光的方式，对第二硅片衬底周边区域的正性光刻胶进行曝光、显影、烘烤，随后采用干法刻蚀的方式，将第二硅片衬底的边缘部分刻蚀去除，刻蚀停止层是第一硅片衬底上表面的氧化层。
优选地，所述第三、第二半导体器件表面形成有不同的键合金属。
从上述技术方案可以看出，本发明通过在将多层硅片衬底进行键合时，合理减小中间硅片衬底的尺寸，并在露出的上、下层硅片衬底表面的对应位置设置对准标记，可以利用现有的工艺设备实现半导体器件之间良好的物理连接和电气连接，提高套刻精度，且无需增加设备投资，从而可实现很好的技术和经济效益。
附图说明
图1是本发明一较佳实施例的一种3D集成电路结构示意图；
图2是本发明一较佳实施例的一种3D集成电路结构中对准标记位置示意图；
图3-图10是本发明一较佳实施例的一种3D集成电路结构的制造方法工艺步骤示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图1，图1是本发明一较佳实施例的一种3D集成电路结构示意图。如图1所示，本发明的一种3D集成电路结构，包括自下而上堆叠并键合的第一-第三硅片衬底100、200、300。所述第一-第三硅片衬底分别设有第一-第三半导体器件101、201、301，并且，第一-第三半导体器件在垂直方向上保持位置对应。第一-第三半导体器件面积之间的关系可以按照：第一半导体器件面积≥第二半导体器件面积≥第三半导体器件面积来设置。
请参阅图1。在第一硅片衬底100的上表面靠近边缘位置设有第一、第二对准标记102、103，其数量可以是若干个。为了使第一-第二对准标记能够露出于第二硅片衬底200之外，以便发挥其对准作用，因此，将第二硅片衬底的尺寸设计为小于第一、第三硅片衬底的尺寸。这样，第一-第二对准标记就可以露出于第二硅片衬底边缘之外。同时，在第三硅片衬底300的下表面也设有露出于第二硅片衬底边缘之外、并与第二对准标记103对应的第三对准标记302。其中，所述第一对准标记102作为第二、第一硅片衬底200、100之间的光刻工艺对准标记，所述第二、第三对准标记103、302作为第二、第三硅片衬底200、300之间的键合工艺对准标记。
请参阅图2，图2是本发明一较佳实施例的一种3D集成电路结构中对准标记位置示意图。如图2所示，其例举的硅片衬底100、200为圆形，光刻工艺对准标记(即第一对准标记)102的位置可按照有一定的规律进行排布：即在图示的水平方向上呈左右对称分布，而在其它方向上则可呈非对称或无序分布。第二对准标记103为第三硅片衬底和第二硅片衬底在键合工艺中用到的对准标记，其典型放置方法是在图示的水平方向上呈左右对称分布，并位于光刻工艺对准标记102一侧。设于第三硅片衬底下表面的第三对准标记302位置和第一硅片衬底上表面的第二对准标记103垂直位置相同，但图形是反向的关系。例如，可将第二对准标记103设计为凸点形式，将第三对准标记302设计为凹点形式，以便于键合时确认对准位置。
请继续参阅图1。在第一硅片衬底与第二硅片衬底之间还设有氧化层104，例如，氧化层104可以生长在所述第一硅片衬底100的上表面。氧化层例如可以是二氧化硅层。所述第一半导体器件101可位于所述第一硅片衬底100的上表面，所述第二半导体器件201可位于所述第二硅片衬底200的上表面，所述第三半导体器件301可位于所述第三硅片衬底300的下表面。这样，在第一-第三硅片衬底键合后，在所述第一、第二半导体器件之间即可形成物理连接或电气连接，在所述第二、第三半导体器件之间可形成电气连接。例如，当第一半导体器件为MOSFET晶体管时，第一、第二半导体器件之间可形成电气连接；而当第一半导体器件为MEMS器件时，第一、第二半导体器件之间可形成物理连接。所述第三、第二半导体器件表面可形成有不同的键合金属，例如，在第二半导体器件表面可具有锗(Ge)等材质，在第三导体器件表面可具有铝(Al)等材质，当第三硅片衬底与第二硅片衬底键合时，即可形成Al-Ge共晶键合，使所述第二、第三半导体器件之间形成电气连接。
下面通过具体实施方式，对本发明一种上述的3D集成电路结构的制造方法进行详细说明。
请参阅图3-图10，图3-图10是本发明一较佳实施例的一种3D集成电路结构的制造方法工艺步骤示意图。如图3-图10所示，本发明的一种3D集成电路结构的制造方法，包括以下步骤：
步骤一：在第一硅片衬底上表面形成第一半导体器件，并在第一硅片衬底上表面边缘位置形成第一、第二对准标记。
请参阅图3。其为提供了一个已经完成了部分工艺的第一硅片衬底(半导体晶片)100，其制造工艺包含形成第一半导体器件101及相应的全部工艺及互联工艺。第一硅片衬底100上还制作有半导体光刻工艺的对准标记102(即第一对准标记)，以及半导体键合工艺的对准标记103(即第二对准标记)。其中，第一半导体器件可以为MOSFET晶体管，也可以是MEMS器件等，对准标记102和103的位置和分布可参考图2所示，其在水平方向呈对称分布，在垂直方向呈无序分布。第一硅片衬底100的厚度的特征尺寸可以是200-900μm。对准标记102、103的位置可分布在第一硅片衬底100边缘的1-5mm位置。上述第一硅片衬底半导体晶片的形成可参考普通半导体制造技术，这里不加详述。
步骤二：在第一硅片衬底上表面生长一氧化层。
请参阅图4。在第一硅片衬底100的上表面形成一层二氧化硅氧化层104。形成的步骤可如下：在第一硅片衬底100的上表面上生长或者淀积一层二氧化硅，可以通过热氧生长法，也可以是化学汽相淀积法来完成。二氧化硅层的厚度可以从500埃到20000埃，典型值为5000埃。
步骤三：将第二硅片衬底与第一硅片衬底进行键合，并进行减薄。
请参阅图5。在第一硅片衬底100的上表面键合一个第二硅片衬底200。所用的键合工艺是硅硅键合工艺，形成的步骤可如下：清洗第一硅片衬底100和第二硅片衬底200，然后从室温开始逐渐加热。随着温度的升高，水向二氧化硅的扩散变得显著，而且随温度的升高扩散量呈指数增大。键合界面的空洞和间隙处的水分子可在高温下扩散进入四周二氧化硅中，从而产生局部真空，这样硅片会产生局部真空，进而会发生塑性形变使空洞消除。同时，在800摄氏度左右的温度下，二氧化硅的粘度降低，会发生粘滞流动，从而消除微间隙。在超过1000摄氏度时，临近的原子间相互作用产生共价键，使键合得以完成。典型的加热温度为1200度。
请参阅图6。接下来，对第一、第二硅片衬底100、200进行减薄处理。第二硅片衬底200的厚度的特征尺寸可以是200-900μm。最好将第一硅片衬底100和第二硅片衬底200减薄至725±10μm的典型厚度。形成的步骤如下：先采用化学机械研磨的办法将第一硅片衬底100的背面(下表面)减薄200μm的厚度，然后测量第一硅片衬底100和第二硅片衬底200的总厚度数据A，接着用化学机械研磨的办法从上表面继续减薄第二硅片衬底200的厚度，减薄的厚度B＝1500μm－A。最佳地，最后减薄到使第一硅片衬底100加上第二硅片衬底200的厚度等于725±10μm的典型工业生产标准厚度。减薄之后进行清洗。
步骤四：对第二硅片衬底的边缘尺寸进行减小，露出第一、第二对准标记。
请参阅图7。从第二硅片衬底200上表面方向将其边缘周围1-5mm位置的部分去除，使第一硅片衬底100上表面的对准标记102和对准标记103露出。同时，第一硅片衬底100上的图形应不受影响，第一半导体器件101、对准标记102和对准标记103可被二氧化硅层104保护。形成的步骤可如下：在第二硅片衬底200上涂一层1-20μm厚度的正性光刻胶，然后用硅片周边曝光的方法将第二硅片衬底周边1-5mm区域曝光，显影，烘烤，随后用干法刻蚀的方法将第二硅片衬底边缘部分刻蚀掉，刻蚀停止层是第一硅片衬底100的氧化层104。第二硅片衬底周边去除的宽度典型值是5mm。最后将光刻胶去除并清洗硅片。
步骤五：在第二硅片衬底上表面对应第一半导体器件位置形成第二半导体器件。
请参阅图8。其显示已经完成部分工艺的第二硅片衬底200和包含完成全部工艺的第一硅片衬底100半导体晶片。第二硅片衬底边缘约5mm处的晶片已经被去除。形成步骤可如下：对准第一硅片衬底100上表面的对准标记102，利用现有集成电路制造工艺在第二硅片衬底200的上表面形成第二半导体器件201。上述半导体晶片的形成可参考普通半导体制造技术，这里不加详述。
第一、第二硅片衬底键合后，第一、第二半导体器件之间可形成物理连接或电气连接。例如，当第一半导体器件为MOSFET晶体管时，第一、第二半导体器件之间可形成电气连接；而当第一半导体器件为MEMS器件时，第一、第二半导体器件之间可形成物理连接。
步骤六：在第三硅片衬底上表面对应第二半导体器件位置形成第三半导体器件，并在第三硅片衬底上表面边缘位置形成与第二对准标记对应的第三对准标记。
请参阅图9。其提供了一个已经完成了部分工艺的第三硅片衬底半导体晶片300。第三硅片衬底包含第三半导体器件301及相应的后道互联工艺。第三对准标记302位置和第一硅片衬底100的第二对准标记103位置相同，其图形是反向的关系。其形成步骤可参考普通半导体制造技术，这里不加详述。
步骤七：将第三硅片衬底翻转，并使第二、第三对准标记对齐，将第三硅片衬底与第二硅片衬底进行键合，形成最终的3D集成电路和芯片。
请参阅图10。其提供了一个已经完成了全部工艺的3D集成电路晶片和芯片结构。所述的3D集成电路晶片包含第一硅片衬底晶片100，第一半导体器件半导体芯片101，第一硅片衬底晶片100上表面和第二硅片衬底晶片200的下表面硅硅键合，第三硅片衬底晶片300的上表面经翻转后和第二硅片衬底晶片200的上表面金属键合，使第三、第二半导体器件之间形成电气连接。所述第三、第二半导体器件表面形成有不同的键合金属。例如，在第二半导体器件表面可具有锗(Ge)等材质，在第三导体器件表面可具有铝(Al)等材质，当第三硅片衬底与第二硅片衬底键合时，即可形成例如Al-Ge共晶键合，使所述第二、第三半导体器件之间形成电气连接。其典型的键合温度是420摄氏度。
上述第一-第三半导体器件101、201、301水平面积之间的关系可以按照：第一半导体器件面积≥第二半导体器件面积≥第三半导体器件面积来制作。
本发明上述方法可使用现有集成电路生产线、即专用于生产大规模集成电路的标准生产线执行，其类型包括但不限于现有的集成电路生产线(包括4英寸，6英寸，8英寸，12英寸等)。
上述形成的3D IC是指3维的物理结构，3维堆叠的集成电路，其类型包括3D集成电路，微机械电子系统，单芯片系统等。
综上所述，本发明通过在将多层硅片衬底进行键合时，合理减小中间硅片衬底的尺寸，并在露出的上、下层硅片衬底表面的对应位置设置对准标记，可以利用现有的工艺设备实现半导体器件之间良好的物理连接和电气连接，提高套刻精度，且无需增加设备投资，从而可实现很好的技术和经济效益。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (10)

1.一种3D集成电路结构，其特征在于，包括自下而上堆叠并键合的第一-第三硅片衬底，所述第一-第三硅片衬底分别设有在垂直方向对应的第一-第三半导体器件，所述第一硅片衬底的上表面设有露出于第二硅片衬底边缘之外的第一、第二对准标记，所述第三硅片衬底的下表面设有露出于第二硅片衬底边缘之外并与第二对准标记对应的第三对准标记；其中，所述第一、第二半导体器件之间形成物理连接或电气连接，所述第二、第三半导体器件之间形成电气连接，所述第二、第三对准标记作为第二、第三硅片衬底之间的键合工艺对准标记。
2.根据权利要求1所述的3D集成电路结构，其特征在于，所述第一硅片衬底的上表面具有氧化层，所述第一半导体器件位于所述第一硅片衬底的上表面，所述第二半导体器件位于所述第二硅片衬底的上表面，所述第三半导体器件位于所述第三硅片衬底的下表面。
3.根据权利要求1所述的3D集成电路结构，其特征在于，所述第二硅片衬底的尺寸小于第一、第三硅片衬底，以使第一-第三对准标记露出。
4.根据权利要求1或3所述的3D集成电路结构，其特征在于，所述第一对准标记作为第二、第一硅片衬底之间的光刻工艺对准标记。
5.根据权利要求1所述的3D集成电路结构，其特征在于，所述第一-第三半导体器件面积之间的关系为：第一半导体器件面积≥第二半导体器件面积≥第三半导体器件面积。
6.一种如权利要求1所述的3D集成电路结构的制造方法，其特征在于，包括：
步骤一：在第一硅片衬底上表面形成第一半导体器件，并在第一硅片衬底上表面边缘位置形成第一、第二对准标记；
步骤二：在第一硅片衬底上表面生长一氧化层；
步骤三：将第二硅片衬底与第一硅片衬底进行键合，并进行减薄；
步骤四：对第二硅片衬底的边缘尺寸进行减小，露出第一、第二对准标记；
步骤五：在第二硅片衬底上表面对应第一半导体器件位置形成第二半导体器件；
步骤六：在第三硅片衬底上表面对应第二半导体器件位置形成第三半导体器件，并在第三硅片衬底上表面边缘位置形成与第二对准标记对应的第三对准标记；
步骤七：将第三硅片衬底翻转，并使第二、第三对准标记对齐，将第三硅片衬底与第二硅片衬底进行键合，形成最终的3D集成电路和芯片。
7.根据权利要求6所述的3D集成电路结构的制造方法，其特征在于，步骤三中，采用硅硅键合方式对第二、第一硅片衬底进行键合，并使第一、第二半导体器件之间形成物理连接或电气连接。
8.根据权利要求6所述的3D集成电路结构的制造方法，其特征在于，步骤七中，采用金属键合方式对第三、第二硅片衬底进行键合，并使第三、第二半导体器件之间形成电气连接。
9.根据权利要求6所述的3D集成电路结构的制造方法，其特征在于，步骤四中，对第二硅片衬底的边缘尺寸进行减小的方法包括：在第二硅片衬底上涂布一层正性光刻胶，然后采用硅片周边曝光的方式，对第二硅片衬底周边区域的正性光刻胶进行曝光、显影、烘烤，随后采用干法刻蚀的方式，将第二硅片衬底的边缘部分刻蚀去除，刻蚀停止层是第一硅片衬底上表面的氧化层。
10.根据权利要求8所述的3D集成电路结构的制造方法，其特征在于，所述第三、第二半导体器件表面形成有不同的键合金属。
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