JP5285777B2 - ３次元集積回路の製造方法及びプログラム - Google Patents

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Description

関連する他の出願
本出願は、本出願と同日に出願されそして本出願人（インターナショナル・ビジネス・マシーンズ・コーポレーション）の出願であって、発明の名称が「インターフェース・ウエハを永久的キャリアとして使用する３次元集積回路デバイスの製造方法」である米国特許出願番号１２／１９４，１９８号並びに発明の名称が高コストの能動回路層の前に積層される低コストの能動回路層を有する３次元集積回路デバイスである米国特許出願番号１２／１９４，２１１号に関連する。これらの関連出願を参照のために本明細書に統合する。
本発明は、一般的に集積回路の分野に関し、更に具体的にいうならば、３次元（３Ｄ）集積回路デバイスの製造に関する。
３次元（３Ｄ）集積回路デバイスは、産業において非常に活動的な発展を続けている。３Ｄ集積回路デバイスの製造において生じた１つの問題は、汎用の基板を薄くする技術が、適切な縦横比を有する高密度のスルー・シリコン・ビアを実現するに十分な薄さである制御された厚さの最終基板を生成することができなかったことである。この問題を解決するための１つの周知技術は、エッチング停止層として埋め込み酸化物層（ＢＯＸ）を利用する。しかしながら、この技術は、シリコン・オン・インシュレータ（ＳＯＩ）ウエハのみに対して有効である。更に、ＳＯＩウエハにおいても、この技術は、例えば埋め込み型ＤＲＡＭ（ｅ−ＤＲＡＭ）トレンチのような埋め込み酸化物の下にまで延びる構造を有するＳＯＩ回路に対して有効ではない。
この問題を解決するための他の周知の技術は、ダブル埋め込み酸化物層（ダブル−ＢＯＸ）構造を利用する。しかしながら、この技術は、製造コストを著しく増大する。更に、単一の酸化物層構造を用いる解決法と同様に、ダブル−ＢＯＸ技術は、基板を他のウエハから保護することを必要とする。このような保護が必要な理由は、ＳＯＩウエハはエッチング停止層として働くけれども、これは、異なる基板相互間の選択性を与えないからである。
この問題を解決するための更に他の技術は、エッチング停止層を使用せずに、盲目的に薄くすることを行う。しかしながら、この技術は、ウエハを迅速に薄くすることができず、そして一様性の問題を生じる。更に高密度の３Ｄビアを必要とする集積回路に対して、この技術は、銅により充填され得ない高い縦横比のビアを使用させる。これの代わりに、タングステンがビアに使用されなければならないが、タングステンは銅よりも３倍抵抗が高い。
３Ｄ集積回路デバイスの製造において生じた他の問題は、多層積層体（スタック）を形成するように３つ以上の層を積み重ねると、歩留まりが減少することである。この問題を解決しようとする１つの技術は、複数の層を接着により一時的なハンドル・ウエハに積層することである。しかしながら、このような一時的なハンドル・ウエハ（例えば、ガラス・ウエハ）を使用すると、層相互間の重ね合わせの位置合わせを阻害する重ね合わせの歪みを生じる。即ち、この技術は、後続のリソグラフィック・ステップにおける高精度の光学的位置合わせを不可能にする。高精度の光学的位置合わせができないと、ビア密度が低下し、そして高い浮遊キャパシタンスを伴う大型のパッドが使用されなければならない。更に、このような一時的なハンドル・ウエハを得るように接着することは、ウエハが積層される過程で融通性を与えない。過程で柔軟性を与える。
この問題を解決するための他の技術は、単純にウエハを直接フェイス・ツー・フェイス接合することである。しかしながら、このような直接フェイス・ツー・フェイス接合は、底部のウエハ（通常、ロジック・ウエハ）が積層プロセスに亘ってハンドル・ウエハとして使用されなければならないので問題である。この方法は、２層積層体の製造においては受け入れられるが、多層（即ち、３層以上）積層体の場合には、ロジック・ウエハが多くのボンディング・ステップ及び薄くするステップを通されることを意味する。このことは、積層体中で最も高価なウエハであるロジック・ウエハを含む集積回路全体が大きな故障を生じそして使用不能になる可能性を増大する。
本発明の１つの実施例は、３Ｄ集積回路構造を製造する方法を提供する。この方法に従うと、第１の能動回路層ウエハが準備される。第１の能動回路層ウエハは、Ｐ−層により覆われているＰ＋部分を有し、そしてＰ−層は能動回路を含む。第１の能動回路層ウエハは、第１の配線層を含むインターフェース・ウエハにフェイス・ダウン・ボンディングされ、次いで、第１の能動回路層ウエハのＰ＋部分が、この第１の能動回路層ウエハのＰ−層から選択的に除去される。次に、配線層が、Ｐ−層の背面に形成される。
本発明の他の実施例は、インターフェース・ウエハ、能動回路を含むＰ−層を有する第１の能動回路層ウエハ、Ｐ−層の背面の第２の配線層並びに、Ｐ−層により覆われたＰ＋部分を有する第２の能動回路層ウエハを備える３次元集積回路構造を提供する。インターフェース・ウエハは、第１の配線層を含み、そして第１の能動回路層ウエハは、インターフェース・ウエハにフェイス・ダウン・ボンディングされる。第２の能動回路層ウエハのＰ−層は、能動回路を含み、そして第２の能動回路層ウエハは、第２の配線層にフェイス・ダウン・ボンディングされる。
本発明の他の目的、特徴及び利点は、以下の詳細な説明により明らかになるであろう。本発明の良好な実施例を説明する詳細な説明及び特定な例は説明のためのものであり、本発明の精神から逸脱することなく種々な変形及び修正が可能である。
本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従うロジック層−能動回路層−インターフェース層の積層構造を有する３Ｄ集積回路構造を示す図である。 本発明の１つの実施例に従う全ての層がＳＯＩウエハである３Ｄ集積回路構造を示す図である。 本発明の１つの実施例に従積層構造のインターフェース層に回路素子を有する３Ｄ集積回路構造を示す図である。 半導体の設計、製造又はテストあるいはこれらにおいて使用される設計プロセスの流れ図である。
本発明の良好な実施例について図面を参照して以下に説明する。
本発明の実施例は、Ｐ＋／Ｐ−基板を利用することにより、３次元（３Ｄ）集積回路デバイスの製造において、正確に制御された基板の除去を可能にする。Ｐ＋／Ｐ−基板は、Ｐ−上部能動層を有するＰ＋基板である。例示的な１つの実施例においては、Ｐ−上部能動層はＰ＋ウエハ上にエピタキシャル成長され、そして約５ミクロン及び２０ミクロンの間の厚さを有する。Ｐ＋／Ｐ−基板のＰ＋ウエハ及びＰ−上部能動層は、非常に薄い層を残すようにこの基板の一部を制御可能に除去することを可能にする。かくして、本発明は、３Ｄ集積回路のために従来提案された基板を薄くする技術において存在していた基板を制御可能に薄くすることができなかったという問題を解決する。本発明において基板を制御可能に除去して薄くできるということは、低抵抗を与える銅を充填するビアの縦横比を小さくすることができる。更に、本発明の実施例においては、コストが低く且つ外部からの影響を受けにくい汎用的なエッチング停止層を使用することができる。
図１乃至図１１は、本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスを示す。図１に示されているように、プロセスは、完成した集積回路内のパッケージ及び積層された能動回路層の間のインターフェースとなるインターフェース・ウエハ１００から出発する。具体的に説明すると、インターフェース・ウエハ１００の露出表面は、完成した集積回路のＣ４（コントロールド・コラプス・チップ接続）ハンダ・バンプを坦持する。これらのＣ４（又はフリップ・チップ）ハンダ・バンプは、集積回路をパッケージ（例えば、樹脂又はセラミック・モジュール）に取り付けるために使用される。インターフェース・ウエハ１００は、後続の基板除去ステップで使用されるエッチング剤に溶解しない材料（即ち、Ｐ−層に対してＰ＋層を選択的にエッチングするエッチング剤に溶解しない材料）で作られた基板である。
この実施例において、インターフェース・ウエハは、Ｐ＋基板で形成されないので、これは、積層体の能動回路層のウエハの基板を除去するエッチング剤に侵されない。インターフェース・ウエハ１００は、パッケージと同じピッチのスルー・シリコン・ビア１０２を有するシリコン基板である。更に、この実施例において、スルー・シリコン・ビアは、タングステン金属で充填されている。更に他の実施例において、スルー・シリコン・ビアは、例えば銅のような他の金属で充填される。インターフェース・ウエハ１００のスルー・シリコン・ビアは、積層体の他の層のスルー・シリコン・ビアと同じ材料で作られる必要はない。又、インターフェース・ウエハ１００は、集積回路の積み重ねられた層へ信号及び電力を分配する配線層１０４を有する。この実施例において、インターフェース・ウエハ１００は、赤外線放射を透過させる。
更に、第１の能動回路層ウエハ２００が準備される。第１の能動回路層ウエハ２００は、Ｐ−上部能動回路層２０４を有するＰ＋ウエハ２０２であるＰ＋／Ｐ−シリコン基板で形成される。この実施例において、Ｐ−上部能動回路層２０４は、Ｐ＋ウエハ上にエピタキシャル成長され、そして約５ミクロン及び２０ミクロンの間の厚さを有する。更に、この実施例では、Ｐ＋ウエハは、約１×１０１８ｃｍ−３乃至３×１０２０ｃｍ−３の範囲のドーピング濃度を有する硼素がドープされたウエハであり、そしてＰ−エピタキシャル層は、約１×１０１８ｃｍ−３よりも少ないドーピング濃度を有する。更に他の実施例では、Ｐ−エピタキシャル層は、意図的にドープされず、又は約１×１０１８ｃｍ−３よりも少ない濃度でドープされたＮ型である。
スルー・シリコン・ビア２０６は、Ｐ＋ウエハ２０２の近傍で終端するようにＰ−上部能動回路層２０４内にエッチングされる。更に他の実施例において、ビア２０６は、Ｐ＋ウエハ２０２の表面を通過する。能動回路（即ち、例えばトランジスタのような能動コンポーネント）及び１つ以上の配線レベル２０８が、第１の能動回路層ウエハ２００の上面に形成される。
次に、図２に示されているように、第１の能動回路層ウエハ２００は、インターフェース・ウエハ１００に対してフェイス・ダウンで位置合わせされる。２つのシリコン・ウエハを使用するこのフェイス・ツー・フェイス位置合わせは、ウエハの一方が一時的なハンドル・ウエハ（例えばガラス）を利用する場合に比べて高い精度の位置合わせを可能にする。第１の能動回路層ウエハ２００は、インターフェース・ウエハ１００に接着される。この実施例において、銅−銅又は銅−銅及び接着剤ボンディング（例えば、ポリマー接着剤を使用する）の組み合わせが利用される。更に他の実施例において、他の金属（例えば銅合金又はニッケル−金合金）が利用される。
次いで、図３に示されているように、第１の回路層ウエハ２００のＰ＋層２０２が選択的に除去される。この実施例において、一連の非選択的な基板を薄くするプロセス（例えば、ウエハの荒削り（grinding）及び研磨）が最初に行われ、次いで、Ｐ−層２０４に対して残りのＰ＋層２０２を選択的に除去するために、湿式化学エッチングが利用される。第１の能動回路層ウエハ２００のＰ＋層２０２の最終的な除去は、例えばＨＮＡ（弗化水素酸／硝酸／酢酸）のような選択的なエッチング剤を使用して行われる。インターフェース・ウエハ１００のバルクは、この選択的エッチング剤中で溶解しないので、このプロセスは外部からの影響を非常に受けにくい。更に追加すると、この実施例において、インターフェース・ウエハ１００は、赤外線（ＩＲ）位置合わせを行うために、軽くドープされたＮ−又はＰ−シリコンで作られる。又、他の実施例において、インターフェース・ウエハ１００はＰ＋シリコン基板である。
このＰ＋層の選択的な除去は、残存するＰ−エピタキシャル層２０４、能動回路、配線レベル１０４及び２０８，又はインターフェース・ウエハ１００に殆ど影響しない。かくして、Ｐ＋／Ｐ−基板の使用は、Ｐ＋層を選択的に除去することを可能とし、その結果ウエハは、非常に薄くされ得る（例えば約５−２０ミクロン）Ｐ−層の厚さまで制御可能に薄くされる。
次に、この実施例においては、Ｐ−層２０４のビア２０６の上部を露出するために、エッチ・バック（例えば反応性イオン・エッチングを使用して）が行われる。ビア２０６がＰ＋層２０２まで到達している他の実施例においては、このようなエッチングは必要でない。その理由は、ビアの上部は、Ｐ＋層の選択的な除去の後に既に露出されているからである。図４に示すように、絶縁層及び後工程（ＢＥＯＬ）で形成されビア２０６に結合された１つ以上の金属層を有する配線層２１０が、Ｐ−層２０４の背面に形成される。この実施例では、配線層２１０の各金属層は、誘電体層を付着し、この誘電体層を選択的にエッチングし、そしてエッチングされた領域に金属を付着することにより形成される。
これらのステップは、インターフェース・ウエハ１００上に多層積層体を形成するために任意の回数だけ繰り返される。例えば、図示の実施例では、これらのステップは第２の能動回路層を形成するために、もう一度繰り返される。更に具体的に説明すると、第２の能動回路層ウエハ３００が図５に示されているように準備される。又、第２の能動回路層ウエハ３００は、Ｐ−上部能動回路層３０４を有するＰ＋ウエハ３０２であるＰ＋／Ｐ−シリコン基板で形成される。この実施例においては、Ｐ−上部能動回路層３０４は、エピタキシャル成長され、そして約５ミクロン及び２０ミクロンの間の厚さを有する。スルー・シリコン・ビア３０６がＰ＋ウエハ３０２の近傍までＰ−上部能動回路層３０４にエッチングされ、そして能動回路及び１つ以上の配線レベル３０８が、この第２の能動回路層ウエハ３００の上面に形成される。
次に、図６に示されているように、第２の能動回路層ウエハ３００は、インターフェース・ウエハ１００に取り付けられている第１のＰ−層２０４の配線層２１０に対してフェイス・ダウンで位置合わせされる。２つのシリコン・ウエハを使用するこのフェイス・ツー・フェイス位置合わせは、ウエハの一方が一時的ハンドル・ウエハ（例えばガラス）である場合に比べて、より高い精度の位置合わせを可能にする。第２の能動回路層ウエハ３００は、銅−銅又は銅−銅及び接着剤ボンディングの組み合わせを使用して配線層２１０に接着される。他の実施例において、他の金属（例えば銅合金又はニッケル−金合金）が利用される。
次いで、第２の能動回路層ウエハ３００のＰ＋層３０２が、図７に示されているように選択的に除去される。この実施例においては、一連の非選択的な基板を薄くするプロセス（例えば、ウエハ荒削り及び研磨）が最初に利用され、次いで、第２の能動回路層ウエハ３００のＰ−層３０４に対して第２の能動回路層ウエハ３００の残りのＰ＋層３０２を選択的に除去するために湿式化学エッチングが利用される。この第２の能動回路層ウエハ３００のＰ＋層３０２の選択的除去は、残存しているＰ−層２０４及び３０４，能動回路及び配線レベル１０４，２０８，２１０及び３０８，又はインターフェース・ウエハ１００に殆ど影響を与えない。かくして、インターフェース・ウエハ１００は、多層積層体を形成するために使用される全ての能動回路層ウエハのＰ＋層を除去するために行われる複数回の基板除去エッチングにより影響を受けにくい。
次いで、第２のＰ−層３０４のビア３０６の上部を露出するためにエッチ・バックが行われる。絶縁層及びビア３０６に結合された１つ以上のＢＥＯＬ金属層を有する配線層３１０が、図８に示されているように第２のＰ−層３０４の背面に形成される。
このようにして、インターフェース・ウエハに所望の数の能動回路層が接着された後に、この結果的な構造は、図９に示されているようにベース・ウエハ８００に取り付けられる。この実施例のベース・ウエハ８００は、バルク・シリコン又はＳＯＩで作られ、そしてこれの上面には、絶縁層及び１つ以上のＢＥＯＬ金属層を有する配線層８０８が設けられている。この実施例において、ベース・ウエハ８００は、スルー・シリコン・ビアを有しない。幾つかの実施例において、ベース・ウエハは、能動回路（例えばトランジスタ）または受動回路素子（例えば抵抗及びキャパシタ）あるいはその両方を含む。インターフェース層１００及びこれに取り付けられる能動回路層の積層体は、ベース・ウエハに対してフェイス・ダウンで位置合わせされる。かくして、この実施例では能動回路層は２回ひっくり返されるので、インターフェース・ウエハ１００に以前に積層された能動回路層の全ては、図９の矢印により示されているようにベース・ウエハ８００に対してフェイス・アップされている。
次いで、多層積層体の上部配線層３１０が、ベース・ウエハ８００に接続される。この実施例においては、銅−銅又は銅−銅及び接着剤（例えばポリマー接着剤）の組み合わせが利用される。他の実施例においては、他の金属（例えば銅合金又はニッケル−金合金）が利用される。次いで、インターフェース層１００の厚さが薄くされる。この実施例においては、この薄くする処理は、２つのステップで行われる。最初に、インターフェース・ウエハ１００のビア１０２の上までこのインターフェース・ウエハを薄くするために、荒削り及び研磨の組み合わせが行われる。次に、インターフェース・ウエハ１００は、図１０に示されているように、ビア１０２の上部が露出されているインターフェース層１０１を形成するために、ドライ・エッチング（例えば反応性イオン・エッチングを使用する）により更に薄くされる。次いで、裏側の誘電体層８２０が、インターフェース層１０１の裏側に付着される。
図１１に示されているように、次いで裏側の誘電体層８２０に対して研磨又はエッチングあるいはその両方が行われ、そしてコンタクト金属８２２が、インターフェース層１０１のビア１０２に付着される。この実施例においては、単純なボール形成金属が、Ｃ４ハンダ・バンプの付着を行わせるようにビアの上に付着される。他の実施例においては、更に複雑な誘電体及び金属層が形成される。次いで、３Ｄ集積回路構造を完成するために、Ｃ４ハンダ・バンプ８２５が、コンタクト金属８２２の上に付着される。この実施例において、Ｃ４ハンダ・バンプの直径は、１００μｍのオーダでありそしてピッチは２００μｍ以下である。次いで、これらのＣ４（フリップ・チップ）ハンダ・バンプは、この集積回路をパッケージ（例えば樹脂又はセラミック・モジュール）に接続するのに使用される。
上述の例示的なプロセスは本発明の原理を示すためのものである。インターフェース・ウエハ上に積層される層の数、型及び順番を単純に変更することにより、異なる多くの３Ｄ集積回路構造が製造されることができる。例えば、例示したプロセスは、１＋２＋１積層体（１つのベース・ウエハ、２つの能動回路層及び１つのインターフェース層）を製造したけれども、１＋Ｎ＋１積層体が、上述のように能動回路層の積層プロセスをＮ回単純に繰り返すことにより製造されることができる。１＋Ｎ＋１積層構造の場合には、追加の能動回路層（それぞれは層２１０，２０４及び２０８により形成されるものと同じである）は、例えば図１２に示すように、図１１の構造の第１の能動回路層の層２１０と最後（Ｎｔｈ）の能動回路銅の層３０８との間に積層される。
同様に、１＋１＋１の積層を有する構造は、能動回路層の積層プロセスを１回だけ行うことにより形成されることができる。１＋１＋１の積層構造においては、第２の能動回路層（層３１０，３０４及び３０８により形成される層）は、図１１の構造において存在しない。かくして、ベース・ウエハの上部に複数の能動回路層を積層する本発明のプロセスは、ベース・ウエハの上に唯１つの能動回路層を積層するように一貫的に使用されることができる。
更に他の実施例において、論理ウエハ（即ち論理回路を備えるウエハ）が、ベース・ウエハとして使用される（即ちベース・ウエハは論理回路を含む）。例えば、図１２は、本発明の１つの実施例に従う、論理ウエハ−能動回路層−インターフェース層の積層構造を有する３Ｄ集積回路構造を示す。この例示的な実施例においては、論理ウエハの上面に積層されているメモリ層であるＮ個の能動回路層の上部にインターフェース層が積層されている。メモリ層は、例えばＳＲＡＭメモリ、ｅ−ＤＲＡＭメモリ又はこれら２つの組み合わせのような任意の型のメモリである。論理ウエハは、例えばメモリ・コントローラ又はプロセス・コアのようなコントロール回路又は論理回路あるいはその両方を含む。他の実施例において、インターフェース層及び唯１つの能動回路層（例えばメモリ層）が論理ウエハの上部に積層される。
更に、上述のプロセスで使用された１つ以上のウエハを、シリコン・オン・インシュレータ（ＳＯＩ）ウエハとすることができる。例えば、図１３は、本発明の１つの実施例に従って全ての層がＳＯＩウエハ上に形成される３Ｄ集積回路構造を示す。他の実施例においては、（図１３のように）ベース・ウエハがＳＯＩ基板であり、一方能動回路層及びインターフェース層のためのウエハは図１２のようにバルク・シリコン・ウエハである。更に他の実施例においては、（図１３のように）ベース・ウエハはＳＯＩ基板であり、能動回路層のためのウエハは、ＳＯＩウエハ（図１３のように）及びバルク・シリコン・ウエハ（図１２のように）の両方を含み、そしてインターフェース層のためのウエハはＳＯＩ又はバルク・シリコン・ウエハである。
図１４は、本発明の１つの実施例に従う、積層構造のインターフェース層内に回路素子を有する３Ｄ集積回路構造を示す。この実施例においては、インターフェース層は、これに能動回路又は受動回路あるいはその両方が設けられていることにより、追加の機能を行う。例えば、インターフェース層は、電圧グリッドを安定化するために減結合キャパシタ層を含むことができる。これの代わりに又はこれに追加して、インターフェース層は、減結合キャパシタのような受動回路素子及び能動トランジスタにより形成される電圧調整回路を含むことができる。
従って、本発明の種々な実施例は、３次元（３Ｄ）集積回路デバイスの製造にＰ＋／Ｐ−基板を利用する。このことが、非常に薄い層を残すようにこの基板の一部を制御可能に除去することを可能にする。かくして、本発明は、３Ｄ集積回路のために従来提案された基板を薄くする技術において存在していた基板を制御可能に薄くすることができなかったという問題を解決する。このことは、低抵抗を与える銅を充填するビアの縦横比を小さくすることができる。更に、本発明の実施例においては、コストが低く且つ外部からの影響を受けにくい汎用的なエッチング停止層を使用することができる。
上述の本発明の実施例は、本発明の原理を説明するためのものである。これらのデバイス製造プロセスは従来の半導体製造方法と互換性があり、かくして種々な変更及び修正がなし得ることは当業者において明らかである。このような全ての変更は、本発明の範囲内にある。例えば既に説明した種々な層の厚さ、材料の型、付着技術等に限定されない。
更に、本発明の例の特徴の幾つかは、他の特徴を使用せずに有利に使用されることができる。従って、上述の説明は、本発明の原理、技術、例及び例示的な実施例を単に示すものであってこれに限定されない。
これらの実施例は、本発明の革新的技術多くの有利な使用例に過ぎない。一般的に、本明細書における説明は、本発明を限定するものではない。
上述の回路は、集積回路チップのデザイン（設計）の一部である。チップ・デザインは、グラフィック・コンピュータ・プログラミング言語で生成され、そしてコンピュータ記憶媒体（例えば、ディスク、テープ、物理的ハード・ドライブ、又はストレージ・アクセス・メットワークにおけるような仮想ハード・ドライブ）に記憶される。もしも設計者がチップ又はチップを製造するのに使用されるフォトリソグラフィック・マスクを製造しないならば、設計者は、最終的なデザインを物理的手段（例えば、このデザインを記憶している記憶媒体のコピーを与えることにより）又は電子的に（例えばインターネットを介して）直接的又は間接的にこのようなエンティティに転送する。次いで、記憶されているデザインは、フォトリソグラフィック・マスクの製造のための適切なフォーマット（例えばＧＤＳＩＩ）に変換され、そしてマスクは代表的には、ウエハ上に形成されるべきチップ・デザインのコピーを複数含む。フォトリソグラフィック・マスクは、エッチングされるべきまたは他の処理が行われるべきウエハ（又はこれの上にある層）上の領域を限定するのに使用される。
上述の方法は、集積回路チップの製造に使用される。製造された集積回路チップは、製造者によりロウ・ウエハ（即ち、まだパッケージされていない多数のチップを含むシングル・ウエハとして）の形でベア・チップとして、又はパッケージされた形で販売されることができる。後者の場合、チップは、シングル・チップ・パッケージ（例えばマザー・ボードまたは他の高レベルのキャリアに取り付けられるリードを備えたプラスチック・キャリア）に、又はマルチチップ・パッケージ（例えば片面若しくは両面の相互接続又は埋め込み型相互接続を有するセラミック・キャリア）にマウントされる。いずれの場合においても、チップは、（ａ）例えばマザー・ボードのような中間製品又は（ｂ）最終製品の一部として、他のチップ、個別回路素子または他の信号処理デバイスあるいはこれらと共に集積される。最終製品は、玩具及び他の低価格製品から表示装置、キーボードまたは他の入力デバイス及び中央プロセッサを有する最新型コンピュータ製品に亘る、集積回路チップを含む任意の製品である。
図１５は、例えば半導体ＩＣのロジック設計、シミュレーション、テスト、レイアウト及び製造において使用される例示的設計の流れ９００のブロック図を示す。設計の流れ９００は、設計構造の論理的または他の機能的に等価な表現物又は図１乃至図１４に示したデバイスあるいはその両方を発生するために設計構造又はデバイスを処理するプロセス及びメカニズムを含む。設計の流れ９００により処理又は発生される設計構造は、データ及び命令を含むようにコンピュータ読み取り可能な伝達又は記憶媒体上で解読されることができ、これらデータ及び命令は、データ処理システムにおいて実行又は処理されるときに、ハードウエア・コンポーネント、回路、デバイス又はシステムの論理的、構造的、機械的又は機能的に等価な表現物を発生する。設計の流れ９００は、設計されつつある表現物の型に依存して変化する。例えば、特定用途向けＩＣ（ＡＳＩＣ）を組み立てるための設計の流れ９００は、標準コンポーネントを設計する設計の流れ，又は設計を、例えばプログラム可能なゲート・アレイ（ＰＧＡ）又はＡｌｔｅｒａ（Ｒ）社又はＸｉｌｉｎｘ（Ｒ）社によるフィールド・プログラム可能なゲート・アレイ（ＦＰＧＡ）のようなプログラム可能アレイに渡すための設計の流れとは異なる。
図１５は、設計プロセス９１０により処理されることが望ましい入力設計構造９２０を含むこのような複数の設計構造を示す。設計構造９２０は、ハードウエア・デバイスの論理的に等価な機能表現物を発生するために設計プロセス９１０により発生されそして処理される論理シミュレーション設計構造でもよい。これの代わりに、設計構造９２０は、設計プロセス９１０により処理されるときにハードウエア・デバイスの物理的構造の機能的表現物を発生するデータ又はプログラム命令あるいはその両方からなる。機能的特徴又は構造的設計特徴あるいはその両方を表すかにかかわらず、設計構造９２０は、例えばコア・デベロッパ／デザイナによりインプリメントされるような電気ＣＡＤ（ＥＣＡＤ）を使用して発生され得る。コンピュータ読み取り可能なデータ転送、ゲート・アレイ又は記憶媒体上でエンコードされると、設計構造９２０は、図１乃至図１４に示したような電子コンポーネント、回路、電子又は論理モジュール、装置、デバイス又はシステムをシミュレート又は機能的に表すために、設計プロセス９１０内の１つ以上のハードウエアまたはソフトウエア・モジュールあるいはその両方によりアクセス及び処理される。従って、設計構造９２０は、デザイン又はシミュレーション・データ処理システムにより処理されたときにハードウエア論理設計の回路または他のレベルを機能的にシミュレートし又は表現する、人間又はコンピュータ読み取り可能なソース・コード、コンパイルされた構造及びコンピュータ実行可能なコード構造を含むファイルまたは他のデータ構造からなる。このようなデータ構造は、例えばＶｅｒｉｌｏｇ及びＶＨＤＬのような低レベルのＨＤＬデザイン言語又は例えばＣ又はＣ＋＋のような高レベルのデザイン言語あるいはその両方に順応し又はコンパチブルなハードウエア記述言語（ＨＤＬ）又は他のデータ構造を含むことができる。
設計プロセス９１０は、設計構造９２０のようなデータ構造を含むネットリスト９８０を発生するために、図１乃至図１４に示されているコンポーネント、回路、デバイス又は論理構造の機能的に等価な設計／シミュレーションを合成、翻訳または他の処理を行うためのハードウエアまたはソフトウエア・モジュールと協働する。ネットリスト９８０は、集積回路設計の他の素子及び回路への接続を記述するワイヤ、個別コンポーネント、論理ゲート、制御回路、Ｉ／Ｏデバイス、モジュール等のリストを表す例えばコンパイルされたまたは他の処理をされたデータ構造を含む。ネットリスト９８０は、このネットリスト９８０がデバイスに対する設計仕様及びパラメータに依存して１回以上再組み立てされる繰り返しプロセスを使用して組み立てられる。本明細書で説明した他の設計構造の様式のように、ネットリスト９８０は、コンピュータ読み取り可能なデータ記憶媒体に記録され又はプログラム可能なゲート・アレイにプログラムされる。媒体は、例えば磁気又は光学的ディスク・ドライブ、プログラム可能なゲート・アレイ、コンパクト・フラッシュ・メモリまたは他のフラッシュ・メモリのような不揮発性記憶媒体でもよい。更に、媒体は、データ・パケットがインターネットまたは他のネットワーク対応手段を介して転送されそして直ちに記憶されるシステム又はキャッシュ・メモリ、バッファ・スペース又は電気的若しくは光学的に伝導性のデバイス及び材料でもよい。
設計プロセス９１０は、ネットリスト９８０を含む種々な入力データ構造の様式（types）を処理するためのハードウエア及びソフトウエア・モジュールを含む。このようなデータ構造の様式は、例えばライブラリィ・エレメント９３０内に存在し、そして所定の製造技術（例えば、異なる技術ノード３２ｎｍ、４５ｎｍ、９０ｎｍ等）に対する１組の一般的に使用されるモデル、レイアウトを含む素子、回路、デバイス及びシンボリック記号を含む。データ構造の様式は更に、設計仕様９４０，特性データ９５０，検証データ９６０，設計ルール９７０並びに入力テスト・パターン、出力テスト・パターン及び他のテスト情報を含むテスト・データ・ファイル９８５を含む。設計プロセス９１０は又、例えば型作り、モールド及びダイ・プレス・フォーミング等の動作のためのストレス分析、熱分析、機械的イベント・シミュレーション、プロセス・シミュレーションのような標準的な機械的設計プロセスを含む。機械設計の分野の当業者は、本発明の精神から逸脱することなく、設計プロセス９１０で使用される機械的設計ツール及び適用の範囲を理解するであろう。設計プロセス９１０は又、タイミング分析、検証、設計ルール・チェック、配置及びルート動作等のような標準の回路設計プロセスのためのモジュールを含むことができる。
設計プロセス９１０は、示された支持データ構造の幾つか又は全て及び任意の追加の機械的設計又はデータ（もしも適用できるならば）と共に設計構造９２０を処理して、第２の設計構造９９０を発生するために例えばＨＤＬコンパイラ及びシミュレーション・モデル・ビルト・ツールのような、論理的及び物理的設計ツールを使用しそしてこれらと協働する。設計構造９９０は、機械的デバイス及び構造のデータの交換のために使用されるデータ・フォーマット（例えばＩＧＥＳ，ＤＸＦ，Ｐａｒａｓｏｌｉｄ，ＸＴ，ＪＴ，ＤＲＧに記憶される情報、又はこのような機械的設計構造を記憶し若しくはレンダリングするための適切なフォーマット）で記憶媒体又はプログラム可能ゲート・アレイに駐在する。設計構造９２０と同様に、設計構造９９０は、転送又はデータ記憶媒体上に駐在し、そしてＥＣＡＤシステムにより処理されるときに、図１乃至図１４に示されている本発明の１つ以上の実施例の論理フォームまたは他の機能的に等価なフォームを発生する１つ以上のファイル、データ構造または他のコンピュータ・エンコーデッド・データ又は命令を含む。１つの実施例において、設計構造９９０は、図１乃至図１４に示されているデバイスを機能的にシミュレートするコンパイルされた実行可能なＨＤＬシミュレーション・モデルを含む。
又、設計構造９９０は、集積回路のレイアウト・データ又はシンボリック・データ・フォーマットあるいはその両方（例えばＧＤＳＩＩ（ＧＤＳ２），ＧＬ１，ＯＡＳＩＳ，マップ・ファイル、又はこのような設計データ構造を記憶するための他の適切なフォーマット）の交換のために使用されるデータ・フォーマットを使用できる。設計構造９９０は、図１乃至図１４に示されそして上に説明したデバイス又は構造を形成するために製造者または他のデザイナ／開発者により要求される例えば、シンボリック・データ、マップ・ファイル、テスト・データ・ファイル、設計コンテント・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、ビア、形状、製造ラインを通してルーティンするためのデータ及び任意の他のデータのような、情報を含むことができる。次いで、設計構造９９０はステージ９９５に進み、ここで例えば設計構造９９０は、テープ・アウトされ、製造ラインにリリースされ、マスク・ハウスにリリースされ、他のデザイン・ハウスにリリースされ、カストマに送り返される。
１００ インターフェース・ウエハ
１０２ スルー・シリコン・ビア
１０４ 配線層
２００ 第１の能動回路層ウエハ
２０２ Ｐ＋ウエハ
２０４ Ｐ−上部能動回路層
２０６ スルー・シリコン・ビア
２０８ 配線レベル
３００ 第２の能動回路層ウエハ
３０２ Ｐ＋ウエハ
３０４ Ｐ−上部能動回路層
３０６ スルー・シリコン・ビア
３０８ 配線レベル
８００ ベース・ウエハ
８０８ 配線層
８２０ 誘電体層
８２２ コンタクト金属
８２５ Ｃ４ハンダ・バンプ
９１０ 設計プロセス
９２０ 入力設計構造
９３０ ライブラリィ・エレメント
９４０ 設計仕様
９５０ 特性データ
９６０ 検証データ
９７０ 設計ルール
９８０ ネットリスト
９８５ テスト・データ・ファイル
９９０ 設計構造
９９５ ステージ

Claims (11)

  1. 第１配線層及びスルー・シリコン・ビアを含むインターフェース・ウエハを準備するステップと、
    能動回路及びスルー・シリコン・ビアを含むＰ−層により覆われているＰ＋部分を有する第１の能動回路層ウエハを準備するステップと、
    前記第１の能動回路層ウエハを前記インターフェース・ウエハにフェイス・ダウン・ボンディングするステップと、
    前記第１の能動回路層ウエハを前記インターフェース・ウエハにフェイス・ダウン・ボンディングした後に、前記第１の能動回路層ウエハの前記Ｐ−層を残すように前記第１の能動回路層ウエハの前記Ｐ＋部分を選択的に除去するステップと、
    前記第１の能動回路層ウエハのＰ＋部分を除去した後に、前記Ｐ−層の背面に第２配線層を形成するステップと、
    能動回路を含むＰ−層により覆われているＰ＋部分を有する第２の能動回路層ウエハを準備するステップと、
    前記第２の能動回路層ウエハを前記第２配線層にフェイス・ダウン・ボンディングするステップと、
    前記第２の能動回路層ウエハを前記第２配線層にフェイス・ダウン・ボンディングした後に、前記第２の能動回路層ウエハの前記Ｐ−層を残すように前記第２の能動回路層ウエハの前記Ｐ＋部分を選択的に除去するステップと、
    前記第２の能動回路層ウエハの前記Ｐ＋部分を選択的に除去した後に、前記第２の能動回路層ウエハの前記Ｐ−層の背面に第３配線層を形成するステップと、
    第４配線層を含むベース・ウエハを準備するステップと、
    前記第３配線層を前記ベース・ウエハにフェイス・ダウン・ボンディングするステップと、
    前記第３配線層を前記ベース・ウエハにフェイス・ダウン・ボンディングした後に、前記インターフェース・ウエハを薄くしてインターフェース層を形成し、そして前記インターフェース層上にハンダ・バンプを構成する金属を形成するステップであって、前記ハンダ・バンプは前記インターフェース層の前記スルー・シリコン・ビアを介して前記第１配線層に結合されている前記ステップとを含み、
    前記インターフェース・ウエハは、前記第１の能動回路層ウエハの前記Ｐ−層を残すように前記第１の能動回路層ウエハの前記Ｐ＋部分を選択的にエッチングする前記選択的に除去するステップにおいて使用されるエッチング剤に溶解しない材料で形成されている、３次元集積回路の製造方法。
  2. 能動回路を含むＰ−層により覆われているＰ＋部分を有する第１の能動回路層ウエハを準備するステップと、
    前記第１の能動回路層ウエハを、第１配線層を含むインターフェース・ウエハにフェイス・ダウン・ボンディングするステップと、
    前記第１の能動回路層ウエハを前記インターフェース・ウエハにフェイス・ダウン・ボンディングした後に、前記第１の能動回路層ウエハの前記Ｐ−層を残すように前記第１の能動回路層ウエハの前記Ｐ＋部分を選択的に除去するステップと、
    前記第１の能動回路層ウエハのＰ＋部分を選択的に除去した後に、前記Ｐ−層の背面に配線層を形成するステップとを含む、３次元集積回路の製造方法。
  3. 第２配線層を含むベース・ウエハを準備するステップと、
    前記Ｐ−層の背面の配線層を前記ベース・ウエハにフェイス・ダウン・ボンディングするステップとを含む、請求項２に記載の方法。
  4. 前記Ｐ−層の背面の配線層を前記ベース・ウエハにフェイス・ダウン・ボンディングした後に、前記インターフェース・ウエハを薄くしてインターフェース層を形成し、そして前記インターフェース層上に金属を形成するステップであって、前記金属は前記インターフェース層のビアを介して前記第１配線層に結合されている前記ステップを含む、請求項３に記載の方法。
  5. 前記ベース・ウエハは論理回路を含む、請求項３に記載の方法。
  6. 前記インターフェース・ウエハは、前記第１の能動回路層ウエハの前記Ｐ−層を残すように前記第１の能動回路層ウエハの前記Ｐ＋部分を選択的にエッチングする前記選択的に除去するステップにおいて使用されるエッチング剤に溶解しない材料で形成されている、請求項２に記載の方法。
  7. 前記第１の能動回路層ウエハは、スルー・シリコン・ビアを有する、請求項２に記載の方法。
  8. 能動回路を含むＰ−層により覆われているＰ＋部分を有する他の能動回路層ウエハを準備するステップと、
    前記他の能動回路層ウエハを、該他の能動回路層ウエハに先行して既に設けられている能動回路層ウエハのＰ−層の背面の配線層にフェイス・ダウン・ボンディングするステップと、
    前記他の能動回路層ウエハを、前記既に設けられている能動回路層ウエハＰ−層の背面の配線層にフェイス・ダウン・ボンディングした後に、前記他の能動回路層ウエハの前記Ｐ−層を残すように前記他の能動回路層ウエハの前記Ｐ＋部分を選択的に除去するステップと、
    前記他の能動回路層ウエハの前記Ｐ＋部分を選択的に除去した後に、前記他の能動回路層ウエハの前記Ｐ−層の背面に他の配線層を形成するステップとを含む、請求項２に記載の方法。
  9. 前記他の能動回路層ウエハを準備するステップと、
    前記他の能動回路層ウエハを前記既に設けられている能動回路層ウエハＰ−層の背面上の配線層にフェイス・ダウン・ボンディングするステップと、
    前記他の能動回路層ウエハの前記Ｐ＋部分を選択的に除去するステップと、
    前記他の能動回路層ウエハの前記Ｐ−層の背面に他の配線層を形成するステップとをＮ回繰り返すステップを含む、請求項８に記載の方法。
  10. 第２配線層を含むベース・ウエハを準備するステップと、
    Ｎ番目の能動回路層ウエハのＰ−層の背面の配線層を前記ベース・ウエハにフェイス・ダウン・ボンディングするステップとを含む、請求項９に記載の方法。
  11. コンピュータに３次元集積回路構造を製造するためのプログラムであって、請求項２ないし１０のいずれか１項に記載の各ステップをコンピュータに実行させるためのプログラム。
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