KR20110042062A - 3ｄ 집적회로 디바이스 제조 기술 - Google Patents

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묵타 지. 파루크
로버트 하논
서브라매니안 에스. 아이어
스티븐 제이. 코에스터
삼파스 푸루쇼사맨
로이 알. 유
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Abstract

3D 집적회로 구조를 제조하는 방법이 제공된다. 이 방법에 따르면, 제1 액티브 회로층 웨이퍼가 제공된다. 상기 액티브 회로층 웨이퍼는 P- 층에 의해 덮힌 P+ 부분을 포함하고, 상기 P- 층은 액티브 회로를 포함한다. 상기 제1 액티브 회로층 웨이퍼 표면은 제1 와이어링층을 포함하는 인터페이스 웨이퍼에 본딩되고, 그런 다음, 상기 제1 액티브 회로층 웨이퍼의 P+ 부분은 상기 제1 액티브 회로층 웨이퍼의 P- 층에 대해 선택적으로 제거된다. 그런 다음, 와이어링층이 상기 P- 층의 뒷면 상에 제조된다. 또한 3D 집적회로 구조, 및 3D 집적회로 구조를 제조하기 위한 프로그램으로 인코딩된 실체적인 컴퓨터 판독가능 매체가 제공된다.

Description

3Ｄ 집적회로 디바이스 제조 기술{3D INTEGRATED CIRCUIT DEVICE FABRICATION}
본 발명은 일반적으로 집적회로 분야와 관련되고, 더 상세하게는 3D(three-dimensional) 집적회로 디바이스들의 제조와 관련된다.
본 발명은 미국 특허출원번호 12/194,198 "인터페이스 웨이퍼를 영구적 캐리어로 사용하는 3D 집적회로 디바이스 제조(3D Integrated Circuit Device Fabrication Using Interface Wafer As Permanent Carrier)", 및 미국 특허출원번호 12/194,211 "고비용 액티브 회로층 전에 스택되는 저비용 액티브 회로층들을 갖는 3D 집적회로 디바이스(3D Integrated Circuit Device Having Lower-Cost Active Circuitry Layers Stacked Before Higher-Cost Active Circuitry Layer)"와 관련되는데, 이 출원들은 본 출원과 동일자로 출원되었고 IBM(International Business Machines Corporation)에 양도되었다. 이들 관련 출원들은 본 명세서 내에 그 전체가 참조로 포함된다.
3D 집적회로 디바이스들은 산업에서 매우 왕성한 발전을 경험하고 있다. 3D 집적회로 디바이스들의 제조에서 경험할 수 있는 한 가지 문제는, 범용 기판 씨닝(thinning) 기술들은 최종 기판이 제어 두께로 만들어질 수 있도록 허용하지 않는다는 점이다. 상기 제어 두께는 바람직한 형상비들(aspect ratios)을 갖는 고밀도 쓰루-실리콘 비아들(high-deisity through-silicon vias)이 구현될 수 있도록 하는 충분히 얇은 두께이다. 이 문제를 극복하기 위한 한 가지 알려진 기술은 매립 산화물층(buried oxide layer, BOX)를 식각 정지층(etch stop)으로 이용하는 것이다. 그러나, 이 기술은 단지 SOI(silicon-on-insulator) 웨이퍼들에게만 효과가 있다. 나아가, 심지어 SOI 웨이퍼에서도, 이 기술은 매립 산화물(예를 들어, 임베디드 DRAM(e-DRAM) 트렌치) 아래로 연장되는 구조들을 갖는 SOI 회로들에게는 효과가 없다.
이 문제를 극복하기 위한 알려진 또 다른 기술은 이중 매립 산화물층(double-BOX) 구조를 이용하는 것이다. 그러나, 이 기술은 제조 비용을 매우 증가시킨다. 나아가, 단일 매립 산화물층 구조와 같이, 이중 BOX 기술은 다른 웨이퍼로부터 기판을 보호할 것을 필요로 한다. SOI 웨이퍼가 식각 정지층으로 작용하지만, 이 SOI 웨이퍼는 서로 다른 기판들 사이에 선택성(selectivity)을 제공하지 않기 때문에, 이러한 보호가 요구된다.
이 문제를 극복하기 위한 알려진 또 다른 기술은 식각 정지층을 사용하는 것이 아니라 "블라인드(blind)" 씨닝을 수행하는 것이다. 그러나, 이 기술은 웨이퍼들이 어그레시브하게(aggerssively) 씨닝되게 할 수 없으며, 균일성(uniformity) 문제들을 초래한다. 나아가, 고밀도의 3D 비아들을 요구하는 집적회로들에 있어서, 이 기술은 또한 고 형상비(high aspect ratio)의 비아들을 사용할 것을 강요한다. 이러한 고 형상비의 비아들은 구리로 채워질 수 없다. 비아들을 위해, 구리 대신에 텅스텐이 사용되어야만 하는데, 이 텅스텐은 구리보다 세 배 더 높은 저항을 갖는다.
3D 집적회로 디바이스들의 제조에서 경험할 수 있는 또 다른 문제는 다층 스택 리드들(multi-layer stack leads)을 생성하기 위해 세 개 또는 그 이상의 층들을 스택하는 것은 손실을 초래한다는 점이다. 이 문제를 극복하기 위해 시도되는 한 가지 기술은 임시 핸들 웨이퍼들(temporary handle wafers)에 대한 본딩(bonding)을 통해 층들을 스택하는 것이다. 그러나, 이러한 임시 핸들 웨이퍼(예, 글래스 웨이퍼(glass wafer))를 사용하는 것은 오버레이 왜곡들(overlay distortions)을 유발하는데, 이 오버레이 왜곡들은 웨이퍼들 간의 정렬 오버레이(alignment overlay)를 약화시킨다. 즉, 이 기술은 후속되는 리소그래피 단계들에서 고-정밀도(high-precision)의 광학 정렬(optical alignment)을 할 수 없도록 한다. 고-정밀도의 광학 정렬이 없다면, 비아 밀도(via density)는 약화되고 높은 기생 커패시턴스들을 갖는 큰 캡쳐 패드들이 사용되어야만 한다. 나아가, 임시 핸들 웨이퍼들에 대한 이러한 본딩은 웨이퍼들이 스택되는 특정 방향으로 가요성(flexibility)이 있도록 한다.
이 문제를 극복하기 위해 시도되는 또 다른 기술은 단순히 웨이퍼들의 직접적인 대면 연결(face-to-face joining)을 사용하는 것이다. 그러나, 이러한 직접적인 대면 연결은 상기 스택 공정동안 내내 바텀 웨이퍼(bottom wafer)(통상적으로 로직 웨이퍼임)가 핸들 웨이퍼로 사용되어야만 한다는 것 때문에 문제가 있다. 이는 두 개 층 스택의 제조에서는 용납될 수 있지만, 다층(즉, 세 개 또는 그 이상의 층) 스택에 있어서는 이것은 상기 로직 웨이퍼가 많은 본딩 및 씨닝 단계들을 거쳐야만 한다는 것을 의미한다. 이는 막대한 불량의 가능성을 증가시키고 또한 종종 스택에서 가장 값비싼 웨이퍼인 로직 웨이퍼를 포함하여 전체 집적회로의 손실 가능성을 증가시킨다.
본 발명의 일 실시예는 3D 집적회로 구조를 제조하는 방법을 제공한다. 이 방법에 따르면, 제1 액티브 회로층 웨이퍼(first active circuitry layer wafer)가 제공된다. 상기 제1 액티브 회로층 웨이퍼는 P- 층에 의해 덮히는 P+ 부분을 포함하고, 상기 P- 층은 액티브 회로를 포함한다. 상기 제1 액티브 회로층 웨이퍼 표면(face)은 제1 와이어링층을 포함하는 인터페이스 웨이퍼(interface wafer)에 본딩되고, 그런 다음 상기 제1 액티브 회로층 웨이퍼의 P+ 부분은 상기 제1 액티브 회로층 웨이퍼의 P- 층에 대해 선택적으로 제거된다. 다음으로, 와이어링층이 상기 P- 층의 뒷면(backside) 상에 제조된다.
본 발명의 다른 실시예는 3D 집적회로 구조를 제공하는 것이다. 이 3D 집적회로 구조는 인터페이스 웨이퍼, 제1 액티브 회로층 웨이퍼 - 이는 액티브 회로를 포함하는 P- 층을 포함함 -, 상기 P- 층의 뒷면 상의 제2 와이어링층, 및 제2 액티브 회로층 웨이퍼 - 이는 P- 층에 의해 덮히는 P+ 부분을 포함함 - 을 포함한다. 상기 인터페이스 웨이퍼는 제1 와이어링층을 포함하고, 상기 제1 액티브 회로층 웨이퍼 표면은 상기 인터페이스 웨이퍼에 본딩된다. 상기 제2 액티브 회로층 웨이퍼의 P- 층은 액티브 회로를 포함하고, 상기 제2 액티브 회로층 웨이퍼 표면은 상기 제2 와이어링층에 본딩된다.
본 발명의 다른 목적들, 특징들, 및 이점들은 이제 다음의 상세한 설명으로부터 분명해질 것이다. 그러나, 상세한 설명 및 구체적인 예들은 본 발명의 바람직한 실시예들을 나타내지만 단지 설명을 위해서 제공되는 것이므로, 본 발명의 범위를 벗어나지 않는 범위 내에서 당연히 여러 가지 변형들이 있을 수 있음을 이해해야 할 것이다.
도 1 내지 11은 본 발명의 일 실시예에 따른 3차원 집적회로 디바이스를 제조하는 공정의 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 로직층-액티브 회로층들-인터페이스층 스택 구조를 갖는 3D 집적회로 구조를 보여준다.
도 13은 본 발명의 일 실시예에 따라 모든 층들이 SOI 웨이퍼들인 3D 집적회로 구조를 보여준다.
도 14는 본 발명의 일 실시예에 따른 스택 구조의 인터페이스층에서 회로 소자들을 갖는 3D 집적회로 구조를 도시한다.
도 15는 반도체 설계, 제조, 및/또는 테스트에 사용되는 설계 프로세스의 흐름도이다.
본 발명의 바람직한 실시예는 이제 첨부되는 도면들을 참조하여 이하에서 상세히 기술될 것이다.
본 발명의 실시예들은 P+/P- 기판을 이용함으로써 3차원(3D) 집적회로 제조동안 정밀하게 제어가능한 기판 제거를 할 수 있도록 한다. 상기 P+/P- 기판은 P- 탑(top) 액티브층을 갖는 P+ 웨이퍼이다. 일 실시예에서, 상기 P- 탑 액티브층은 P+ 웨이퍼 상에 에피택셜로 성장되고 약 5 내지 20 미크론 사이의 두께를 갖는다. 상기 P+/P- 기판의 P+ 웨이퍼 및 P- 탑 액티브층은 매우 얇은층들에 이르기까지 제어가능한 기판 제거를 할 수 있도록 한다. 따라서, 본 발명은 알려져 있고 이전에 제안된 3D 집적회로들을 위한 기판 씨닝 기술들에서 나타나는 제어가능한 기판 씨닝의 부족 문제를 극복한다. 본 발명에서 기판 제거의 제어성(controllability)은 구리로 채워질 수 있는 저 형상비(low aspect ratio)의 비아들을 가능하게 하고, 그래서 저 저항을 제공할 수 있다. 또한, 본 발명의 실시예들에서, 비용면에서 효율적이고 안정적인 범용 식각 정지층이 제공된다.
도 1 내지 11은 본 발명의 일 실시예에 따른 3차원 집적회로 디바이스를 제조하는 공정을 도시한다. 도 1에 도시된 바와 같이, 이 공정은 인터페이스 웨이퍼(100)에서 시작하는데, 이 인터페이스 웨이퍼(100)는 스택된 액티브 회로층들과 완성된 집적회로 내의 패키지 사이의 인터페이스일 것이다. 특히, 인터페이스 웨이퍼(100)의 노출된 표면은 완성된 집적회로에서 붕괴 제어형 칩 연결(controlled collapse chip connection, C4) 솔더 범프들을 수반할 것이다. 이들 C4(또는 플립-칩) 솔더 범프들은 상기 집적회로를 상기 패키지(예, 레진(resin) 또는 세라믹 모듈)에 부착시키기 위해 사용된다. 인터페이스 웨이퍼(100)는 후속되는 기판 제거 단계들에서 이용되는 식각액들(etchants)에 용해되지 않는(not soluble) 재료로 만들어진 기판이다(즉, P- 층들에 대해 P+ 층들을 선택적으로 식각하는 식각액들에 용해되지 않는 재료).
이 실시예에서, 상기 인터페이스 웨이퍼는 P+ 기판으로부터 형성되지 않는다. 그래서 상기 인터페이스 웨이퍼는 상기 스택의 액티브 회로층들의 웨이퍼들의 기판을 제거하는 식각에 대해 영향을 받지 않는다(impervious). 인터페이스 웨이퍼(100)는 패키지와 동일한 피치(pitch)로 쓰루-실리콘 비아들(102)을 갖는 실리콘 기판이다. 나아가, 이 실시예에서, 상기 쓰루-실리콘 비아들은 텅스텐 금속으로 채워진다. 다른 실시예들에서, 상기 쓰루-실리콘 비아들은 구리와 같은 다른 금속들로 채워진다. 인터페이스 웨이퍼(100)의 쓰루-실리콘 비아들은 상기 스택의 다른 층들에서 쓰루-실리콘 비아들과 동일한 재료로 만들어질 필요는 없다. 인터페이스 웨이퍼(100)는 또한 와이어링층(104)을 갖는데, 이 와이어링층(104)은 상기 집적회로의 스택된 층들에 신호들 및 전력을 분배한다. 이 실시예에서, 인터페이스 웨이퍼(100)는 적외선 방사에 투과성을 갖는다.
또한, 제1 액티브 회로층 웨이퍼(200)가 제공된다. 제1 액티브 회로층 웨이퍼(200)는 P+/P- 실리콘 기판으로 형성되는데, 이 P+/P- 실리콘 기판은 P- 탑 액티브층(204)을 갖는 P+ 웨이퍼(202)이다. 이 실시예에서, P- 탑 액티브층(204)은 P+ 웨이퍼 상에 에피택셜로 성장되고 약 5 내지 20 미크론 사이의 두께를 갖는다. 나아가, 이 실시예에서, 상기 P+ 웨이퍼는 약 1x1018cm- 3 내지 3x1020cm- 3 범위의 도핑 농도를 갖는 붕소로 도핑된 웨이퍼이고, 상기 P- 에피택셜층은 약 1x1018cm- 3보다 낮은 도핑 농도를 갖는다. 다른 실시예들에서, 상기 P- 에피택셜층은 비의도적으로 도핑(not-intentionally-doped)되거나, 약 1x1018cm- 3보다 낮은 농도로 도핑된 N-형이다.
쓰루-실리콘 비아들(206)은 P- 탑 액티브층(204) 내로 식각되어 P+ 웨이퍼(202) 부근에서 끝나도록 한다. 다른 실시예들에서, 비아들(206)은 P+ 웨이퍼(202)의 표면을 통과한다. 액티브 회로(즉, 트랜지스터들과 같은 액티브 컴포넌트들) 및 하나 또는 그 이상의 와이어링 레벨들(208)은 제1 액티브 회로층 웨이퍼(200)의 탑 표면에 형성된다.
다음으로, 도 2에 도시된 바와 같이, 제1 액티브 회로층 웨이퍼(200) 표면은 인터페이스 웨이퍼(100)에 정렬된다. 두 개의 실리콘 웨이퍼들을 사용하는 이 대면 정렬은 웨이퍼들 중 하나가 임시 핸들 웨이퍼(예, 글래스 웨이퍼)를 이용하는 경우에 비해 더 정밀한 정렬을 가능하게 한다. 제1 액티브 회로층 웨이퍼(200)는 인터페이스 웨이퍼(100)에 본딩된다. 이 실시예에서, 구리-구리 또는 구리-구리와 접착제 본딩의 조합(예, 폴리머 접착제 사용)이 이용된다. 추가 실시예들에서, 다른 금속들(예, 구리 합금 또는 니켈-금 합금)이 이용된다.
그런 다음, 도 3에 도시된 바와 같이, 제1 액티브 회로층 웨이퍼(200)의 P+ 층(202)이 선택적으로 제거된다. 이 실시예에서, 일련의 비-선택적 기판 씨닝 공정들(non-selective substrate thinning processes)(예를 들어, 웨이퍼 그라인딩 및 폴리싱)이 먼저 이용되고, 그런 다음, 습식 식각이 이용되어 P- 층(204)에 대해 남아 있는 P+ 층(202)을 선택적으로 제거한다. 제1 액티브 회로층 웨이퍼(200)의 P+ 층(202)의 최종적인 제거는 HNA(hydrofluoric acid/nitric/acid/acetic acid)와 같은 선택적 식각액을 사용하여 수행된다. 인터페이스 웨이퍼(100)의 벌크는 이 선택적 식각액에는 용해되지 않으므로, 상기 공정은 매우 안정적이다. 또한, 이 실시예에서 인터페이스 웨이퍼(100)는 적외선(IR) 정렬이 수행될 수 있도록 하기 위해 약하게 도핑된 N- 또는 P- 실리콘으로부터 만들어진다. 다른 실시예들에서, 인터페이스 웨이퍼(100)는 또한 P+ 실리콘 기판이다.
상기 P+ 층의 이러한 선택적 제거는 P- 에피택셜층(204), 액티브 회로 및 와이어링 레벨들(104 및 208), 또는 남아 있는 인터페이스 웨이퍼(100)에는 실질적으로 영향을 미치지 않는다. 따라서, 상기 P+/P- 기판의 사용은 상기 P+ 층이 선택적으로 제거될 수 있도록 하고, 그래서 상기 웨이퍼가 상기 P- 층의 두께에 대해 제어가능하게 씨닝되도록 하는데, 그 두께는 매우 얇게 만들어질 수 있다(예를 들어, 약 5-20 미크론 두께).
다음으로, 이 실시예에서, P- 층(204) 내의 비아들(206)의 탑 부분들을 노출시키기 위해 에치백(etch back)(예, 반응성 이온 식각을 사용함)이 수행된다. 비아들(206)이 P+ 층(202) 내로 지나가는 다른 실시예들에서, 이러한 식각은 필요하지 않다. 왜냐하면 상기 비아들의 탑 부분들은 상기 P+ 층의 선택적 제거 후에 이미 노출되어 있기 때문이다. 그런 다음, 도 4에 도시된 바와 같이, 비아들(206)에 결합된 하나 또는 그 이상의 BEOL(back end of line) 금속배선층들 및 절연을 갖는 와이어링층(210)이 P- 층(204)의 뒷면 상에 패턴된다. 이 실시예에서, 와이어링층(210)의 금속배선층 각각은 유전체층을 배치하고, 상기 유전체층을 식각하고, 상기 식각된 영역에 금속을 배치함으로써 형성된다.
그런 다음, 인터페이스 웨이퍼(100) 상에 다층 스택을 생성하기 위해 이들 단계들은 여러 번 반복된다. 예를 들어, 예시된 실시예에서, 제2 액티브 회로층을 생성하기 위해 이들 단계들은 한 번 더 반복된다. 더 구체적으로는, 도 5에 도시된 바와 같이, 제2 액티브 회로층 웨이퍼(300)가 제공된다. 제2 액티브 회로층 웨이퍼(300)도 P+/P- 실리콘 기판으로 형성되는데, 이 P+/P- 실리콘 기판은 P- 탑 액티브 회로층(304)을 갖는 P+ 웨이퍼(302)이다. 이 실시예에서, P- 탑 액티브 회로층(304)은 에피택셜로 성장되고 약 5 내지 200 미크론의 두께를 갖는다. 쓰루-실리콘 비아들(306)은 P- 탑 액티브 회로층(304) 내에 식각되어 P+ 웨이퍼(302) 부근에서 끝나도록 하고, 액티브 회로 및 하나 또는 그 이상의 와이어링 레벨들(308)은 제2 액티브 회로층 웨이퍼(300)의 탑 표면에 형성된다.
다음으로, 도 6에 도시된 바와 같이, 제2 액티브 회로층 웨이퍼(300) 표면은 인터페이스 웨이퍼(100)에 부착된 제1 P- 층(204) 상의 와이어링층(210)에 정렬된다. 두 개의 실리콘 웨이퍼들을 사용하는 이 대면 정렬은 웨이퍼들 중 하나가 임시 핸들 웨이퍼(예, 글래스 웨이퍼)를 이용하는 경우에 비해 더 고-정밀 정렬을 가능하게 한다. 제2 액티브 회로층 웨이퍼(300)는 구리-구리 또는 구리-구리와 접착제 본딩의 조합을 사용하여 와이어링층(210)에 본딩된다. 다른 실시예들에서, 다른 금속들(예, 구리 합금 또는 니켈-금 합금)이 이용된다.
그런 다음, 제2 액티브 회로층 웨이퍼(300)의 P+ 층(302)은 도 7에 도시된 바와 같이 선택적으로 제거된다. 이 실시예에서, 일련의 비-선택적 기판 씨닝 공정들(예, 웨이퍼 그라인딩 및 폴리싱)이 먼저 이용되고, 그런 다음 습식 화학 식각이 이용되어 제2 액티브 회로층 웨이퍼(300)의 P- 층(304)에 대해 제2 액티브 회로층 웨이퍼(300)의 남아 있는 P+ 층(302)을 선택적으로 제거한다. 제2 액티브 회로층 웨이퍼(300)의 P+ 층(302)의 이러한 선택적 제거는 P- 층들(204 및 304), 액티브 회로 및 와이어링 레벨들(104, 208, 210, 및 308), 또는 남아 있는 인터페이스 웨이퍼(100)에 실질적으로 영향을 미치지 않는다. 따라서, 인터페이스 웨이퍼(100)는 다층 스택을 생성하기 위해 사용되는 액티브 회로층 웨이퍼들 모두의 P+ 층을 제거하기 위한 다수의 기판 제거 식각들에 대해 안정적이다.
그런 다음, 제2 P- 층(304) 내의 비아들(306)의 탑 부분들을 노출시키기 위해 에치백이 수행된다. 도 8에 도시된 바와 같이, 비아들(306)에 결합되는 하나 또는 그 이상의 BEOL 금속배선층 및 절연을 갖는 와이어링층(310)은 제2 P- 층(304)의 뒷면 상에 패턴된다.
이 방법으로 원하는 수의 액티브 회로층들이 상기 인터페이스층에 본딩된 후, 그 결과의 구조는 도 9에 도시된 바와 같이 베이스 웨이퍼(800)에 부착된다. 이 실시예의 베이스 웨이퍼(800)는 벌크 실리콘 또는 SOI로 만들어지고, 하나 또는 그 이상의 BEOL 금속배선층들 및 절연을 갖는 와이어링층(808)이 그 위에 놓인다. 이 실시예에서, 베이스 웨이퍼(800)는 스루-실리콘 비아들을 갖지 않는다. 일부 실시예들에서, 상기 베이스 웨이퍼는 액티브 회로 소자들(예, 저항들) 및/또는 패시브 회로 소자들(예, 저항들 및 커패시터들)을 포함한다. 인터페이스층(100) 및 이 층에 부착된 액티브 회로층들의 스택 표면은 상기 베이스 웨이퍼에 정렬된다. 따라서, 이 실시예에서, 그것들은 두 번 "뒤집힌(flipped) 상태" 이고, 인터페이스 웨이퍼(100) 상에 이전에 스택된 액티브 회로층들 모두는 이제 도 9에 화살표들로 도시된 바와 같이 베이스 웨이퍼(800)에 똑바로 마주본다.
그런 다음, 상기 다층 스택의 탑 와이어링층(310)이 베이스 웨이퍼(800)에 본딩된다. 이 실시예에서, 구리-구리 또는 구리-구리 및 접착제 본딩의 조합(예, 폴리머 접착제 사용)이 이용된다. 다른 실시예들에서는, 다른 금속들(예, 구리 합금 또는 니켈-금 합금)이 이용된다. 그런 다음, 인터페이스 웨이퍼(100)는 씨닝된다. 이 실시예에서, 이 씨닝은 두 단계로 달성된다. 먼저, 웨이퍼 그라인딩 및 폴리싱의 조합이 수행되어 인터페이스 웨이퍼(100)에서 비아들(102) 위까지 상기 인터페이스 웨이퍼를 씨닝한다. 그런 다음, 인터페이스 웨이퍼(100)는 건식 식각(예, 반응성 이온 식각 사용)을 통하여 더 씨닝되어, 도 10에 도시된 바와 같이 비아들(102)의 탑 부분들을 노출시키는 인터페이스층(101)을 형성하도록 한다. 그런 다음, 뒷면 유전체층(820)은 인터페이스층(101)의 뒷면 상에 배치된다.
도 11에 도시된 바와 같이, 그런 다음 뒷면 유전체층(820)은 폴리시 및/또는 식각되고, 컨택 금속배선들(822)이 인터페이스층(101)의 비아들(102) 상에 배치된다. 이 실시예에서, 간단한 볼-리미팅 금속배선(ball-limiting metallization)이 상기 비아들 상에 배치되어 C4 솔더 범프들의 배치를 가능하게 한다. 다른 실시예들에서, 더 복잡한 유전체 및 금속배선층들이 형성된다. 그런 다음, C4 솔더 범프들(825)이 컨택 금속배선들(822) 상에 배치되어 3D 집적회로 구조를 완성한다. 이 실시예에서, C4 솔더 범프들은 약 100㎛의 직경 및 200㎛ 또는 그보다 작은 피치(pitch)를 갖는다. 그런 다음, 패키지(예, 레진 또는 세라믹 모듈)에 집적회로를 본딩하기 위해 이들 C4(또는 플립-칩) 솔더 범프들이 사용된다.
위에서 기술된 예시적인 공정은 단지 본 발명의 원리들을 예시하기 위해 의도된 것이다. 상기 인터페이스 웨이퍼 상에 스택된 층들의 수, 유형들, 및 순서를 간단히 변경함으로써, 다른 많은 3D 집적회로 구조들이 만들어질 수 있다. 예를 들어, 위에서 기술된 예시적인 공정은 1+2+1 스택(하나의 베이스 웨이퍼, 두 개의 액티브 회로층들, 하나의 인터페이스층)을 갖는 구조를 만들 수 있고, 1+N+1 스택을 갖는 구조는 위에서 기술된 바와 같이 간단히 N 번 상기 액티브 회로층을 스택하는 공정에 의해 만들어질 수 있다. 이 1+N+1 스택 구조에서, 추가 액티브 회로층들(각각은 층들 210, 204 및 208에 의해 형성된 것과 유사함)은 도 11의 구조에서 첫 번째 액티브 회로층의 층(210)과 마지막(N번째) 액티브 회로층의 층(308) 사이에 스택된다(예를 들어, 도 12 참조).
이와 유사하게, 1+1+1 스택을 갖는 구조는 단 한 번 상기 액티브 회로층을 스택하는 공정을 수행함으로써 생성될 수 있다. 이 1+1+1 스택 구조에서, 두 번째 액티브 회로층(하나는 층들 310, 304, 및 308에 의해 형성됨)은 도 11의 구조에서는 없다. 따라서, 베이스 웨이퍼의 탑 상에 다수의 액티브 회로층들을 스택하기 위한 본 발명의 공정은 또한 베이스 웨이퍼 상에 단 하나의 액티브 회로층을 스택하기 위한 일관된 방법에서 사용될 수 있다.
다른 실시예들에서, 베이스 웨이퍼로서 로직 웨이퍼(즉, 로직 회로를 갖는 웨이퍼)가 사용된다(즉, 상기 베이스 웨이퍼는 로직 회로를 포함한다). 예를 들어, 도 12는 본 발명의 일 실시예에 따른 로직 웨이퍼-액티브 회로층들-인터페이스층 스택 구조를 갖는 3D 집적회로 구조를 도시한다. 이 실시예는 N 개의 액티브 회로층들의 탑 상에 스택되는 인터페이스층을 갖는데, 이 N 개의 액티브 회로층들은 메모리일 수 있는데, 예를 들어, SRAM 메모리, e-DRAM 메모리, 또는 이 두 개의 조합과 같은 메모리일 수 있다. 상기 로직 웨이퍼는 메모리 컨트롤러 또는 프로세서 코어와 같은 제어 및/또는 로직 회로를 포함한다. 또 다른 실시예에서, 상기 인터페이스층 및 단 하나의 액티브 회로층(예, 메모리층)은 상기 로직 웨이퍼의 탑 상에 스택된다.
또한, 위에서 기술된 공정에 사용되는 웨이퍼들 중 하나 또는 그 이상은 SOI(silicon-on-insulator) 웨이퍼일 수 있다. 예를 들어, 도 13은 3D 집적회로 구조를 도시하는데, 이 3D 집적회로 구조에서 모든 층들은 본 발명의 일 실시예에 따른 SOI 웨이퍼들 상에 형성된다. 다른 실시예에서, 상기 베이스 웨이퍼는 SOI 기판(예를 들어, 도 13에 도시된 것과 같은 것)인 반면, 상기 액티브 회로층들 및 상기 인터페이스층을 위한 웨이퍼들은 벌크 실리콘 웨이퍼들(예를 들어, 도 12에 도시된 것과 같은 것)이다. 또 다른 실시예에서, 상기 베이스 웨이퍼는 SOI 기판(예를 들어, 도 13에 도시된 것과 같은 것)이고, 상기 액티브 회로층들을 위한 웨이퍼들은 SOI 웨이퍼(예를 들어, 도 13에 도시된 것과 같은 것)와 벌크 실리콘 웨이퍼(예를 들어, 도 12에 도시된 것과 같은 것) 둘 모두를 포함하며, 상기 인터페이스층을 위한 웨이퍼는 SOI 또는 벌크 실리콘 웨이퍼일 수 있다.
도 14는 본 발명의 일 실시예에 따른 스택 구조의 인터페이스층에서 회로 소자들을 갖는 3D 집적회로 구조를 도시한다. 이 실시예에서, 상기 인터페이스층은 액티브 회로 및/또는 패시브 회로 소자들의 제공을 통한 추가 기능을 포함한다. 예를 들어, 상기 인터페이스층은 전압 그리드(voltage grid)를 안정화시키기 위한 디커플링 커패시터층을 포함할 수 있다. 이와는 다르게 또는 추가로, 상기 인터페이스층은 액티브 트랜지스터들 및 패시브 소자들에 의해 형성된 전압 안정 회로(voltage regulation circuitry)(예를 들어, 디커플링 커패시터들)를 포함할 수 있다.
따라서, 본 발명의 실시예들은 3D 집적회로 디바이스를 제조하기 위해 P+/P- 기판을 이용한다. 이는 매우 얇은 층들에 이르기까지 정밀하게 제어가능한 기판 제거를 할 수 있도록 한다. 따라서, 본 발명은 3D 집적을 위한 알려진 기판 씨닝 기술들에 존재하는 제어가능한 기판 씨닝의 부족 문제를 극복한다. 이는 구리로 채워질 수 있는 저 형상비의 비아들이 가능하도록 하고, 그래서 저 저항을 제공할 수 있도록 한다. 또한, 본 발명의 실시예들에서, 비용면에서 효율적이고 안정적인 범용 식각 정지층이 제공된다.
위에 기술된 본 발명의 실시예들은 본 발명의 원리들에 관해 예시되도록 의도된다. 이들 디바이스 제조 공정들은 전통적인 반도체 제조 방법과 호환가능하며, 따라서 당해 기술 분야에서 통상의 기술을 가진 자에 의해 여러 가지 변형 예들 및 개조 예들이 만들어질 수 있다. 이 모든 변형 예들은 여전히 본 발명의 범위 내에 들어온다. 예를 들어, 위에서 논의된, 여러 가지 층 두께들, 재료 유형들, 증착 기술들 등으로 한정되는 것은 아니다.
더 나아가, 본 발명의 예들의 특징들 중 일부는 다른 특징들에 관한 상응하는 사용없이 유리하도록 사용될 수 있다. 이와 같이, 앞서의 설명은 본 발명의 원리들, 가르침들, 예들 및 실시예들에 관해 단지 예시적인 것으로 고려되어야 하는 것이지, 그것들을 한정하려는 것으로 고려되어서는 아니된다.
이들 실시예들은 단지 여기서의 발명의 가르침들의 여러가지 유리한 사용들의 예들일 뿐임을 이해해야 할 것이다. 일반적으로, 본 출원의 명세서에서의 서술들은 여러 가지 청구되는 발명들의 어떤 범위도 한정하지는 않는다. 더욱이, 몇몇 서술들은 본 발명의 일부 특징들에 적용될 수 있지만, 다른 것들에는 적용되지 않을 수 있다. 일반적으로, 만약 다르게 지시되지 않는다면, 단수의 소자들은 복수 일 수 있고, 그 반대의 경우에는 일반성을 잃지 않는 범위 내에서 그 반대일 수 있다.
위에서 기술된 회로는 집적회로 칩을 위한 설계의 일부이다. 상기 칩 설계는 그래픽 컴퓨터 프로그래밍 언어로 생성되고, 컴퓨터 스토리지 매체(예, 디스크, 테이프, 물리적 하드 드라이브, 가상 하드 드라이브(예, 스토리지 접근 네트워크에서와 같이))에 저장된다. 만약 설계자가 칩들을 제조하지 않거나 칩들을 제조하기 위해 사용되는 포토리소그래피 마스크들을 제조하지 않는다면, 이 설계자는 물리적 수단에 의해(예, 그 설계를 저장하는 스토리지 매체의 카피를 제공함에 의해) 또는 전기적으로(예, 인터넷을 통해) 이러한 엔티티들로, 직접적으로 또는 간접적으로 최종 설계를 전송한다. 그런 다음, 저장된 설계는 포토리소그래피 마스크들의 제조를 위해 적절한 형식(예, GDSII)으로 변환되는데, 이 포토리소그래피 마스크들은 전형적으로 웨이퍼 상에 형성될 해당 설계 칩의 다수의 카피들을 포함한다. 상기 포토리소그래피 마스크들은 식각되거나 그렇지 않고 처리될 웨이퍼의 영역들(및/또는 그 상의 층들)을 정의하기 위해 이용된다.
위에서 기술되는 방법은 집적회로 칩들의 제조에 사용된다. 상기 최종 집적회로 칩들은 제조자에 의해 베어 칩(bare chip)으로서, 미가공(raw) 웨이퍼 형태(즉, 다수의 패키지되지 않은 칩들을 갖는 하나의 웨이퍼로서), 또는 패키지된 형태로 배포될 수 있다. 후자의 경우, 상기 칩은 하나의 칩 패키지(예를 들어, 마더보드 또는 기타 더 높은 레벨의 캐리어에 부착되는 리드들을 갖는 플라스틱 캐리어)에 또는 멀티칩 패키지(예를 들어, 표면 배선들 또는 매립 배선들 둘 모두 또는 둘 중 하나를 갖는 세라믹 캐리어)에 실장된다. 어느 경우든, 그런 다음 상기 칩은, (a) 마더보드와 같은 중간 제품, 또는 (b) 최종 제품 중 어느 하나의 일부로서 다른 칩들, 개별 회로 소자들, 및/또는 기타 신호 처리 디바이스들과 통합된다. 상기 최종 제품은 집적회로 칩들을 포함할 수 있는데, 이 집적회로 칩들의 범위는, 장난감들 및 기타 저가 제품들에서부터 디스플레이, 키보드, 또는 기타 입력 디바이스를 갖는 향상된 컴퓨터 제품들, 및 중앙 처리장치에 이른다.
도 15는 예를 들어, 반도체 IC 로직 설계, 시뮬레이션, 테스트, 레이아웃, 및 제조에서 사용되는 예시적인 설계 흐름(900)의 블록도를 보여준다. 설계 흐름(900)은 위에서 기술되고 도 1-14에 도시된 설계 구조들 및/또는 디바이스들의 논리적 또는 기능적으로 균등한 표현들을 발생시키기 위해 설계 구조들 또는 디바이스들을 처리하기 위한 공정들 및 메커니즘들을 포함한다. 설계 흐름(900)에 의해 처리 및/또는 발생된 설계 구조들은, 데이터 처리 시스템 상에서 실행 또는 처리될 경우 논리적, 구조적, 기계적, 또는 기능적으로 하드웨어 컴포넌트들, 회로들, 디바이스들, 또는 시스템들에 균등한 표현을 발생시키는 데이터 및/또는 명령들을 포함하기 위해, 머신-판독가능 전송 또는 스토리지 매체 상에 인코딩될 수 있다. 설계 흐름(900)은 설계되고 있는 표현의 유형에 의존하여 변할 수 있다. 예를 들어, 주문형 집적회로(application specific IC, ASIC)를 구성하기 위한 설계 흐름(900)은 표준 컴포넌트를 설계하기 위한 설계 흐름(900)과 다를 수 있고, 또는 프로그램가능 어레이(예를 들어, 프로그램가능 게이트 어레이(programmable gate array, PGA) 또는 Altera®Inc. 또는 Xilinx®Inc.에 의해 제공되는 필드 프로그램가능 게이트 어레이(field programmable gate array, FPGA)) 내에 그 설계를 예시(instantiate)하기 위한 설계 흐름(900)과 다를 수 있다.
도 15는 설계 프로세스(910)에 의해 바람직하게 처리되는 입력 설계 구조(920)를 포함하는 그러한 다수의 설계 구조들을 도시한다. 설계 구조(920)는 하드웨어 디바이스의 논리적으로 균등한 기능적 표현을 생성하기 위해 설계 프로세스(910)에 의해 발생 및 처리되는 논리적 시뮬레이션 설계 구조일 수 있다. 설계 구조(920)는 설계 프로세스(910)에 의해 처리될 경우 하드웨어 디바이스의 물리적 구조의 기능적 표현을 발생시키는 데이터 및/또는 프로그램 명령들을 더 또는 그 대신에 포함할 수 있다. 기능적 및/또는 구조적 설계 특징들 어느 것을 표현하든, 설계 구조(920)는 코어 개발자/설계자에 의해 구현되는 것과 같은 전자 컴퓨터-지원 설계(electronic computer-aided design, ECAD)를 사용하여 발생될 수 있다. 머신-판독가능 데이터 전송, 게이트 어레이, 또는 스토리지 매체 상에서 인코딩될 경우, 설계 구조(920)는, 도 1-14에 도시된 것들과 같은 전자 컴포넌트, 회로, 전자 또는 로직 모듈, 장치, 디바이스, 또는 시스템을 시뮬레이션하거나 기능적으로 표현하기 위해 설계 프로세스(910) 내에 하나 또는 그 이상의 하드웨어 및/또는 소프트웨어 모듈들에 의해 접근 및 처리될 수 있다. 이와 같이, 설계 구조(920)는, 설계 또는 시뮬레이션 데이터 처리 시스템에 의해 처리될 경우, 회로들 또는 하드웨어 로직 설계의 다른 레벨들을 표현하는 컴퓨터-실행가능 코드 구조들, 인간 및/또는 머신-판독가능 소스 코드를 포함하는 파일들 또는 다른 데이터 구조들, 및 컴파일된 구조들을 포함하는 구조들을 포함할 수 있다. 이러한 데이터 구조들은 하드웨어-기술 언어(hardware-description language, HDL) 설계 엔티티들 또는 저-레벨 HDL 설계 언어들(예를 들어, Verilog 및 VHDL), 및/또는 고-레벨 설계 언어들(예, C 또는 C++)을 따르고 및/또는 호환가능한 다른 데이터 구조들을 포함할 수 있다.
설계 프로세스(910)는 바람직하게는 설계 구조(920)와 같은 설계 구조들을 포함할 수 있는 네트리스트(980)를 발생시키기 위해, 도 1-14에 도시된 컴포넌트들, 회로들, 디바이스들, 또는 로직 구조들의 설계/시뮬레이션 기능에 균등한 것을 종합(synthesize), 변환(translate), 또는 처리하기 위한 하드웨어 및/또는 소프트웨어 모듈들을 채용 및 편입시킬 수 있다. 네트리스트(netlist)(980)는, 예를 들어, 와이어들(wires), 개별 컴포넌트들, 로직 게이트들, 제어 회로들, I/O 디바이스들, 모델들 등의 리스트를 나타내는 컴파일 또는 처리된 데이터 구조들을 포함할 수 있는데, 이 리스트는 집적회로 설계에서 회로들 및 다른 소자들에 대한 연결들을 기술한다. 네트리스트(980)는 반복적 처리를 사용하여 종합될 수 있는데, 여기서 네트리스트(980)는 디바이스를 위한 파라미터들 및 설계 사양들에 의존하여 한 번 또는 그 이상으로 재종합(resynthesize)된다. 여기에 기술되는 다른 설계 유형들에서와 같이, 네트리스트(980)는 머신-판독가능 데이터 스토리지 매체 상에 기록되거나 프로그램가능 게이트 어레이 내에 프로그램될 수 있다. 상기 매체는 자기 또는 광 디스크 드라이브, 프로그램가능 게이트 어레이, 컴팩트 플래시, 또는 기타 플래시 메모리와 같은 비-휘발성 스토리지 매체일 수 있다. 또한, 또는 이와 다르게는, 상기 매체는 시스템 또는 캐시 메모리, 버퍼 공간, 또는 전기적 또는 광학적 도전성 디바이스들 및 재료들일 수 있는데, 이들 상에서 데이터 패킷들은 인터넷, 또는 기타 네트워킹에 적합한 수단을 통해 전송 및 중간에 저장될 수 있다.
설계 프로세스(910)는 네트리스트(980)를 포함하는 다양한 입력 데이터 구조 유형들을 처리하기 위한 하드웨어 및 소프트웨어 모듈들을 포함할 수 있다. 이러한 데이터 구조 유형들은, 예를 들어, 라이브러리 엘리먼트들(930) 내에 존재할 수 있고, 주어진 제조 기술(예, 다른 기술 노드들, 32nm, 45nm, 90nm 등)에 대한, 모델들, 레이아웃들, 및 심볼 표현들을 포함하여, 흔히 사용되는 소자들, 회로들, 및 디바이스들의 세트를 포함할 수 있다. 상기 데이터 구조 유형들은 설계 사양들(940), 특성 데이터(950), 검증 데이터(960), 설계 규칙들(970), 및 테스트 데이터 파일들(985)을 더 포함할 수 있는데, 이것들은 입력 테스트 패턴들, 출력 테스트 결과들, 및 기타 테스팅 정보를 포함할 수 있다. 설계 프로세스(910)는, 예를 들어, 표준 기계 설계 프로세스들(예를 들어, 스트레스 분석, 열 분석, 기계적 이벤트 시뮬레이션, 공정 시뮬레이션(예, 캐스팅, 몰딩, 및 다이 프레스 형성 등과 같은 동작들에 대한)을 더 포함할 수 있다. 기계 설계 기술 분야에서 통상의 기술을 가진 자라면 발명의 범위 및 사상을 벗어나지 않고서 설계 프로세스(910)에 사용되는 가능한 정도의 툴들 및 어플리케이션들을 또한 포함할 수 있다. 설계 프로세스(910)는 또한 타이밍 분석, 검증, 설계 규칙 체킹, 위치 및 경로 동작들 등과 같은 표준 회로 설계 프로세스들을 수행하기 위한 모듈들을 포함할 수 있다.
설계 프로세스(910)는, 제2 설계 구조(990)를 발생시키기 위해, (만약 적용가능하다면) 추가 기계적 설계 또는 데이터에 따라 설명된 지원 데이터 구조들 모두 또는 일부와 함께 설계 구조(920)를 처리하기 위해 HDL 컴파일러들 및 시뮬레이션 모델 구성 툴들과 같은 논리적 및 물리적 설계 툴들을 채용 및 편입시킬 수 있다. 설계 구조(990)는 기계적 디바이스들 및 구조들(예, IGES, DXF, 파라솔리드 XT, JT, DRG, 또는 이러한 기계적 설계 구조들을 저장 또는 제공하기 위한 기타 적절한 형식으로 저장된 정보)의 데이터의 교환을 위해 사용되는 데이터 형식으로 스토리지 매체 또는 프로그램가능 게이트 어레이 상에 존재한다. 설계 구조(920)와 유사하게, 설계 구조(990)는 바람직하게는, 하나 또는 그 이상의 파일들, 데이터 구조들, 또는 다른 컴퓨터-인코딩된 데이터, 또는 전송 또는 데이터 스토리지 매체에 존재하는 명령들 및 ECAD 시스템에 의해 처리될 경우, 하나 또는 그 이상의 파일들, 데이터 구조들, 또는 도 1-14에 도시된 발명의 실시예들 중 하나 또는 그 상과 논리적 또는 기능적으로 균등한 형태를 발생시키는 다른 컴퓨터-인코딩된 데이터 또는 명령들을 포함한다. 일 실시예에서, 설계 구조(990)는 컴파일된, 실행가능한 HDL 시뮬레이션 모델을 포함할 수 있는데, 이 HDL 시뮬레이션 모델은 도 1-14에 도시된 디바이스들을 기능적으로 시뮬레이션한다.
설계 구조(990)는 또한 집적회로들의 레이아웃 데이터의 교환을 위해 사용되는 데이터 형식 및/또는 상징적 데이터 형식(예를 들어, GDSII(GDS2)에 저장된 정보, GL1, OASIS, 맵 파일들(map files), 또는 이러한 설계 데이터 구조들을 저장하기에 적합한 기타 형식)을 채용할 수 있다. 설계 구조(990)는, 예를 들어, 상징적 데이터, 맵 파일들, 테스트 데이터 파일들, 설계 내용 파일들, 제조 데이터, 레이아웃 파라미터들, 와이어들, 금속의 레벨들, 비아들, 형상들, 제조 라인을 통하여 라우트하기 위한 데이터, 및 제조자 또는 다른 설계자/개발자에 의해 요구되는 기타 데이터 - 이것들은 도 1-14에 도시되고 위에서 기술된 디바이스 또는 구조를 생성하기 위한 것임 - 와 같은 정보를 포함할 수 있다. 그런 다음, 설계 구조(990)는 단계 995로 진행될 수 있고, 이 단계에서, 예를 들어, 설계 구조(990)는 테이프-아웃(tape-out)으로 진행되며 제조로 릴리스되고, 마스크 하우스로 릴리스되고, 다른 설계 하우스로 보내지며, 고객에게로 다시 보내진다.

Claims (25)

  1. 3D 집적회로 제조 방법에 있어서,
    인터페이스 웨이퍼를 제공하는 단계 - 상기 인터페이스 웨이퍼는 제1 와이어링층 및 쓰루-실리콘 비아들을 포함함 -;
    P- 층에 의해 덮힌 P+ 부분을 포함하는 제1 액티브 회로층 웨이퍼를 제공하는 단계 - 상기 제1 액티브 회로층 웨이퍼의 P- 층은 액티브 회로 및 쓰루-실리콘 비아들을 포함함 -;
    상기 인터페이스 웨이퍼에 상기 제1 액티브 회로층 웨이퍼 표면(face)을 본딩하는 단계;
    상기 인터페이스 웨이퍼에 상기 제1 액티브 회로층 웨이퍼 표면을 본딩한 후, 상기 제1 액티브 회로층 웨이퍼의 P+ 부분을 상기 제1 액티브 회로층 웨이퍼의 P- 층에 대해 선택적으로 제거하는 단계;
    상기 제1 액티브 회로층 웨이퍼의 P+ 부분을 선택적으로 제거한 후, 상기 P- 층의 뒷면 상에 제2 와이어링층을 제조하는 단계;
    P- 층에 의해 덮힌 P+ 부분을 포함하는 제2 액티브 회로층 웨이퍼를 제공하는 단계 - 상기 제2 액티브 회로층 웨이퍼의 P- 층은 액티브 회로를 포함함 -;
    상기 제2 와이어링층에 상기 제2 액티브 회로층 웨이퍼 표면을 본딩하는 단계;
    상기 제2 와이어링층에 상기 제2 액티브 회로층 웨이퍼 표면을 본딩한 후, 상기 제2 액티브 회로층 웨이퍼의 P+ 부분을 상기 제2 액티브 회로층 웨이퍼의 P- 층에 대해 선택적으로 제거하는 단계;
    상기 제2 액티브 회로층 웨이퍼의 P+ 부분을 선택적으로 제거한 후, 상기 제2 액티브 회로층 웨이퍼의 뒷면 상에 제3 와이어링층을 제조하는 단계;
    제4 와이어층을 포함하는 베이스 웨이퍼를 제공하는 단계;
    상기 베이스 웨이퍼에 상기 제3 와이어링층 표면을 본딩하는 단계; 및
    상기 베이스 웨이퍼에 상기 제3 와이어링층 표면을 본딩한 후, 인터페이스층을 형성하기 위해 상기 인터페이스 웨이퍼를 씨닝(thinning)하고, 상기 인터페이스층 상에 솔더 범프들을 포함하는 금속배선들을 형성하는 단계 - 상기 솔더 범프들은 상기 인터페이스층에서 쓰루-실리콘 비아들을 통하여 상기 제1 와이어링층에 결합됨 - 를 포함하되,
    상기 인터페이스 웨이퍼는, 상기 제1 액티브 회로층 웨이퍼의 P+ 부분을 상기 제1 액티브 회로층 웨이퍼의 P- 층에 대해 선택적으로 식각하기 위해 상기 선택적으로 제거하는 단계에서 사용되는 식각액에 용해되지 않는 재료로 형성되는
    3D 집적회로 제조 방법.
  2. 3D 집적회로 구조 제조 방법에 있어서,
    P- 층에 의해 덮힌 P+ 부분을 포함하는 제1 액티브 회로층 웨이퍼를 제공하는 단계 - 상기 제1 액티브 회로층 웨이퍼의 P- 층은 액티브 회로를 포함함 -;
    제1 와이어링층을 포함하는 인터페이스 웨이퍼에 상기 제1 액티브 회로층 웨이퍼 표면을 본딩하는 단계;
    상기 제1 웨이퍼에 상기 제1 액티브 회로층 웨이퍼 표면을 본딩한 후, 상기 제1 액티브 회로층 웨이퍼의 P+ 부분을 상기 제1 액티브 회로층 웨이퍼의 P- 층에 대해 선택적으로 제거하는 단계; 및
    상기 제1 액티브 회로층 웨이퍼의 P+ 부분을 선택적으로 제거한 후, 상기 P- 층의 뒷면 상에 와이어링층을 제조하는 단계를 포함하는
    3D 집적회로 구조 제조 방법.
  3. 청구항 2에 있어서, 상기 3D 집적회로 구조 제조 방법은
    제2 와이어링층을 포함하는 베이스 웨이퍼를 제공하는 단계; 및
    상기 베이스 웨이퍼에 상기 P- 층의 뒷면 상의 와이어링층 표면(face)을 본딩하는 단계를 더 포함하는
    3D 집적회로 구조 제조 방법.
  4. 청구항 3에 있어서, 상기 3D 집적회로 구조 제조 방법은
    상기 베이스 웨이퍼에 상기 P- 층의 뒷면 상의 와이어링층 표면을 본딩한 후, 인터페이스층을 형성하기 위해 상기 인터페이스 웨이퍼를 씨닝(thinning)하고, 상기 인터페이스층 상에 금속배선들을 형성하는 단계 - 상기 금속배선들은 상기 인터페이스층에서 비아들을 통해 상기 제1 와이어링층에 결합됨 - 를 더 포함하는
    3D 집적회로 구조 제조 방법.
  5. 청구항 3에 있어서, 상기 베이스 웨이퍼는 로직 회로를 포함하는
    3D 집적회로 구조 제조 방법.
  6. 청구항 2에 있어서, 상기 인터페이스 웨이퍼는 상기 제1 액티브 회로층 웨이퍼의 P+ 부분을 상기 제1 액티브 회로층 웨이퍼의 P- 층에 대해 선택적으로 식각하기 위해 상기 선택적으로 제거하는 단계에서 사용되는 식각액에 용해되지 않는 재료로 형성되는
    3D 집적회로 구조 제조 방법.
  7. 청구항 2에 있어서, 상기 제1 액티브 회로층 웨이퍼는 쓰루-실리콘 비아들을 더 포함하는
    3D 집적회로 구조 제조 방법.
  8. 청구항 2에 있어서, 상기 3D 집적회로 구조 제조 방법은
    P- 층에 의해 덮힌 P+ 부분을 포함하는 또 다른 액티브 회로층 웨이퍼를 제공하는 단계 - 상기 또 다른 액티브 회로층 웨이퍼의 P- 층은 액티브 회로를 포함함 -;
    이전의 액티브 회로층 웨이퍼의 P- 층의 뒷면 상의 와이어링층에 상기 또 다른 액티브 회로층 웨이퍼 표면을 본딩하는 단계;
    상기 또 다른 액티브 회로층 표면을 본딩한 후, 상기 또 다른 액티브 회로층 웨이퍼의 P+ 부분을 상기 또 다른 액티브 회로층 웨이퍼의 P- 층에 대해 선택적으로 제거하는 단계; 및
    상기 또 다른 액티브 회로층 웨이퍼의 P+ 부분을 선택적으로 제거한 후, 상기 또 다른 액티브 회로층 웨이퍼의 P- 층의 뒷면 상에 또 다른 와이어링층을 제조하는 단계를 더 포함하는
    3D 집적회로 구조 제조 방법.
  9. 청구항 8에 있어서, 상기 3D 집적회로 구조 제조 방법은
    또 다른 액티브 회로층 웨이퍼를 제공하는 단계, 상기 또 다른 액티브 회로층 웨이퍼를 본딩하는 단계, 상기 또 다른 액티브 회로층 웨이퍼의 P+ 부분을 선택적으로 제거하는 단계, 및 상기 또 다른 액티브 회로층 웨이퍼의 P- 층의 뒷면 상에 또 다른 와이어링층을 제조하는 단계를, N 번 반복하는 단계를 더 포함하는
    3D 집적회로 구조 제조 방법.
  10. 청구항 9에 있어서, 상기 3D 집적회로 구조 제조 방법은
    제2 와이어링층을 포함하는 베이스 웨이퍼를 제공하는 단계; 및
    상기 베이스 웨이퍼에 N 번째 웨이퍼의 P- 층의 뒷면 상의 와이어링층 표면을 본딩하는 단계를 더 포함하는
    3D 집적회로 구조 제조 방법.
  11. 3D 집적회로 구조를 제조하기 위한 프로그램으로 인코딩된 실체적인 컴퓨터 판독가능 매체로서, 상기 프로그램은,
    P- 층에 의해 덮힌 P+ 부분을 포함하는 제1 액티브 회로층 웨이퍼를 제공하는 단계 - 상기 제1 액티브 회로층 웨이퍼의 P- 층은 액티브 회로를 포함함 -;
    제1 와이어링층을 포함하는 인터페이스 웨이퍼에 상기 제1 액티브 회로층 웨이퍼 표면(face)을 본딩하는 단계;
    상기 인터페이스 웨이퍼에 상기 제1 액티브 회로층 웨이퍼 표면을 본딩한 후, 상기 제1 액티브 회로층 웨이퍼의 P+ 부분을 상기 제1 액티브 회로층 웨이퍼의 P- 층에 대해 선택적으로 제거하는 단계; 및
    상기 제1 액티브 회로층 웨이퍼의 P+ 부분을 선택적으로 제거한 후, 상기 P- 층의 뒷면 상에 와이어링층을 제조하는 단계;
    를 수행하는 명령들을 포함하는
    컴퓨터 판독가능 매체.
  12. 청구항 11에 있어서, 상기 프로그램은
    제2 와이어링층을 포함하는 베이스 웨이퍼를 제공하는 단계; 및
    상기 베이스 웨이퍼에 상기 P- 층의 뒷면 상의 와이어링층 표면을 본딩하는 단계;
    를 수행하는 명령들을 더 포함하는
    컴퓨터 판독가능 매체.
  13. 청구항 12에 있어서, 상기 프로그램은
    상기 베이스 웨이퍼에 상기 P- 층의 뒷면 상의 와이어링층 표면을 본딩한 후, 인터페이스층을 형성하기 위해 상기 인터페이스층을 씨닝(thinning)하고, 상기 인터페이스층 상에 금속배선들을 형성하는 단계 - 상기 금속배선들은 상기 인터페이스층에서 비아들을 통해 상기 제1 와이어링층에 결합됨 -;
    를 수행하는 명령들을 더 포함하는
    컴퓨터 판독가능 매체.
  14. 청구항 11에 있어서, 상기 인터페이스 웨이퍼는
    상기 제1 액티브 회로층 웨이퍼의 P+ 층을 상기 제1 액티브 회로층 웨이퍼의 P- 층에 대해 선택적으로 식각하기 위해 선택적으로 제거하는 단계에서 사용되는 식각액에 용해되지 않는 재료로 구성되는
    컴퓨터 판독가능 매체.
  15. 청구항 11에 있어서, 상기 프로그램은
    P- 층에 의해 덮힌 P+ 부분을 포함하는 또 다른 액티브 회로층 웨이퍼를 제공하는 단계 - 상기 또 다른 액티브 회로층 웨이퍼의 P- 층은 액티브 회로를 포함함 -;
    이전의 액티브 회로층 웨이퍼의 P- 층의 뒷면 상의 와이어링층에 상기 또 다른 액티브 회로층 웨이퍼 표면을 본딩하는 단계;
    상기 또 다른 액티브 회로층 웨이퍼 표면을 본딩한 후, 상기 또 다른 액티브 회로층 웨이퍼의 P+ 부분을 상기 또 다른 액티브 회로층 웨이퍼의 P- 층에 대해 선택적으로 제거하는 단계; 및
    상기 또 다른 액티브 회로층 웨이퍼의 P+ 부분을 선택적으로 제거한 후, 상기 또 다른 액티브 회로층 웨이퍼의 P- 층의 뒷면 상에 또 다른 와이어링층을 제조하는 단계;
    를 수행하는 명령들을 더 포함하는
    컴퓨터 판독가능 매체.
  16. 청구항 15에 있어서, 상기 프로그램은,
    상기 또 다른 액티브 회로층 웨이퍼를 제공하는 단계, 상기 또 다른 액티브 회로층 웨이퍼를 본딩하는 단계, 상기 또 다른 액티브 회로층 웨이퍼의 P+ 부분을 선택적으로 제거하는 단계; 및 상기 또 다른 액티브 회로층 웨이퍼의 P- 층의 뒷면 상에 또 다른 와이어링층을 제조하는 단계를, N 번 반복하는 단계를 수행하는 명령들을 더 포함하는
    컴퓨터 판독가능 매체.
  17. 청구항 16에 있어서, 상기 프로그램은
    제2 와이어링층을 포함하는 베이스 웨이퍼를 제공하는 단계; 및
    상기 베이스 웨이퍼에 N 번째 웨이퍼의 P- 층의 뒷면 상의 와이어링층 표면을 본딩하는 단계;
    를 수행하는 명령들을 더 포함하는
    컴퓨터 판독가능 매체.
  18. 3D 집적회로 구조에 있어서,
    제1 와이어링층을 포함하는 인터페이스 웨이퍼;
    P- 층을 포함하는 제1 액티브 회로층 웨이퍼 - 상기 P- 층은 액티브 회로를 포함하고, 상기 제1 회로층 웨이퍼 표면(face)은 상기 인터페이스 웨이퍼에 결합됨 -;
    상기 P- 층의 뒷면 상의 제2 와이어링층; 및
    P- 층에 의해 덮힌 P+ 부분을 포함하는 제2 액티브 회로층 웨이퍼 - 상기 제2 액티브 회로층 웨이퍼의 P- 층은 액티브 회로를 포함하고, 상기 제2 액티브 회로층 웨이퍼 표면은 상기 제2 와이어링층에 본딩됨 - 를 포함하는
    3D 집적회로 구조.
  19. 청구항 18에 있어서, 상기 인터페이스 웨이퍼는 상기 제2 액티브 회로층 웨이퍼의 P+ 부분을 상기 제2 액티브 회로층 웨이퍼의 P- 층에 대해 선택적으로 제거할 수 있는 식각액에 용해되지 않는 재료로 형성되는
    3D 집적회로 구조.
  20. 청구항 18에 있어서, 상기 제1 액티브 회로층 웨이퍼의 P- 층은 쓰루-실리콘 비아들을 더 포함하는
    3D 집적회로 구조.
  21. 청구항 18에 있어서, 상기 제1 액티브 회로층 웨이퍼는 벌크 실리콘 웨이퍼를 포함하고, 상기 제2 액티브 회로층 웨이퍼는 벌크 실리콘 웨이퍼를 포함하는
    3D 집적회로 구조.
  22. 청구항 18에 있어서, 상기 제1 액티브 회로층 웨이퍼는 SOI 웨이퍼를 포함하고, 상기 제2 액티브 회로층 웨이퍼는 벌크 실리콘 웨이퍼를 포함하는
    3D 집적회로 구조.
  23. 청구항 18에 있어서, 상기 제1 액티브 회로층 웨이퍼는 SOI 웨이퍼를 포함하고, 상기 제2 액티브 회로층 웨이퍼는 SOI 웨이퍼를 포함하는
    3D 집적회로 구조.
  24. 청구항 18에 있어서, 상기 인터페이스 웨이퍼는 액티브 회로 및/또는 패시브 회로 소자들을 더 포함하는
    3D 집적회로 구조.
  25. 청구항 18에 있어서, 상기 인터페이스 웨이퍼는 디커플링 커패시터들 및/또는 전압 안정 회로를 더 포함하는
    3D 집적회로 구조.
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