CN108242403A - 一种无基板半导体封装制造方法 - Google Patents

一种无基板半导体封装制造方法 Download PDF

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Abstract

一种无基板半导体封装制造方法，提供金属基板，在金属基板上形成图案，图案包含封装焊垫区、导电联机区与晶粒置放区。半导体晶粒置放于晶粒置放区，然后进行注入封装胶步骤，固化封装胶后，移除金属基板的背面，一直到图案的底部露出。

Description

一种无基板半导体封装制造方法
技术领域
本发明涉及一种半导体封装方法，尤其涉及一种无基板的半导体封装方法。
背景技术
请参考图1，图1揭示传统半导体封装，其具有晶粒20，晶粒20通过黏胶30附着于基板10之上，晶粒以传统打线方式(Wire bonding)或以覆晶方式(Flip chip)(图中未示)与基板10上的导电线路连接，而后通过基板10上的导电通孔40电性连接至封装焊垫50。此种传统的封装方式，不管是以打线方式或覆晶方式置放晶粒，其最后封装的厚度H1都太厚，不利于微型化的电子产品。以图1为例，最后封装厚度H1等于基板10本身的厚度H2加上封装胶厚度H3。因应微型化电子产品的需求，有必要使封装后半导体产品的厚度减小。
发明内容
本发明揭露一种无基板半导体封装的制造方法，其方法为提供金属基板，金属基板具有厚度、第一表面与第二表面。形成第一图案在金属基板的第一表面上，其中第一图案具有图案厚度，且第一图案包含晶粒置放区、导电联机区以及封装焊接区。置放半导体晶粒于晶粒置放区上，形成封胶层在金属基板的第一表面、第一图案以及半导体晶粒上，其中封胶层填满第一图案与半导体晶粒间的间隙。之后移除该金属基板的第二表面，以薄化金属基板，使第一图案的底部暴露出来。
另一种方式是形成第一图案的同时，形成第二图案在金属基板的第一表面上，其中该第二图案具有该图案厚度。移除该金属基板的第二表面时，同时使第一图案与第二图案的底部暴露出来，其中第一图案与第二图案电性绝缘。图案厚度与原金属基板厚度比为1/5～1/10，第一图案与第二图案的总表面积与金属基板的表面积比大于30％。
当一种情况为当第一图案的底部暴露出来时，导电联机区、封装焊接区与晶粒置放区电性连接，而半导体晶粒以覆晶方式置于晶粒置放区上，且半导体晶粒的接合垫电性连接晶粒置放区。另一种情况是当第一图案的底部暴露出来时，导电联机区与封装焊接区电性连接，但晶粒置放区与导电联机区电性绝缘，半导体晶粒的接合垫以打线方式电性连接至导线连接区。
移除金属基板的第二表面的方法以研磨方式或蚀刻方式。而金属基板的材料包含，铜、铝、银或镍。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图的详细说明如下：
图1为传统半导体封装方法的示意图；
图2为本发明实施例的金属基板图案俯视图；
图3A为本发明金属基板侧视图；
图3B为本发明图2沿X-X图案化金属基板剖面图；
图3C为本发明置放晶粒后剖面图；
图3D为本发明封胶后剖面图；
图3E为本发明薄化金属基板剖面图；
图3F为本发明无基板封装剖面图；
图4为本发明另一实施例的金属基板图案俯视图；
图5为本发明另一实施例的金属基板图案俯视图；
图6A为本发明另一实施例金属基板侧面图；
图6B为本发明图5沿Y-Y图案化金属基板侧视图；
图6C为本发明另一实施例置放晶粒后剖面图；
图6D为本发明另一实施例封胶后剖面图；
图6E为本发明另一实施例薄化金属基板剖面图；
图6F为本发明另一实施例无基板封装剖面图；
图7为本发明另一实施例的金属基板图案俯视图。
【符号说明】
10 基板
20 晶粒
30 黏胶
40 导电通孔
50 封装焊垫
60 导电联机
70 封装胶
110 110'110" 金属基板
120 半导体晶粒
121 焊料
140 第一图案
141 晶粒置放区
143 导电联机区
145 封装焊垫区
160 第二图案
170 封装胶
180 晶粒设置区
210 210'210" 基板
221 导电接线
220 半导体晶粒
240 第一图案
243 晶粒置放区
245 封装焊垫区
270 封装胶
311 312 321 322 子基板
H1 封装厚度
H2 基板厚度
H3 封装胶厚度
Ht 无基板封装厚度
Hs 基板厚度
Hs1 厚度
Hs2 图案厚度
具体实施方式
以下将以附图揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些现有惯用的结构与组件在附图中将以简单示意的方式绘制。
请参考图2，图2揭示本发明的金属基板110，金属基板经过微影蚀刻后形成第一图案140，第一图案140包含晶粒置放区141、导电联机区143与封装焊垫区145。本图所揭示的实施例为四个外接脚的封装，其所封装的晶粒需要四个外接脚，在实际应用上，可因半导体晶粒所需外接的脚数，而设计不同外接脚的基板。
金属基板110的晶粒置放区141为置放半导体晶粒的地方，本图里四个晶粒置放区141形成晶粒设置区180，半导体晶粒将被置放在晶粒设置区180上。封装焊垫区145提供晶粒封装后电性外接到系统的封装外接脚，在本图中有四个封装外接脚。导电联机区143连接晶粒置放区141与封装焊垫区145，以引导半导体晶粒的讯号往返于晶粒与外接系统之间。
请参考图3A至图3F，其为本发明无基板半导体封装制造方法的流程图解说。请参考图3A，首先提供金属基板110，金属基板110具有基板厚度Hs，金属基板的材料包含金、银、铜或镍，但不限于此。接着在金属基板110的上表面形成第一图案140，形成第一图案140的方法包含微影蚀刻，也就是先涂布光阻，然后通过光罩曝光显影，而经蚀刻以形成第一图案。
请参考图3B，图3B为图2沿着X-X线的剖面图，图3B揭示第一图案140的晶粒置放区141与导电联机区143。第一图案140具有图案厚度Hs2，而基板100变为基板100'，其厚度为Hs1，图案厚度Hs2与基板厚度Hs的比为1/2～1/20，较佳为1/3～1/10。图案厚度Hs2与基板厚度Hs的比值越小，则封装后的厚度越小，越有利于微型化，但比值越小也容易导致制程良率过低，因此其比值应考虑制程良率与微型化厚度的需求选取适当的值。
请参考图3C，接着置放半导体晶粒120，本实施例中，半导体晶粒120以覆晶方式置放于第一图案140的晶粒置放区141(请同时参考第2B图)。半导体晶粒120的接合垫(Pads)通过焊料121电性连接第一图案140的晶粒置放区141，半导体晶粒120的电性讯号得以通过第一图案140的导电联机区143通往封装焊垫区145。接着请参考图3D，最后以灌注封装胶170于金属基板110'的上表面、第一图案140以及半导体晶粒120的上方，高温的封装胶170流动性佳，因此可以填满第一图案140与半导体晶粒120间的缝隙。最后固化封装胶170。
请参考图3E至图3F，对经过封胶成型的封装基板背面研磨或蚀刻(图3E箭头所指之处)，以薄化金属基板110"，一直到露出第一图案140的底部，此时形成无基板封装厚度Ht，其减少了厚度Hs1。
请参考图4，图4为本发明的另一实施例，若第一图案140的表面积，占基板总面积的比值很小，则为了形成第一图案140，必需蚀刻大面积的金属基板110，若使用干式蚀刻，则必需耗费很多时间；若是使用湿式蚀刻，则因为蚀刻大面积的负载效应，可能易造成第一图案140的侧向蚀刻过度，而使第一图案140倒塌。因此在第一图案140面积与金属基板面积比值很小的情况下，可以增加第二图案160，第二图案160无电性上的功能，其具有第一图案140相同的图案厚度Hs2，并且与第一图案无物理上的接触。第二图案160的功用纯粹是为了增加总图案面积，使刻蚀的面积变小，增加制程速度，且较易形成良好的第一图案140。当第一图案140与第二图案160的总面积占金属基板面积50％以上，则有较好的蚀刻效果，至少应有30％的面积比值以上。具有第二图案160的金属基板制程同图3B到图3F所示。
图5为本发明的另一个实施例，其为采打线(wire bonding)的封装。金属基板210上的第一图案240包含晶粒置放区243与封装焊垫区245，两者之间电性相连接。其制造流程请参考图6A至图6F。其中图6B为图5沿着Y-Y线的剖面图。如图6A所示，首先提供金属基板210，其具有基板厚度Hs、上表面与下表面，经过微影蚀刻金属基板210的上表面以形成第一图案240，如图6B所示，其具有图案厚度Hs2，此时金属基板变为厚度Hs1。
请参考图6C及图6D，置放半导体晶粒220于第一图案240上的晶粒置放区243，然后以打线方式，将半导体晶粒220上的接合垫(Pads)以导电接线221电性连接到第一图案240上的封装焊垫区245。最后以灌注封装胶270于金属基板210'的上表面、第一图案240以及半导体晶粒220的上方，高温的封装胶270流动性佳，因此可以填满第一图案240与半导体晶粒间的缝隙。最后图化封装胶270。
请参考图6E及图6F，对经过封胶成型的封装基板背面研磨或蚀刻(图6E箭头所指之处)，以薄化金属基板210"，一直到露出第一图案240的底部，此时形成无基板封装厚度Ht，其减少了厚度Hs1。在本实施例中，也可以如图4所示加入第二图案140，以增加图案的总表面积，其理由已详细说明过，在此不再赘述。
图7为本发明的另一实施例，在一个大面积的金属基板，可分割成数个子基板，本图所示的子基板数目为四个311、312、321、322，然实际上可依应用所需增加子基板的数目。金属基板经过图案化、半导体晶粒置放、联机(焊接或打线)、灌注封装胶、图化封装胶、薄化金属基板的下表面后，进行切割成各别的无基板半导体封装。
虽然本发明已以实施方式揭露如上，然而其并非用以限定本发明，任何熟习此技艺的本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围应当以权利要求书所界定的范围为准。

Claims (10)

1.一种无基板半导体封装的制造方法，其特征在于，包含：
提供金属基板，其具有厚度、第一表面与第二表面；
形成第一图案在该金属基板的该第一表面上，其中该第一图案具有图案厚度，且该第一图案包含晶粒置放区、导电联机区以及封装焊接区；
置放半导体晶粒于该晶粒置放区上；
形成封胶层在该金属基板的该第一表面、该第一图案以及该半导体晶粒上，其中该封胶层填满该第一图案与该半导体晶粒间的间隙；
移除该金属基板的该第二表面，以薄化该金属基板，使该第一图案的底部暴露出来。
2.如权利要求1所述的制造方法，其特征在于，
形成该第一图案的同时，形成第二图案在该金属基板的该第一表面上，其中该第二图案具有该图案厚度；
移除该金属基板的该第二表面时，同时使该第一图案与该第二图案的底部暴露出来，其中该第一图案与该第二图案电性绝缘。
3.如权利要求1所述的制造方法，其特征在于，该图案厚度与该金属基板该厚度比为1/5～1/10。
4.如权利要求2所述的制造方法，其特征在于，该第一图案与第二图案的总表面积与该金属基板的表面积比大于30％。
5.如权利要求2所述的制造方法，其特征在于，移除该金属基板的该第二表面的方法以研磨方式。
6.如权利要求2所述的制造方法，其特征在于，移除该金属基板的该第二表面的方法以蚀刻方式。
7.如权利要求2所述的制造方法，其特征在于，该金属基板的材料包含，铜、铝、银或镍。
8.如权利要求1所述的制造方法，其特征在于，当该第一图案的底部暴露出来时，该导电联机区、该封装焊接区与该晶粒置放区电性连接，该半导体晶粒以覆晶方式置于该晶粒置放区上，且该半导体晶粒的接合垫电性连接该晶粒置放区。
9.如权利要求1所述的制造方法，其特征在于，当该第一图案的底部暴露出来时，该导电联机区与该封装焊接区电性连接，且该晶粒置放区与该导电联机区电性绝缘，该半导体晶粒的接合垫以打线方式电性连接至导线连接区。
10.如权利要求1所述的制造方法，其特征在于，形成该第一图案与第二图案的方法包含微影蚀刻。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040097017A1 (en) * 2002-11-15 2004-05-20 Renesas Technology Corp. Method of manufacturing a semiconductor device
US6946324B1 (en) * 1998-06-10 2005-09-20 Asat Ltd. Process for fabricating a leadless plastic chip carrier
US7144517B1 (en) * 2003-11-07 2006-12-05 Amkor Technology, Inc. Manufacturing method for leadframe and for semiconductor package using the leadframe
US20080135939A1 (en) * 2006-12-08 2008-06-12 Chi Chih Lin Fabrication method of semiconductor package and structure thereof
CN102201348A (zh) * 2010-03-26 2011-09-28 力成科技股份有限公司 阵列切割式四方扁平无引脚封装方法
CN102683230A (zh) * 2012-05-30 2012-09-19 天水华天科技股份有限公司 四边扁平无引脚多圈排列ic芯片封装件生产方法及封装件
CN103715165A (zh) * 2012-10-02 2014-04-09 矽品精密工业股份有限公司 半导体封装件及其制法
CN108242426A (zh) * 2016-12-23 2018-07-03 上海新微技术研发中心有限公司 一种半导体器件及其制造方法
CN108242402A (zh) * 2016-12-26 2018-07-03 无锡华润华晶微电子有限公司 清模夹具及清模系统

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6946324B1 (en) * 1998-06-10 2005-09-20 Asat Ltd. Process for fabricating a leadless plastic chip carrier
US20040097017A1 (en) * 2002-11-15 2004-05-20 Renesas Technology Corp. Method of manufacturing a semiconductor device
US7144517B1 (en) * 2003-11-07 2006-12-05 Amkor Technology, Inc. Manufacturing method for leadframe and for semiconductor package using the leadframe
US20080135939A1 (en) * 2006-12-08 2008-06-12 Chi Chih Lin Fabrication method of semiconductor package and structure thereof
CN102201348A (zh) * 2010-03-26 2011-09-28 力成科技股份有限公司 阵列切割式四方扁平无引脚封装方法
CN102683230A (zh) * 2012-05-30 2012-09-19 天水华天科技股份有限公司 四边扁平无引脚多圈排列ic芯片封装件生产方法及封装件
CN103715165A (zh) * 2012-10-02 2014-04-09 矽品精密工业股份有限公司 半导体封装件及其制法
CN108242426A (zh) * 2016-12-23 2018-07-03 上海新微技术研发中心有限公司 一种半导体器件及其制造方法
CN108242402A (zh) * 2016-12-26 2018-07-03 无锡华润华晶微电子有限公司 清模夹具及清模系统

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