JP3264147B2 - 半導体装置、半導体装置用インターポーザ及びその製造方法 - Google Patents

半導体装置、半導体装置用インターポーザ及びその製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体チップを内
蔵した半導体装置、この半導体装置を搭載するための基
板又はリードフレームとして機能するインターポーザ及
びその製造方法に関するものである。
【0002】
【従来の技術】図10はBGA( Ball Grid Array:ボ
ール グリッド アレイ)による従来の半導体装置の概
略構成を示す正面図である。また、図11は図10の平
面図であり、図12は図10の主要部の構成を示す断面
図である。
【0003】基板1の片面には半導体チップ2が搭載さ
れ、その周辺には配線パターンが形成されている。この
配線パターンの内、他の実装用基板との接続に用いられ
る配線パターン3(入出力用)については、基板1の厚
み方向にスルーホール4が形成されている。このスルー
ホール4に接続可能にして基板1の下面には配線パター
ン5が形成されており、この配線パターン5と配線パタ
ーン3のランド3aとはスルーホール4内の導電メッキ
5を通して電気的に接続されている。また、半導体チッ
プ2のパッド(不図示)と配線パターン3とは、ボンデ
ィングワイヤ7によって接続されている。更に、搭載さ
れた部品全体を覆うようにして基板上面を樹脂材11で
モールドしてパッケージングを行うことにより、1つの
半導体装置が完成する。
【0004】次に、以上の様な構成の半導体装置を更に
別の基板8上に実装する場合について説明する。基板8
には入出力用配線パターン9が形成され、この配線パタ
ーン9と基板1側の配線パターン5との接続は、半田ボ
ール10を介して行われる。半田ボール10と各配線パ
ターンとの電気的及び機械的な接続は、リフロー炉等で
溶融した半田10a,10bによって行われる。
【0005】なお、この種の技術に関しては、例えば、
特開平3−94459号公報(金属ベース上に金メッキ
層等の非エッチング金属層によってダイボンディング部
及びボンディング部を形成した半導体チップモジュール
及びその製造方法)がある。この他、実開昭63−31
60号公報(樹脂パッケージの裏面からリードフレーム
を外部端子として突出させると共にパッケージ裏面に耐
熱性絶縁テープを配設した集積回路装置)、特開平5−
63109号公報(樹脂内にインナーリードからパッケ
ージの上面又は裏面に通じるコンタクトホールを設け、
この内部に導電材料を充填して外部接続用コンタクト部
にしたモールド型ICパッケージ)、特開平5−283
460号公報(リードパターンが形成された絶縁性のベ
ースフィルム上に半導体チップを搭載し、リードパター
ンに接続されたバンプをベースフィルムより露出させた
半導体装置)、特開平6−112354号公報(導電層
が形成された基板上に半導体ダイを搭載し、導電層に接
続された半田ボールを基板より露出させた薄型オーバー
モールデッド半導体デバイス及びその製造方法)、及び
特開平6−216276号公報(半導体チップの搭載面
に対して配線パターンの形成面を高くし、配線パターン
の内側と半導体チップをボンディングワイヤで接続し、
配線パターンの外側にはスルーホールを接続し、このス
ルーホールの露出部にソルダーバンプを接続させた半導
体装置)、特開平5−144995号公報(導体回路に
実装されるパッケージ基板にスルーホールを設け、この
スルーホールの下端と導体回路上のパターンとの間に金
属ボールを介在させる半導体パッケージ)、特開平5−
211202号公報(表面と裏面に複数の経路が設けら
れ、且つ表面の複数の経路を電気的に結合する導電トレ
ースを有するインターポーザに対し、フリップ・チップ
型の半導体装置を金属ボールを介して接続する複合フリ
ップ・チップ半導体装置とその製造方法及びバーンイン
の方法)、特開平3−269962号公報(樹脂材によ
る保持体の相互間にその厚み方向に膨出する様にして導
電部材を保持させ、この導電部材の表面を半田被覆した
電気的接続部材)等がある。
【0006】
【発明が解決しようとする課題】しかし、上記した従来
技術にあっては、以下に列挙するような問題を含んでい
る。 (a)特開平3−94459号公報に示される様に、パ
ッケージ内の部品構成数が多いため、パッケージの組立
て費用及び部材費用が高くなる。 (b)パッケージ内の配線長が長くなるため、実効イン
ダクタンスが大きくなり、信号伝送を行う場合にはクロ
ストークノイズが増え、高速伝送性が劣る。 (c)配線の接続点が多いため、温度サイクルでの熱応
力による疲労破断を生じ易い。 (d)スルーホール及び半田ボールは、それ自身が疲労
破断し易いため、信頼性が劣る。
【0007】そこで、本発明は、構造の簡略化、配線長
の短縮化、接続点数の低減、量産性の向上等を図ること
のできるリードフレーム及びこれを用いた半導体装置を
提供することを目的としている。
【0008】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、基板上に半導体チップを搭載し、該半
導体チップ上の電極と前記基板上のパッドとをワイヤボ
ンディングで接続し、外部との接続を前記半導体チップ
の周辺に配設された入出力端子によって行う構造を含む
半導体装置において、前記入出力端子は、前記基板の上
下面より露出する微細な柱状の電気導体であり、その一
端がボンディングパッドを兼ね、他端がランドを兼ね
いる共に、前記電気導体は、複数の細い金属線を樹脂材
で固定した構造を採用している。前記電気導体の一端
は、ボンディング性に優れた素材によるメッキを施すこ
とができる。更に、前記電気導体は、微細径の1本の金
属線の一端を釘状に膨出加工したものを用いることがで
きる。
【0009】また、上記の目的は、半導体チップが搭載
される領域を備え、該領域の周囲に入出力端子が配設さ
れた半導体装置用インターポーザにおいて、前記入出力
端子は、前記基板の上下面より露出する微細な柱状の電
気導体であり、その一端がボンディングパッドを兼ね、
他端がランドを兼ねていると共に、前記電気導体は、複
数の細い金属線を樹脂材で固定したものを用いる構成に
よっても達成される。また、前記電気導体の一端は、ボ
ンディング性に優れた素材によるメッキを施すことが望
ましい。更に、前記電気導体は、微細径の1本の金属線
の一端を釘状に膨出加工したものを用いることができ
る。
【0010】また、上記の目的は、半導体チップが搭載
される領域を備え、該領域の周囲に入出力端子が配設さ
れた半導体装置用インターポーザにおいて、微細な柱状
の電気導体を前記入出力端子とし、この電気導体を治具
に位置決めして装着し、前記治具に液状の樹脂材を流し
込んで基板を作成する方法によっても達成される。この
場合、前記電気導体は、複数の細い金属線を樹脂材で固
定した構成にすることができる。更に、前記方法におけ
る電気導体は、微細径の1本の金属線の一端を釘状に膨
出加工したものを用いることができる。
【0011】
【作用】上記した手段によれば、半導体チップ(LSI
チップ)を搭載する基板にあって、半導体チップの周囲
に外部との接続のために配設された入出力端子が、従来
のスルーホール内導体及びボンディングパッドの機能を
併せ持ち、ボンディングワイヤに接続される配線パター
ンが不要になり、また、入出力用の裏面パターンも不要
になる。したがって、配線長を短縮でき、インダクタン
スの低減、ノイズの低減が図れ、高速動作が可能にな
る。
【0012】電気導体の一端(ワイヤボンディング側)
の端面にボンディング性に優れる金や銀でメッキを施す
ことにより、ボンディングワイヤとの接続が確実に行え
るようになり、信頼性が向上する。
【0013】半導体装置用インターポーザにあって、そ
の入出力端子に基板の上、下面の各々より露出する微細
な柱状の電気導体を用いることにより、この電気導体は
ボンディング用のパッドと基板実装用のランドの各機能
及び導体としての機能を併せ持ち、配線パターンの省略
及び配線長の短縮が図られ、インダクタンスの低減及び
ノイズの低減が図られる。また、インターポーザの小型
化が可能になり、多ピン化を図ることも可能になる。
【0014】このインターポーザにおいて、電気導体の
一端にボンディング性に優れる金や銀でメッキを施すこ
とにより、ボンディングワイヤとの接続が確実に行える
ようになり、信頼性が向上する。
【0015】また、半導体装置用インターポーザにあっ
て、半導体チップが搭載される領域の周囲に設けられた
入出力端子を微細な柱状の電気導体にすることで、これ
を治具で位置決めしながら、電気導体の上下を露出させ
た状態で液状の樹脂材を流し込むことにより、電気導体
すなわち入出力端子を後工程で挿入することなく基板の
作成と共に入出力端子を埋め込むことができる。したが
って、電気導体の挿入を行うことなく基板と同時にイン
ターポーザを製作することができ、基板の機械加工、モ
ールド成形加工が不要になり、量産性を向上させること
ができる。
【0016】上記各手段にあっては、複数の細い金属線
を樹脂材で固定して作成した電気導体は、線材相互及び
表面に樹脂が介在し、樹脂製の基板に挿入または溶融に
より一体化したときに、基板との接合又は融合が確実に
行われ、電気導体の移動や抜け落ちを防止することがで
きる。
【0017】更に、上記各手段にあっては、電気導体は
1本の金属線を用いることもできるが、この場合、全長
が同一径では、挿入時や挿入後に長さ方向の位置ずれを
生じやすい。また、ボンディングワイヤの接続もし難
い。そこで、1本の金属線の一端を釘状に膨出加工した
ものを用いることができる。これにより、電気導体を定
位置に位置決めでき、またボンディング作業を容易にす
ることができる。
【0018】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 (実施例1)図1は本発明による半導体装置の一実施例
の概略構成を示す正面図である。また、図2は図1の半
導体装置の外観を示す斜視図である。
【0019】図1に示す様に、絶縁材を用いて板状に加
工した基板(レジン)12の片面の中央部には半導体チ
ップ13を搭載する領域が確保され、この半導体チップ
13の周辺には柱状の電気導体14(その本数は半導体
チップ13の電極数に等しい)が所定の配列で埋め込ま
れている。電気導体14の各々の表面(モールド側の端
面)にはボンディングパッド15(銀メッキ)が形成さ
れ、反対側の面にはランド16(基板実装時の半田接続
用の端子として用いられる)が形成されている。なお、
図1では電気導体14のランド16は、基板12に略同
一平面になる長さに設定しているが、ランド16側を更
に長くすることもでき、これによって図3に示す様に、
実装基板8の入出力用配線パターン9との接続が容易に
なる。本実施例においては、基板12と電気導体14を
含む部材をインターポーザ17と称している。
【0020】半導体装置の製作に際しては、まず、イン
ターポーザ17上に半導体チップ13を搭載し、ボンデ
ィングパッド15と半導体チップ13上のボンディング
パッド(不図示)との間をボンディングワイヤ18でボ
ンディングする。この後、半導体チップ13を含むイン
ターポーザ17の表面を樹脂材19でモールドすること
により、図2に示すように半導体装置20が完成する。
【0021】図3は図1及び図2に示す半導体装置を基
板に実装した様子を示す正面断面図である(なお、図3
においては樹脂モールドの図示を省略している)。図3
の構造と従来構造の図12とを比較して明らかなよう
に、図3の構成によれば、2ヶ所(配線パターン3と配
線パターン5)で無駄な配線が省略されていることがわ
かる。更に、図12の構成では、スルーホールを中心に
して接続点が3箇所多くなっていることがわかる。
【0022】このように、本発明によれば、最短長さで
外部との接続が行え、高い周波数での使用も可能にな
る。また、部品点数の低減が可能になり、低価格化、量
産性及び信頼性の向上を図ることができる。更に、電気
導体が熱伝導体として機能するため、放熱性も向上す
る。また、配線パターンが省略できることからパッケー
ジの小型化が図れ、半導体装置の多ピン化を図ることも
可能になる。
【0023】従来、表面配線パターンは、ワイヤボンデ
ィングパッドをLSIの極近傍まで引き出すために設け
られていたのであるが、最近のワイヤボンディング技術
の進歩により、15mm程度の長さまでのロングワイヤ
ボンディングが可能になっている。このため、微細加工
の困難な表面配線パターンを省略し、本発明のように簡
略化を図っても問題はない。
【0024】図4は本発明による電気導体の製造方法を
示す説明図である。ここでは、0.3mmφの無酸素銅
線(OFC:Oxygen Free Copper) を電気導体14の材
料に用いている。この線材21の複数本を押出成形機2
2に挿入して取り出す過程で押し出し成形が行われ、電
気導体14を含むインターポーザ母材を作成する。押出
成形機22は、成形絶縁材料23を成形部に供給するた
めのホッパ24、及び成形絶縁材料23を加熱して溶融
するための加熱ヘッド(不図示)を備えている。成形絶
縁材料23は、熱可塑性のフッ素樹脂のペレットを用い
ている。
【0025】押出成形機22に挿入された複数本の線材
21に対し、成形絶縁材料23を加熱して得られた溶融
樹脂は複数本の線材21の相互間を埋め込みながら押出
成形機22により押し出し成形が行われることにより、
電気導体14を含むインターポーザ母材が製造される。
この成形には成形ダイス(不図示)が用いられる。この
成形ダイスは、線材21の位置と成形体の外形を決定す
る機能を有し、品種(或いは仕様)毎に適当なものに交
換する。このあと、インターポーザ母材を適当な厚さ、
例えば、1mm程度にスライスすることによって、イン
ターポーザ17の基本構造を製造する。
【0026】図5及び図6(実施例1の欄)に示す様
に、インターポーザ17の各部の寸法(ダイパッドサイ
ズB1,B2、インターポーザサイズC1,C2)、及
び電気導体14の径(d)及びピッチ(幅方向P1、奥
行方向P2)を設定した。なお、半導体チップ13が搭
載されるダイパッド部は5.5mm角の面積にし、電気
導体14をダイパッドの全周に配設している。上記の径
d及びピッチP1,P2を得る円筒状の電気導体を図4
に示した方法により連続的に製作した。即ち、押し出し
成形により得られたインターポーザに対し、スライス切
断装置(不図示)で一定の長さに切断処理することによ
り電気導体14を含むインターポーザ17の基本構造を
得ることができる。なお、この構造で、切断された面に
は機械研磨が施される。更に、ボンディングパッド15
を形成すべく、電気導体14の一端に無電解ニッケルメ
ッキ(例えば、平均1.0μm厚)が施される。また、
無電解ニッケルメッキは電気導体14の他端にも設けら
れ(その厚みは、例えば、平均0.5μm厚)、これが
ランド16になる。
【0027】このようにして得られたインターポーザ1
7において、そのダイパッド部には5.0mm角の半導
体チップ13を銀ペーストを用いて搭載し、半導体チッ
プ13のパッドとボンディングパッド15との間をボン
ディングワイヤ18(例えば、25μmφの金線)を用
いてボンディングする。この後、図1に示すように、エ
ポキシ樹脂等の樹脂材19でモールドしてパッケージン
グする。このモールドに際しては、ワイヤボンディング
の後、液状のエポキシ系のポッティングレジンを用いて
行った。具体的には、1.0mm厚のメタルマスクを用
い、印刷法により実施した。
【0028】以上のようにして製作した本発明による半
導体装置と、図10に示した半導体装置を比較した場
合、本発明による半導体装置の搭載面積は従来構造の1
/4にすることができた。これは従来の半導体装置がガ
ラスエポキシ基板を用いているため、ガラス繊維間を通
しての高温高湿におけるエレクトロマイグレーションが
問題になり、導体ピッチが1.0mm程度で限界になる
ためである。
【0029】(実施例2)図6の実施例2の欄に記載の
寸法によりインターポーザ及び電気導体を製作し、これ
による半導体装置と従来の半導体装置の搭載面積を比較
した。この結果、実施例1と同様に本発明による半導体
装置の搭載面積は従来構造の1/4にすることができ
た。この理由は、上記実施例1で説明した通りである。
【0030】(実施例3)図7は本発明の実施例3を示
す斜視図及び寸法図を示している。この実施例では、表
面に3〜5μm厚の銀メッキが施された0.3mmφの
無酸素銅線(OFC) を電気導体14の材料に用いてい
る。この線材をヘッダ加工機(不図示)によって予め図
7及び図8に示す寸法及び構造に加工する。なお、図8
におけるダイパッドサイズ及び導体ピッチは図6と同一
である。
【0031】図7に示すように、本実施例における電気
導体25はビス形を成し、筒状の本体25a(直径i、
高さh)の一端(上端)にはボンディングパッド25b
(直径d、厚みt)がヘッダ加工機を用い、図8の実施
例3の欄の寸法に従って作られる。なお、表面に施され
た銀メッキは伸展性に富むため、ボンディングパッド2
5bにも銀メッキは残される。
【0032】このようにして作られた電気導体25は、
図9の(A),(B)に示すように、エポキシ樹脂製の
厚さ(k)1mmのインターポーザ17(そのダイパッ
ド部27は5.5mm角のサイズ)に予め形成されてい
る多数(ここでは、n=450本)の貫通孔26に挿入
される。この貫通孔26は、NC(数値制御)旋盤を用
いて加工される。なお、インターポーザ17は、インジ
ェクション成形金型により作ることができる。
【0033】このようにして得られた電気導体25は、
インターポーザ17に設けられた貫通孔26に埋め込ま
れる。ダイパッド部27には5.0mm角の半導体チッ
プ(不図示)を銀ペーストを用いて搭載し、半導体チッ
プのパッドとボンディングパッドとの間をボンディング
ワイヤ(例えば、25μmφの金線)を用いてボンディ
ングする。この後、図1に示すように、エポキシ樹脂で
モールドしてパッケージングする。
【0034】以上のようにして製作した本発明による半
導体装置と、図10に示した半導体装置を比較した場
合、本発明による半導体装置の搭載面積は従来構造の1
/4にすることができた。これは従来の半導体装置がガ
ラスエポキシ基板を用いているため、ガラス繊維間を通
しての高温高湿におけるエレクトロマイグレーションが
問題になり、導体ピッチが1.0mm程度で限界になる
ためである。
【0035】(実施例4)図8の実施例4の欄に記載の
寸法によりインターポーザ及び電気導体を製作し、これ
による半導体装置と従来の半導体装置の搭載面積を比較
した。この結果、実施例1と同様に本発明による半導体
装置の搭載面積は従来構造の1/4にすることができ
た。この理由は、上記実施例3で説明した通りである。
【0036】以上の様に、本発明によれば、配線長の短
縮が可能になり、また、配線数の低減も可能になる。こ
の結果、パッケージの小型化及び多ピン化が可能にな
る。配線長が短縮されることによってインダクタンスも
低減され、これに伴って発生ノイズも低減される。した
がって、高いクロック周波数による高速演算が可能にな
る。更には、釘状の電気導体が埋め込まれているため、
放熱性を向上させることができる。また、その製造に際
しては、全て従来技術で可能であるため、量産性に優
れ、低価格化も可能になる。
【0037】また、ランド16にあっては、0.5mm
φの半田ボールを取り付け、実装時の接続が確実かつ容
易に行われるようにしている。そして、半田ボールの形
成に際しては、63%Sn−Pb半田ペーストの印刷リ
フローにより行った。
【0038】また、上記の実施例においては、電気導体
25をインターポーザ17の貫通孔26に挿入する方法
にしたが、他の方法の採用も可能である。例えば、電気
導体25を位置合わせ治具に配置し、その後、治具に液
状のエポキシ樹脂を流し込んで基板を作成すれば、電気
導体の挿入を行うことなく基板と同時にインターポーザ
を製作することができる。したがって、基板の機械加
工、モールド成形加工が不要になり、量産性を向上させ
ることができる。
【0039】以上説明した各実施例によれば、配線パタ
ーン及び接続点の低減によって低価格化、量産性及び信
頼性の向上を図ることができる。更に、電気導体が熱伝
導体として機能するため、放熱性も向上する。また、配
線パターンが省略できることからインターポーザの小型
化が図れ、半導体装置の多ピン化を図ることも可能にな
る。
【0040】
【発明の効果】以上より明らかな如く、本発明によれ
ば、入出力端子を基板の上下面より露出する微細な柱状
の電気導体にし、その一端をボンディングパッドとして
用い、他端をランドとして用い、前記電気導体は、複数
の細い金属線を樹脂材で固定する構成にしたので、配線
長を短縮でき、インダクタンスの低減、ノイズ低減が図
れ、高速動作が可能になる。また、低価格化、小型化、
多ピン化等が図れ、更に、量産性及び信頼性の向上を図
ることができる。また、電気導体が熱伝導体として機能
するため、放熱性も向上する。
【0041】入出力端子を基板の上下面より露出する微
細な柱状の電気導体にし、その一端がボンディングパッ
ドを兼ね、他端がランドを兼ねていると共に、前記電気
導体は、複数の細い金属線を樹脂材で固定する構成のイ
ンターポーザにしたので、配線パターンの省略及び配線
長の短縮が図られ、インダクタンスの低減及びノイズの
低減が図られる。また、インターポーザの小型化が可能
になり、多ピン化を図ることも可能になる。
【0042】更に、微細な柱状の電気導体を前記入出力
端子とし、この電気導体を治具に位置決めして装着し、
前記治具に液状の樹脂材を流し込んで基板を作成する方
法にしたので、電気導体の挿入を行うことなく基板と同
時にインターポーザを製作することができ、基板の機械
加工、モールド成形加工が不要になり、量産性を向上さ
せることができる。
【図面の簡単な説明】
【図1】本発明による半導体装置の一実施例の概略構成
を示す正面図である。
【図2】図1の半導体装置の外観を示す斜視図である。
【図3】図1及び図2の半導体装置を基板に実装した様
子を示す正面断面図である。
【図4】本発明に係る電気導体の製造方法を示す説明図
である。
【図5】本発明に係るインターポーザと電気導体の各部
の寸法を示す説明図である。
【図6】本発明における実施例1の各部の寸法を示す説
明図である。
【図7】本発明の実施例3を示す斜視図及び寸法図を示
している。
【図8】本発明における実施例3の各部の寸法を示す説
明図である。
【図9】図7の電気導体のインターポーザへの実装方法
を示し、(A)は斜視図、(B)は正面断面図である。
【図10】BGAによる従来の半導体装置の概略構成を
示す正面図である。
【図11】図10の半導体装置の平面図である。
【図12】図10の主要部の構成を示す断面図である。
【符号の説明】
13 半導体チップ 14,25 電気導体 15,25b ボンディングパッド 16 ランド 17 インターポーザ 18 ボンディングワイヤ 21 線材 22 押出成形機 23 成形絶縁材料 27 ダイパッド部
フロントページの続き (72)発明者 岡部 則夫 茨城県土浦市木田余町3550番地 日立電 線株式会社 システムマテリアル研究所 内 (72)発明者 小松 勝司 茨城県日立市助川町3丁目1番1号 日 立電線株式会社 電線工場内 (72)発明者 新沢 正治 茨城県土浦市木田余町3550番地 日立電 線株式会社 アドバンスリサーチセンタ 内 (56)参考文献 特開 昭61−79237(JP,A) 特開 平4−365364(JP,A) 実開 昭63−3160(JP,U) (58)調査した分野(Int.Cl.7,DB名) H01L 23/12 H01L 21/60

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板上に半導体チップを搭載し、該半導
    体チップ上の電極と前記基板上のパッドとをワイヤボン
    ディングで接続し、外部との接続を前記半導体チップの
    周辺に配設された入出力端子によって行う構造を含む半
    導体装置において、 前記入出力端子は、前記基板の上下面より露出する微細
    な柱状の電気導体であり、その一端がボンディングパッ
    ドを兼ね、他端がランドを兼ねていると共に、前記電気
    導体は、複数の細い金属線を樹脂材で固定したものであ
    ことを特徴とする半導体装置。
  2. 【請求項2】 半導体チップが搭載される領域を備え、
    該領域の周囲に入出力端子が配設された半導体装置用イ
    ンターポーザにおいて、前記入出力端子は、前記基板の
    上下面より露出する微細な柱状の電気導体であり、その
    一端がボンディングパッドパッドを兼ね、他端がランド
    を兼ねていると共に、前記電気導体は、複数の細い金属
    線を樹脂材で固定したものである半導体装置用インター
    ポーザ。
  3. 【請求項3】 半導体チップが搭載される領域を備え、
    該領域の周囲に入出力端子が配設された半導体装置用イ
    ンターポーザにおいて、微細な柱状の電気導体を前記入
    出力端子にし、この電気導体を治具に位置決めして装着
    し、前記治具に液状の樹脂材を流し込んで基板を作成す
    ることを特徴とする半導体装置用インターポーザの製造
    方法。
  4. 【請求項4】 前記電気導体は、複数の細い金属線を樹
    脂材で固定したものであることを特徴とする請求項3記
    載の半導体装置用インターポーザの製造方法。
  5. 【請求項5】 前記電気導体は、微細径の1本の金属線
    の一端を釘状に膨出加工したものであることを特徴とす
    る請求項3記載の半導体装置用インターポーザの製造方
    法。
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KR1019960028982A KR970008514A (ko) 1995-07-18 1996-07-18 반도체장치, 반도체장치용 인터포우저(interposer) 및 그 제조방법
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734545B1 (en) * 1995-11-29 2004-05-11 Hitachi, Ltd. BGA type semiconductor device and electronic equipment using the same
US20040124545A1 (en) * 1996-12-09 2004-07-01 Daniel Wang High density integrated circuits and the method of packaging the same
EP0860876A3 (de) * 1997-02-21 1999-09-22 DaimlerChrysler AG Anordnung und Verfahren zur Herstellung von CSP-Gehäusen für elektrische Bauteile
JP3837215B2 (ja) * 1997-10-09 2006-10-25 三菱電機株式会社 個別半導体装置およびその製造方法
JPH11284006A (ja) * 1998-03-31 1999-10-15 Fujitsu Ltd 半導体装置
US6299456B1 (en) 1998-04-10 2001-10-09 Micron Technology, Inc. Interposer with contact structures for electrical testing
US6137167A (en) * 1998-11-24 2000-10-24 Micron Technology, Inc. Multichip module with built in repeaters and method
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
JP3526788B2 (ja) * 1999-07-01 2004-05-17 沖電気工業株式会社 半導体装置の製造方法
US6248001B1 (en) * 1999-08-06 2001-06-19 Micron Technology, Inc. Semiconductor die de-processing using a die holder and chemical mechanical polishing
US6319829B1 (en) * 1999-08-18 2001-11-20 International Business Machines Corporation Enhanced interconnection to ceramic substrates
US6404059B1 (en) * 2000-02-08 2002-06-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a mounting structure and fabrication method thereof
US6372539B1 (en) 2000-03-20 2002-04-16 National Semiconductor Corporation Leadless packaging process using a conductive substrate
US6399415B1 (en) 2000-03-20 2002-06-04 National Semiconductor Corporation Electrical isolation in panels of leadless IC packages
US6686652B1 (en) 2000-03-20 2004-02-03 National Semiconductor Locking lead tips and die attach pad for a leadless package apparatus and method
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
US6396710B1 (en) * 2000-05-12 2002-05-28 Raytheon Company High density interconnect module
JP3442721B2 (ja) 2000-05-24 2003-09-02 沖電気工業株式会社 半導体装置
JP2001338947A (ja) * 2000-05-26 2001-12-07 Nec Corp フリップチップ型半導体装置及びその製造方法
TW506236B (en) * 2000-06-09 2002-10-11 Sanyo Electric Co Method for manufacturing an illumination device
US6683368B1 (en) * 2000-06-09 2004-01-27 National Semiconductor Corporation Lead frame design for chip scale package
TW507482B (en) * 2000-06-09 2002-10-21 Sanyo Electric Co Light emitting device, its manufacturing process, and lighting device using such a light-emitting device
CN1245586C (zh) * 2000-07-07 2006-03-15 宇宙设备公司 一种发光屏
US6689640B1 (en) 2000-10-26 2004-02-10 National Semiconductor Corporation Chip scale pin array
US6489571B1 (en) * 2000-10-31 2002-12-03 Lsi Logic Corporation Molded tape ball grid array package
US6770959B2 (en) * 2000-12-15 2004-08-03 Silconware Precision Industries Co., Ltd. Semiconductor package without substrate and method of manufacturing same
US6348726B1 (en) * 2001-01-18 2002-02-19 National Semiconductor Corporation Multi row leadless leadframe package
US20070108609A1 (en) * 2001-07-19 2007-05-17 Samsung Electronics Co., Ltd. Bumped chip carrier package using lead frame and method for manufacturing the same
KR100445072B1 (ko) * 2001-07-19 2004-08-21 삼성전자주식회사 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법
JP2003204015A (ja) * 2002-01-10 2003-07-18 Oki Electric Ind Co Ltd 半導体装置、半導体装置の製造方法、及びインターポーザ基板の製造方法
DE10205544A1 (de) * 2002-02-11 2003-05-15 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Halbleiterbauteils mit dreidimensionaler Umverdrahtungsstruktur sowie elektronisches Halbleiterbauteil
JP4253475B2 (ja) * 2002-07-04 2009-04-15 パイオニア株式会社 発光素子駆動用半導体装置
US6737931B2 (en) * 2002-07-19 2004-05-18 Agilent Technologies, Inc. Device interconnects and methods of making the same
JP4159431B2 (ja) * 2002-11-15 2008-10-01 株式会社ルネサステクノロジ 半導体装置の製造方法
US6839965B2 (en) * 2003-02-06 2005-01-11 R-Tec Corporation Method of manufacturing a resistor connector
US7060535B1 (en) * 2003-10-29 2006-06-13 Ns Electronics Bangkok (1993) Ltd. Flat no-lead semiconductor die package including stud terminals
US7105918B2 (en) * 2004-07-29 2006-09-12 Micron Technology, Inc. Interposer with flexible solder pad elements and methods of manufacturing the same
US7095096B1 (en) 2004-08-16 2006-08-22 National Semiconductor Corporation Microarray lead frame
US7846775B1 (en) 2005-05-23 2010-12-07 National Semiconductor Corporation Universal lead frame for micro-array packages
JP2008245244A (ja) * 2007-02-26 2008-10-09 Sony Corp 撮像素子パッケージ、撮像素子モジュールおよびレンズ鏡筒並びに撮像装置
JP5089336B2 (ja) * 2007-10-29 2012-12-05 新光電気工業株式会社 パッケージ用シリコン基板
TW201021119A (en) * 2008-09-25 2010-06-01 Lg Innotek Co Ltd Structure and manufacture method for multi-row lead frame and semiconductor package
US7982305B1 (en) * 2008-10-20 2011-07-19 Maxim Integrated Products, Inc. Integrated circuit package including a three-dimensional fan-out / fan-in signal routing
TWI372454B (en) * 2008-12-09 2012-09-11 Advanced Semiconductor Eng Quad flat non-leaded package and manufacturing method thereof
DE102009042479A1 (de) * 2009-09-24 2011-03-31 Msg Lithoglas Ag Verfahren zum Herstellen einer Anordnung mit einem Bauelement auf einem Trägersubstrat und Anordnung sowie Verfahren zum Herstellen eines Halbzeuges und Halbzeug
TWI469289B (zh) * 2009-12-31 2015-01-11 矽品精密工業股份有限公司 半導體封裝結構及其製法
US8304900B2 (en) * 2010-08-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with stacked lead and method of manufacture thereof
TWI543327B (zh) * 2010-08-31 2016-07-21 先進封裝技術私人有限公司 半導體承載元件
CN103824821B (zh) * 2014-03-11 2016-04-06 湖南进芯电子科技有限公司 一种塑料密闭封装的开关电源模块及其制备方法
TW201539674A (zh) * 2014-04-10 2015-10-16 Chipmos Technologies Inc 四方扁平無引腳封裝及其製造方法
US10747702B2 (en) * 2018-10-31 2020-08-18 Dell Products L.P. Interposer systems for information handling systems

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS633160A (ja) * 1986-06-20 1988-01-08 松下冷機株式会社 冷蔵庫
JP2840316B2 (ja) * 1989-09-06 1998-12-24 新光電気工業株式会社 半導体装置およびその製造方法
JP3096816B2 (ja) * 1990-03-16 2000-10-10 住友金属工業株式会社 電気的接続部材の製造方法
KR930001365A (ko) * 1991-03-27 1993-01-16 빈센트 죠셉 로너 복합 플립 칩 반도체 소자와 그 제조 및 번-인(burning-in) 방법
US5239746A (en) * 1991-06-07 1993-08-31 Norton Company Method of fabricating electronic circuits
JPH0563109A (ja) * 1991-08-29 1993-03-12 New Japan Radio Co Ltd モールド型icパツケージ
JPH05144995A (ja) * 1991-11-18 1993-06-11 Matsushita Electric Works Ltd 半導体パツケージ
JP3480950B2 (ja) * 1992-04-02 2003-12-22 新光電気工業株式会社 半導体装置と半導体装置用フイルムキャリア
EP0582052A1 (en) * 1992-08-06 1994-02-09 Motorola, Inc. Low profile overmolded semiconductor device and method for making the same
KR100238197B1 (ko) * 1992-12-15 2000-01-15 윤종용 반도체장치
JPH07142627A (ja) * 1993-11-18 1995-06-02 Fujitsu Ltd 半導体装置及びその製造方法
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
US5508556A (en) * 1994-09-02 1996-04-16 Motorola, Inc. Leaded semiconductor device having accessible power supply pad terminals
US5581444A (en) * 1995-07-26 1996-12-03 Harris Corporation Device and method for enhancing thermal and high frequency performance of integrated circuit packages

Also Published As

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TW326622B (en) 1998-02-11
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