JPH05144995A - 半導体パツケージ - Google Patents
半導体パツケージInfo
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- JPH05144995A JPH05144995A JP30158391A JP30158391A JPH05144995A JP H05144995 A JPH05144995 A JP H05144995A JP 30158391 A JP30158391 A JP 30158391A JP 30158391 A JP30158391 A JP 30158391A JP H05144995 A JPH05144995 A JP H05144995A
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- JP
- Japan
- Prior art keywords
- package
- base board
- mounting
- substrate
- semiconductor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 母基板への実装後の半田フラックスの洗浄が
十分にできるようにするとともに、母基板への実装厚を
薄くする。 【構成】 パッケージ基板１は従来と同様、表面には半
導体素子２が搭載され、インナーリード３に形成された
パッドと半導体素子２の各電極をワイヤー４で接続した
後、外部へ引き出す導体回路が形成され、裏面ランド５
まではスルーホール６により導通がとられている。半導
体パッケージと母基板７とは半田リフローで接続する
が、その為の電極として、また、パッケージ基板１と母
基板７との間のスペースを0.1 〜0.3 mm程度確保する為
に、金属ボール８が半導体パッケージ側に接着されてい
る。
十分にできるようにするとともに、母基板への実装厚を
薄くする。 【構成】 パッケージ基板１は従来と同様、表面には半
導体素子２が搭載され、インナーリード３に形成された
パッドと半導体素子２の各電極をワイヤー４で接続した
後、外部へ引き出す導体回路が形成され、裏面ランド５
まではスルーホール６により導通がとられている。半導
体パッケージと母基板７とは半田リフローで接続する
が、その為の電極として、また、パッケージ基板１と母
基板７との間のスペースを0.1 〜0.3 mm程度確保する為
に、金属ボール８が半導体パッケージ側に接着されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子を実装する
パッケージの構造に関するものである。
パッケージの構造に関するものである。
【０００２】
【従来の技術】２００ピン以上の半導体素子を実装する
パッケージとして、例えば図２に示すようなＰＧＡ（Pi
n Grid Array）がある。これは多数のリード端子２１が
格子状に並んでいて、パッケージ占有面積内にリード端
子２１を何重にも並べることができるため、多ピン用に
使われている。なお、同図において、２２はパッケージ
基板、２３はインナーリードである。
パッケージとして、例えば図２に示すようなＰＧＡ（Pi
n Grid Array）がある。これは多数のリード端子２１が
格子状に並んでいて、パッケージ占有面積内にリード端
子２１を何重にも並べることができるため、多ピン用に
使われている。なお、同図において、２２はパッケージ
基板、２３はインナーリードである。
【０００３】ところで、最近、表面実装方式の薄型化を
意図して、表面実装用の小型の部品（抵抗、コンデンサ
等）が商品化されており、ＰＧＡのようなピン挿入タイ
プのパッケージのみ、実装厚が厚くなってきている。こ
の為、素子実装面はＰＧＡのパターンで構成し、裏面の
母基板と接続する部分を前記リード端子ではなくランド
状とし、半田リフロー等で実装するパッケージの試みが
なされている。
意図して、表面実装用の小型の部品（抵抗、コンデンサ
等）が商品化されており、ＰＧＡのようなピン挿入タイ
プのパッケージのみ、実装厚が厚くなってきている。こ
の為、素子実装面はＰＧＡのパターンで構成し、裏面の
母基板と接続する部分を前記リード端子ではなくランド
状とし、半田リフロー等で実装するパッケージの試みが
なされている。
【０００４】
【発明が解決しようとする課題】しかしながら、通常の
回路形成法（銅箔をエッチングする方法または導体ペー
ストを印刷する方法）では、ランド膜厚が数十μｍ程度
であり、母基板へ半田付けしても、母基板とのギャップ
がその厚みしか取れず（半田厚が数十μｍとしても百μ
ｍに満たない）、そのため半田付けした後、半田フラッ
クスを洗浄しようとしても洗浄液が十分に浸入せず、汚
染の問題が残り、母基板への実装品質が良くないという
欠点があった。
回路形成法（銅箔をエッチングする方法または導体ペー
ストを印刷する方法）では、ランド膜厚が数十μｍ程度
であり、母基板へ半田付けしても、母基板とのギャップ
がその厚みしか取れず（半田厚が数十μｍとしても百μ
ｍに満たない）、そのため半田付けした後、半田フラッ
クスを洗浄しようとしても洗浄液が十分に浸入せず、汚
染の問題が残り、母基板への実装品質が良くないという
欠点があった。
【０００５】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、半田フラックスの洗浄が
十分にでき、しかも、母基板への実装厚を薄くできる半
導体パッケージを提供することにある。
で、その目的とするところは、半田フラックスの洗浄が
十分にでき、しかも、母基板への実装厚を薄くできる半
導体パッケージを提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
本発明は、例えば図１に示すように、パッケージ基板１
の表面に形成され、該基板表面に実装される半導体素子
２の各電極と接続される導体回路と、パッケージ基板１
の裏面に形成され、前記導体回路とスルーホール６を介
して接続される裏面ランド５とを備えた半導体パッケー
ジであって、前記裏面ランド５に、母基板７との接続端
子となる金属ボール９を導電性ペースト９を介して接着
したことを特徴とするものである。
本発明は、例えば図１に示すように、パッケージ基板１
の表面に形成され、該基板表面に実装される半導体素子
２の各電極と接続される導体回路と、パッケージ基板１
の裏面に形成され、前記導体回路とスルーホール６を介
して接続される裏面ランド５とを備えた半導体パッケー
ジであって、前記裏面ランド５に、母基板７との接続端
子となる金属ボール９を導電性ペースト９を介して接着
したことを特徴とするものである。
【０００７】
【実施例】図１は本発明に係る半導体パッケージを母基
板に実装した状態を示すもので、パッケージ基板（半導
体キャリア）１は従来と同様、表面にはＩＣ等の半導体
素子２が搭載され、インナーリード３に形成されたパッ
ド（図示せず）と半導体素子２の各電極（図示せず）を
ワイヤー４で接続した後、外部へ引き出す導体回路（図
示せず）がエッチングまたは印刷により形成され、裏面
ランド５まではスルーホール６により導通がとられてい
る。
板に実装した状態を示すもので、パッケージ基板（半導
体キャリア）１は従来と同様、表面にはＩＣ等の半導体
素子２が搭載され、インナーリード３に形成されたパッ
ド（図示せず）と半導体素子２の各電極（図示せず）を
ワイヤー４で接続した後、外部へ引き出す導体回路（図
示せず）がエッチングまたは印刷により形成され、裏面
ランド５まではスルーホール６により導通がとられてい
る。
【０００８】半導体パッケージと母基板７とは半田リフ
ローで接続するが、その為の電極として、また、パッケ
ージ基板１と母基板７との間のスペースを0.1 〜0.3 mm
程度確保する為に、金属ボール８を半導体パッケージ側
に取り付ける。
ローで接続するが、その為の電極として、また、パッケ
ージ基板１と母基板７との間のスペースを0.1 〜0.3 mm
程度確保する為に、金属ボール８を半導体パッケージ側
に取り付ける。
【０００９】ここで、金属ボール８の材質は、導電率が
良く、半田濡れ性が良い、例えば、銅（Ｃｕ）等を用い
る。銅の酸化を配慮して、表面をニッケル（Ｎｉ）メッ
キあるいは金（Ａｕ）メッキをする等の処置を施しても
よい。金属ボール８の径は、所定のスペースがパッケー
ジ基板１と母基板７の対向する面間で均一にとれるよう
な径と精度（例えば、１００±１０μｍ）とする。
良く、半田濡れ性が良い、例えば、銅（Ｃｕ）等を用い
る。銅の酸化を配慮して、表面をニッケル（Ｎｉ）メッ
キあるいは金（Ａｕ）メッキをする等の処置を施しても
よい。金属ボール８の径は、所定のスペースがパッケー
ジ基板１と母基板７の対向する面間で均一にとれるよう
な径と精度（例えば、１００±１０μｍ）とする。
【００１０】金属ボール８のパッケージ基板１への接着
は、導電性のＡｇペースト（有機系接着剤に導電粉末を
分散させたもの）９を用いれば、母基板７への半田付け
後、修正取外しを行なっても金属ボール８は半導体パッ
ケージ側に固着するので、修正容易である。また、半田
１０がＡｇペースト９まで濡れないので、隣接電極間で
の短絡のおそれがない。なお、１１は導体回路である。
は、導電性のＡｇペースト（有機系接着剤に導電粉末を
分散させたもの）９を用いれば、母基板７への半田付け
後、修正取外しを行なっても金属ボール８は半導体パッ
ケージ側に固着するので、修正容易である。また、半田
１０がＡｇペースト９まで濡れないので、隣接電極間で
の短絡のおそれがない。なお、１１は導体回路である。
【００１１】金属ボール８を取り付ける工程は、先ず、
パッケージ基板１の裏面ランド５にＡｇペースト９をス
クリーン印刷で適量供給した後、金属ボール８を所定の
位置に置く。その方法は、１個１個所定の位置に吸着し
て置いても良いし、また、所定の位置に孔が形成された
プレートを位置決めして、そのプレート上に金属ボール
を多数個流すとともに、プレート上をブレード状のもの
で前記孔に落としていっても良い。
パッケージ基板１の裏面ランド５にＡｇペースト９をス
クリーン印刷で適量供給した後、金属ボール８を所定の
位置に置く。その方法は、１個１個所定の位置に吸着し
て置いても良いし、また、所定の位置に孔が形成された
プレートを位置決めして、そのプレート上に金属ボール
を多数個流すとともに、プレート上をブレード状のもの
で前記孔に落としていっても良い。
【００１２】その後、Ａｇペースト９を硬化（例えば、
２００℃で数時間）させることにより、電極形成は完了
する。
２００℃で数時間）させることにより、電極形成は完了
する。
【００１３】なお、上記実施例では、母基板７とは半田
１０で接着しているが、パッケージ基板１に反り等があ
って実装歩留りが低下するような場合には、金属ボール
８を接着硬化させる際にＡｇペースト９に高粘度のもの
を用い、金属ボール８を置いた後、平板で押して、Ａｇ
ペースト９の粘度、厚みにより、各金属ボール８の頂点
の平面度を調整すると良い。また、Ｃｕボール８の替わ
りに、潰れやすいＡｕボールまたはＣｕボールを核とし
たＡｕメッキ厚付きのボール等で、塑性変形を利用する
手段を用いてもよい。
１０で接着しているが、パッケージ基板１に反り等があ
って実装歩留りが低下するような場合には、金属ボール
８を接着硬化させる際にＡｇペースト９に高粘度のもの
を用い、金属ボール８を置いた後、平板で押して、Ａｇ
ペースト９の粘度、厚みにより、各金属ボール８の頂点
の平面度を調整すると良い。また、Ｃｕボール８の替わ
りに、潰れやすいＡｕボールまたはＣｕボールを核とし
たＡｕメッキ厚付きのボール等で、塑性変形を利用する
手段を用いてもよい。
【００１４】上記のように構成された半導体パッケージ
によれば、従来のＰＧＡ等のピン挿入タイプでは、端子
ピッチが2.54mm（一部1.27mmも出てきている）であった
ものが、金属ボールの径を適宜に選択することにより、
隣接電極間ピッチを更に狭くでき、高密度実装化に適し
た多ピン用パッケージを提供できる。また、製造面にお
いても、パッケージ側の多少の基板反り等を吸収でき、
平面精度（実装時）の良いパッケージを提供できる。
によれば、従来のＰＧＡ等のピン挿入タイプでは、端子
ピッチが2.54mm（一部1.27mmも出てきている）であった
ものが、金属ボールの径を適宜に選択することにより、
隣接電極間ピッチを更に狭くでき、高密度実装化に適し
た多ピン用パッケージを提供できる。また、製造面にお
いても、パッケージ側の多少の基板反り等を吸収でき、
平面精度（実装時）の良いパッケージを提供できる。
【００１５】
【発明の効果】本発明は上記のように、パッケージ基板
表面に形成され、該基板表面に実装される半導体素子の
各電極と接続される導体回路と、パッケージ基板裏面に
形成され、前記導体回路とスルーホールを介して接続さ
れる裏面ランドとを備えた半導体パッケージであって、
前記裏面ランドに、母基板との接続端子となる金属ボー
ルを導電性ペーストを介して接着したことを特徴とする
ので、従来のＰＧＡ等のピン挿入タイプに比べて母基板
への実装厚を薄くでき、しかも、実装後の半田フラック
ス洗浄時に洗浄液が十分に浸入し得るスペースを確保で
きる。
表面に形成され、該基板表面に実装される半導体素子の
各電極と接続される導体回路と、パッケージ基板裏面に
形成され、前記導体回路とスルーホールを介して接続さ
れる裏面ランドとを備えた半導体パッケージであって、
前記裏面ランドに、母基板との接続端子となる金属ボー
ルを導電性ペーストを介して接着したことを特徴とする
ので、従来のＰＧＡ等のピン挿入タイプに比べて母基板
への実装厚を薄くでき、しかも、実装後の半田フラック
ス洗浄時に洗浄液が十分に浸入し得るスペースを確保で
きる。
【００１６】従って、本発明によれば、母基板への実装
厚を薄くできるとともに、実装品質の良い半導体パッケ
ージを提供できる。
厚を薄くできるとともに、実装品質の良い半導体パッケ
ージを提供できる。
【図１】本発明に係る半導体パッケージを母基板に実装
した状態を示す断面図である。
した状態を示す断面図である。
【図２】従来の半導体パッケージ（ＰＧＡ）を示す斜視
図である。
図である。
１ パッケージ基板 ２ 半導体素子 ３ インナーリード ４ ワイヤー ５ 裏面ランド ６ スルーホール ７ 母基板 ８ 金属ボール ９ 導電性ペースト １０ 半田 １１ 導体回路
Claims (1)
- 【請求項１】 パッケージ基板表面に形成され、該基板
表面に実装される半導体素子の各電極と接続される導体
回路と、パッケージ基板裏面に形成され、前記導体回路
とスルーホールを介して接続される裏面ランドとを備え
た半導体パッケージであって、前記裏面ランドに、母基
板との接続端子となる金属ボールを導電性ペーストを介
して接着したことを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30158391A JPH05144995A (ja) | 1991-11-18 | 1991-11-18 | 半導体パツケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30158391A JPH05144995A (ja) | 1991-11-18 | 1991-11-18 | 半導体パツケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144995A true JPH05144995A (ja) | 1993-06-11 |
Family
ID=17898698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30158391A Pending JPH05144995A (ja) | 1991-11-18 | 1991-11-18 | 半導体パツケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144995A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641995A (en) * | 1995-03-22 | 1997-06-24 | Hewlett-Packard Company | Attachment of ceramic chip carriers to printed circuit boards |
| US5760469A (en) * | 1995-07-31 | 1998-06-02 | Fujitsu Limited | Semiconductor device and semiconductor device mounting board |
| US5777382A (en) * | 1995-12-19 | 1998-07-07 | Texas Instruments Incorporated | Plastic packaging for a surface mounted integrated circuit |
| US5783866A (en) * | 1996-05-17 | 1998-07-21 | National Semiconductor Corporation | Low cost ball grid array device and method of manufacture thereof |
| US5796589A (en) * | 1995-12-20 | 1998-08-18 | Intel Corporation | Ball grid array integrated circuit package that has vias located within the solder pads of a package |
| US5866948A (en) * | 1995-07-18 | 1999-02-02 | Hitachi Cable, Ltd. | Interposer for semiconductor device |
| US5866941A (en) * | 1995-02-23 | 1999-02-02 | Silicon Systems, Inc. | Ultra thin, leadless and molded surface mount integrated circuit package |
| US5923535A (en) * | 1994-08-31 | 1999-07-13 | Nec Corporation | Electronic device assembly |
| US6140708A (en) * | 1996-05-17 | 2000-10-31 | National Semiconductor Corporation | Chip scale package and method for manufacture thereof |
| US6199273B1 (en) | 1995-12-19 | 2001-03-13 | Sumitomo Metal Industries, Ltd. | Method of forming connector structure for a ball-grid array |
| US6284566B1 (en) | 1996-05-17 | 2001-09-04 | National Semiconductor Corporation | Chip scale package and method for manufacture thereof |
| KR100424324B1 (ko) * | 2002-03-27 | 2004-03-25 | 주식회사 칩팩코리아 | 티비지에이 반도체 패키지의 제조 방법 |
| KR100577015B1 (ko) * | 2003-07-29 | 2006-05-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 적층 칩 패키지 및 그 제조 방법 |
-
1991
- 1991-11-18 JP JP30158391A patent/JPH05144995A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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