CN1750244A - 线路板、其制造方法以及半导体器件 - Google Patents

线路板、其制造方法以及半导体器件 Download PDF

Info

Publication number
CN1750244A
CN1750244A CNA2005100563801A CN200510056380A CN1750244A CN 1750244 A CN1750244 A CN 1750244A CN A2005100563801 A CNA2005100563801 A CN A2005100563801A CN 200510056380 A CN200510056380 A CN 200510056380A CN 1750244 A CN1750244 A CN 1750244A
Authority
CN
China
Prior art keywords
conductor
wiring board
wiring
lead
wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100563801A
Other languages
English (en)
Other versions
CN100539055C (zh
Inventor
山本充彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Micronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Micronics Co Ltd filed Critical Casio Micronics Co Ltd
Publication of CN1750244A publication Critical patent/CN1750244A/zh
Application granted granted Critical
Publication of CN100539055C publication Critical patent/CN100539055C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • E—FIXED CONSTRUCTIONS
    • E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
    • E05B—LOCKS; ACCESSORIES THEREFOR; HANDCUFFS
    • E05B1/00—Knobs or handles for wings; Knobs, handles, or press buttons for locks or latches on wings
    • E05B1/0084—Handles or knobs with displays, signs, labels pictures, or the like
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
    • H05K1/0265—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board characterized by the lay-out of or details of the printed conductors, e.g. reinforced conductors, redundant conductors, conductors having different cross-sections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/036—Multilayers with layers of different types
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0393—Flexible materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0376—Flush conductors, i.e. flush with the surface of the printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09727—Varying width along a single conductor; Conductors or pads having different widths
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09736—Varying thickness of a single conductor; Conductors in the same plane having different thicknesses
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/098—Special shape of the cross-section of conductors, e.g. very thick plated conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09881—Coating only between conductors, i.e. flush with the conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/245—Reinforcing conductive patterns made by printing techniques or by other techniques for applying conductive pastes, inks or powders; Reinforcing other conductive patterns by such techniques
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

根据本发明，一种线路板(10)包括由引线构成的导体布线图(5)，每个导线分别形成在一个有机层上，并且其厚度(t)大于宽度(W)。

Description

线路板、其制造方法以及半导体器件
技术领域
本发明涉及一种线路板、其制造方法以及一种半导体器件，特别涉及能够提高绝缘可靠性和生产量的技术。
背景技术
图1是根据现有技术的一种COF(膜载芯片型)半导体器件的主视图。图2是根据图1的侧视图。
COF半导体器件包括线路板11。在这种情况下，线路板11由厚度为10至50μm的聚酰亚胺膜形成。由厚度为5至10μm的铜层制成的配线12形成在线路板11的上表面上。在这种情况下，为形成配线12，通过真空沉积或溅镀，一个Cr、NiCr或NiTi的金属内涂层和一个铜层连续形成在线路板11上，直至厚度分别为几百和几千(1＝10-8cm)。然后，一个铜层通过无电镀或电镀形成在线路板11上，二者之间没有夹入任何粘结剂。一个由低熔点金属例如锡或钎料构成的镀层(未示出)形成在配线12的表面上。每个配线12的一端用作一个连接端子12a。在这种情况下，没有器件孔形成在线路板11的半导体芯片安装区域中。线路板11的一个表面在整个半导体芯片安装区域对着半导体芯片。由金构成并且形成在半导体芯片13下表面周边的凸点电极14通过AuSn共晶合金接合在线路板11上的连接端子12a的上表面上，以将半导体芯片13安装到线路板11上表面侧的预定部分上。然后，形成在半导体芯片13与线路板11之间的空间通过公知的侧面灌注方法被充填绝缘树脂15(也称作密封树脂)，例如环氧树脂。绝缘树脂15被加热和固化，从而完成了半导体器件。
日本特开2001-210676号公报描述了一种制造图1和2所示半导体器件的方法的例子。
为了制造图1和2所示半导体器件，要准备一个图3所示的接合装置。在该接合装置中，一个可沿竖直方向移动的接合工具22安置在一个具有内置加热器(未示出)的工作台21上方。半导体芯片13放在工作台21上，凸点电极14面向上方。一个夹持器23在将要安装半导体芯片13的区域的周围夹持线路板11。接合工具22向下移动。
线路板11的下表面在整个半导体芯片安装区域面对着半导体芯片13。线路板11被设置成使其下表面朝向半导体芯片13的上表面，即具有配线12的表面朝向半导体芯片13。
接下来，半导体芯片13的凸点电极14与线路板11上的连接端子12a对正。
如图4所示，例如，工作台21向上移动，以使凸点电极14接触连接端子12a。接合工具22再次向下移动。在这种状态下，工作台21被加热到350℃至450℃、优选大约400℃，以加热半导体芯片13。此外，接合工具22被加热到250℃至350℃，优选大约300℃，并且直接接触线路板11的上表面以挤压它。凸点电极14和形成在线路板11上的连接端子12a被加热和挤压大约1至3秒。如现有技术中所描述，通过以上述方式形成界面，接合长度可以增加。
然而，传统半导体器件具有以下缺点。
在图1和2所示的半导体器件中，在保持线路板11平坦的状态下接合半导体芯片13。在这种情况下，配线12与半导体芯片13下表面侧的边缘Ed之间的距离较小。如果线路板11在接合过程中变形，半导体芯片13下表面侧的边缘Ed可能与线路板11的配线12电短路，如图5所示。
下面通过一个具体例子解释其原因。
例如，假定具有金凸点的半导体芯片13接合在形成于聚酰亚胺线路板11上的6μm厚铜图案上，其中负载为100N，接合温度为300℃至400℃，芯片安装区域的周围被夹持器固定。此时，线路板11在接合温度下被加热到聚酰亚胺的软化点，因此被软化和挤压。
连接端子12a由纯铜制成，正如形成在线路板11上的铜引线一样，因此具有优异的作为材料性能之一的延展性。硬度相对较低，刚度也较低。由纯铜制成的连接端子12a厚度仅为6μm。宽度为大约20μm。向初始的聚酰亚胺接合是以大约1kg/cm的条件实现的。由于图案形成之后连接端子12a的宽度为大约20μm，因此连接端子12a的粘着强度为大约2g/pin，这是非常低的。
假定具有凸点电极14的半导体芯片13以上述状态利用日本特开2001-210676号公报中描述的接合方法接合在柔性线路板11上，即温度为300℃至400℃，高于聚酰亚胺的软化点，压力为100N或以上，接合时间为1至3秒。由于接合负载的作用，连接端子12a下沉到聚酰亚胺中，并且被拉伸。然而，每个连接端子12a的另一端被夹持器23固定，因而不能移动。
此外，铜引线与聚酰亚胺之间的粘着强度低。因此，由铜引线构成的布线11会变形和向上弯曲而靠近连接端子12a，如图5所示。在最坏情况下，配线12从聚酰亚胺制线路板11上剥离，从而形成了空隙Vd。
在互连布线(下面也被称作引线)12变形和弯曲靠近连接端子12a的情况下，会产生下述问题(1)至(4)。
(1)接合过程中熔化的Sn或AuSn沿着引线12流出并且与接合部位分离。这样，随着温度下降，熔化的Sn或AuSn的流动性消失，从而形成了焊料块Sd。如果熔化的焊料量大，焊料会在接合时在挤压状态下粘着在半导体芯片13的表面上，从而导致外观下降。
(2)由铜引线形成的配线12变形和弯曲靠近连接端子12a。配线12剥离聚酰亚胺制线路板11并弯曲。出于这一原因，引线12可能会与半导体芯片13的边缘Ed电短路。
(3)引线12可能在界面处从线路板11局部剥离。用作接合材料的焊料进入界面中并且降低了接合强度。
(4)由于引线12下沉到线路板11中，因此引线12可能会被凸点电极14切断。或者，由于在可靠性试验例如热循环试验中初始裂纹会长大，因此引线12可能破裂或断裂。
为了解决上述问题(1)至(4)，在日本特开2001-210676号公报中，在将半导体芯片13向线路板11上表面安装的同时，连接端子12a上的靠近其向凸点电极14的接合部的一个部位以及线路板11上的与接合部附近相对应的一个部位被变形和从半导体芯片13的下表面分隔开。更具体地，形成了一个倾斜区域，其中连接端子12a和线路板11从在凸点电极12a上的接合部向着半导体安装区域外侧逐渐加大与半导体芯片13之间的分隔距离，由此形成引线12。通过此方法，可以确保与半导体芯片13的边缘Ed之间的距离。
然而，在此方法中，在接合过程中已经在引线12中产生无限数量的裂纹。在如图4所示进行引线形成时，引线12必然会破裂。
作为不带引线形成的一种解决方案，日本专利No.3284916中描述了一种接合方法，其中AuSn焊料的接合温度设置在250℃或以下。
在接合温度降低的情况下，聚酰亚胺的变形量会减小。然而，在300℃或以下，仅能有AuSn形成在接合部，而没有铜的扩散发生在接合界面，如日本专利No.3284916中所描述。由于AuSn是一种脆性的金属间化合物，因此接合强度降低。芯片容易剥落和不能被接合。
发明内容
本发明是考虑到上述问题而研制的，并且其目的是提供一种线路板、其制造方法以及一种半导体器件，其中绝缘可靠性和生产量可以提高。
为了实现上述目的本发明提供了下述特征。
根据本发明的第一方面，在一种由通过铜、镍和铜积层加工而制备出的包覆材料形成的线路板中，布置在该线路板上的导体布线图包括多个引线，每个引线分别具有四个表面，所述引线埋置在有机层中，同时暴露出至少一个将被电连接的表面，而且引线的厚度大于宽度，所述各引线在预定的布局中以预定的间隔彼此相邻布置。所述有机层包括由有机物制成的柔性基片，所述有机物是选自下列一组的至少一种材料：聚酰亚胺、环氧树脂、液晶聚合物。所述引线在与引线延伸方向相垂直的截面中呈梯形或方形。
根据本发明的第二方面，在一种由通过铜、镍和铜积层加工而制备出的包覆材料形成的线路板中，布置在该线路板上的导体布线图具有至少两层，并且形成在基片上且埋置在有机层中，同时暴露出至少一个将被电连接的表面。下层侧导体布线图由比上层侧导体布线图小且致密的导体形成。下层侧导体的晶体尺寸比上层侧导体的晶体尺寸小。导体在与导体延伸方向相垂直的截面中的形状包括方形、梯形或倒置梯形。
根据本发明的第三方面，在一种由通过铜、镍和铜积层加工而制备出的包覆材料形成的线路板中，布置在该线路板上的导体布线图具有至少两层，并且形成在基片上且埋置在有机层中，同时暴露出至少一个将被电连接的表面。形成下层侧导体布线图的导体主要具有一个晶体取向平面，其构成元素比形成上层侧导体布线图的导体精细。
根据本发明的第四方面，在一种由通过铜、镍和铜积层加工而制备出的包覆材料形成的线路板中，布置在该线路板上的导体布线图具有至少两层，并且形成在基片上且埋置在有机层中，同时暴露出至少一个将被电连接的表面。在同一层中，在垂直于延伸方向的截面中，形成导体布线图的导体的宽度大于厚度，并且下层侧导体的硬度高于上层侧导体。上层侧宽度大于下层侧。形成下层侧导体布线图的导体基本上由含有铁的合金或含有钛的合金形成。
根据本发明的第五方面，在一种由通过铜、镍和铜积层加工而制备出的包覆材料形成的线路板中，布置在该线路板上的导体布线图具有至少两层，并且形成在基片上且埋置在有机层中，同时暴露出至少一个将被电连接的表面。
在同一层中，在垂直于延伸方向的截面中，形成导体布线图的导体的宽度大于厚度，并且下层侧导体的导电率高于上层侧导体。或者，形成导体布线图的导体在垂直于延伸方向的截面中的厚度与位于其它部分的导体的厚度不同。
根据本发明的第六方面，在一种由通过铜、镍和铜积层加工而制备出的包覆材料形成的线路板中，布置在该线路板上的导体布线图包括多个引线，每个引线分别具有四个表面，所述引线形成在基片上并埋置在有机层中，同时暴露出至少一个将被电连接的表面。所述线路板包括一个部分，其中形成导体布线图的导体在垂直于延伸方向的截面中的厚度与宽度的比值不小于1，还有一个部分，其中所述比值小于1。一个半导体芯片安置在一个区域中，在该区域，所述比值不小于1的部分大于所述比值小于1的部分。各部分在垂直于延伸方向的截面中的厚度彼此不同。对于包含有在垂直于延伸方向的截面中的厚度与宽度的比值小于1的部分以及所述比值不小于1的部分的导体布线图，所述比值小于1的部分的暴露表面与所述比值不小于1的部分的暴露表面相互平齐。
根据本发明的第七方面的一种应用在半导体器件中的线路板包括导体布线图和通过多个凸点电极与所述导体布线图连接的半导体芯片。该线路板也是由通过铜、镍和铜积层加工而制备出的包覆材料形成的。所述导体布线图包括多个引线，每个引线分别具有四个表面并埋置在线路板自身中，同时暴露出至少一个将被电连接的表面，所述各引线在预定的布局中以预定的间隔彼此相邻布置。所述线路板包括一个部分，其中形成导体布线图的导体在垂直于延伸方向的截面中的厚度与宽度的比值不小于1，还有一个部分，其中所述比值小于1。所述凸点电极电连接着一个区域，在该区域中，所述比值不小于1的部分大于所述比值小于1的部分。一个包含有所述比值不小于1的部分上距凸点电极最远的侧面的表面与凸点电极的表面之间的最短距离为25至150μm。
根据本发明的第八方面的一种线路板包括由例如精细颗粒形成的导体布线图。线路板上安装着与导体布线图电连接的电子元件。该线路板也是由通过铜、镍和铜积层加工而制备出的包覆材料形成的。所述导体布线图包括多个引线，每个引线分别具有四个表面，所述引线埋置在有机层中，同时暴露出至少一个将被电连接的表面，而且引线的厚度大于宽度，所述各引线在预定的布局中以预定的间隔彼此相邻布置。对于形成导体布线图的导体在基片高度方向上的厚度，在安装电子元件的部分处该厚度大于其它部分。导体在垂直于延伸方向的截面中呈半圆柱形。
根据本发明的第九方面的一种线路板包括导体布线图。所述导体布线图包括多个引线，每个引线分别具有四个表面，所述引线埋置在有机层中，同时暴露出至少一个将被电连接的表面，所述有机层包括具有不同吸水率的至少两层，而且所述引线的至少一部分的厚度大于宽度，所述各引线在预定的布局中以预定的间隔彼此相邻布置。所述有机层包括具有低吸水率的第一有机层以及吸水率高于第一有机层的第二有机层。所述导体布线图形成在第一有机层上。
根据本发明的第一至第八方面的线路板分别由通过将铜和铜合金之一、镍和钛之一以及铜和铜合金之一积层加工而制备出的包覆材料制成。在本发明的第一至第八方面中，利用纳米膏通过印制方法制成所述导体。
根据本发明的第十方面，提供了一种半导体器件，其包括导体布线图和通过多个凸点电极与所述导体布线图连接的半导体芯片。所述导体布线图包括多个引线，每个引线分别具有四个表面并埋置在线路板中，同时暴露出至少一个将被电连接的表面，所述各引线在预定的布局中以预定的间隔彼此相邻布置。所述线路板包括一个部分，其中形成导体布线图的导体在垂直于延伸方向的截面中的厚度与宽度的比值不小于1，还有一个部分，其中所述比值小于1。所述凸点电极电连接着一个区域，在该区域中，所述比值不小于1的部分大于所述比值小于1的部分。特别地讲，凸点电极电连接在在一个区域中，在该区域，所述比值不小于1的部分大于所述比值小于1的部分，并且该区域向着半导体芯片的中心部分的一侧偏心安置。半导体芯片的尺寸不大于所述区域的尺寸。例如，一个包含有所述比值不小于1的部分上距凸点电极最远的侧面的表面与凸点电极的表面之间的最短距离为25至150μm。
根据本发明的第十一方面，提供了一种半导体器件，其包括导体布线图和通过多个凸点电极与所述导体布线图连接的有源器件和无源器件。一种半导体器件，其包括导体布线图和通过多个凸点电极与所述导体布线图连接的有源器件和无源器件。所述导体布线图包括多个引线，每个引线分别具有四个表面并埋置在线路板中，同时暴露出至少一个将被电连接的表面，所述各引线在预定的布局中以预定的间隔彼此相邻布置。所述线路板包括一个部分，其中形成导体布线图的导体在垂直于延伸方向的截面中的厚度与宽度的比值不小于1，还有一个部分，其中所述比值小于1。所述比值小于1的部分的暴露表面与所述比值不小于1的部分的暴露表面相互平齐。所述无源器件电连接着所述比值小于1的部分，所述有源器件电连接着所述比值不小于1的部分。
根据本发明的第十二方面，提供了一种半导体器件，其包括导体布线图和通过多个凸点电极与所述导体布线图连接的有源器件和无源器件。所述导体布线图包括多个引线，每个引线分别具有四个表面并埋置在线路板中，同时暴露出至少一个将被电连接的表面，所述各引线在预定的布局中以预定的间隔彼此相邻布置。所述线路板靠近所述多个导体布线图的下部包括一个区域，该区域的吸水率低于其它区域，所述线路板还包括一个部分，其中形成导体布线图的导体在垂直于延伸方向的截面中的厚度与宽度的比值不小于1，还有一个部分，其中所述比值小于1。所述无源器件电连接着所述比值小于1的部分，所述有源器件电连接着所述比值不小于1的部分。
在本发明的第十一和第十二方面中，所述有源器件是例如液晶驱动LSI，所述无源器件是例如电容、线圈和电阻。
根据本发明，可以提供一种线路板、其制造方法以及一种半导体器件，其中绝缘可靠性和生产量可以提高。
本发明的其它目的和优点将在后面的详细说明中提出，它们的一部分可以从详细说明中清楚地体现出来，或者可以在实施本发明时被认识到。本发明的目的和优点可以通过下面将要特别指出的设备及它们的组合而实现和获得。
附图说明
结合在此构成说明书一部分的附图示出了本发明的实施例，并且与前面的一般描述和后面的详细说明以解释本发明的原理。
图1是根据现有技术的一种COF半导体器件的结构的主视图。
图2是图1中的半导体器件的侧视图。
图3是用于解释接合装置操作的接合前状态的主视图。
图4是用于解释接合装置操作的接合中状态的主视图。
图5是利用现有技术接合的半导体芯片和线路板之间的接合部附近的放大图。
图6是根据第一实施例的线路板制造过程的第一步骤的主视图。
图7是根据第一实施例的线路板制造过程的第二步骤的主视图。
图8是根据第一实施例的线路板制造过程的第三步骤的主视图。
图9是根据第一实施例的线路板制造过程的第四步骤的主视图。
图10是根据第一实施例的线路板制造过程的第五步骤的主视图。
图11是根据第一实施例的线路板制造过程的第六步骤的主视图。
图12是根据第一实施例的线路板制造过程的第七步骤的主视图。
图13是根据第一实施例的线路板制造过程的第八步骤的主视图。
图14是根据第一实施例的线路板制造过程的第九步骤的主视图。
图15是图14中的部分X在倒置状态的详图。
图16是图15中的线路板10从方向R所作的视图。
图17是根据第一实施例的线路板的一种改型的与图15相对应的视图。
图18是根据第一实施例的线路板的上述改型的与图16相对应的视图。
图19是根据第一实施例的线路板的另一种改型(结构中包括低吸水率层)的与图15相对应的视图。
图20是根据第一实施例的线路板的所述另一种改型(结构中包括低吸水率层)的与图16相对应的视图。
图21是根据第二实施例的半导体器件的结构的视图。
图22是图21中的半导体器件从方向R(右侧)所作的视图。
图23是根据第二实施例的半导体器件的一种改型的视图。
图24是图23中的半导体器件从方向R(右侧)所作的视图。
图25是图23和24所示半导体器件中的线路板制造过程的第一步骤的主视图。
图26是图23和24所示半导体器件中的线路板制造过程的第二步骤的主视图。
图27是图23和24所示半导体器件中的线路板制造过程的第三步骤的主视图。
图28是图23和24所示半导体器件中的线路板制造过程的第四步骤的主视图。
图29是图23和24所示半导体器件中的线路板制造过程的第五步骤的主视图。
图30是图23和24所示半导体器件中的线路板制造过程的第六步骤的主视图。
图31是图23和24所示半导体器件中的线路板制造过程的第七步骤的主视图。
图32是图23和24所示半导体器件中的线路板制造过程的第八步骤的主视图。
图33是图23和24所示半导体器件中的线路板制造过程的第九步骤的主视图。
图34是根据第三实施例的线路板制造过程的第一步骤的主视图。
图35是根据第三实施例的线路板制造过程的第二步骤的主视图。
图36是根据第三实施例的线路板制造过程的第三步骤的主视图。
图37是根据第三实施例的线路板制造过程的第四步骤的主视图。
图38是根据第三实施例的线路板制造过程的第五步骤的主视图。
图39是根据第三实施例的线路板制造过程的第六步骤的主视图。
图40是根据第三实施例的线路板制造过程的第七步骤的主视图。
图41是根据第三实施例的线路板制造过程的第八步骤的主视图。
图42是根据第三实施例的线路板制造过程的第九步骤的主视图。
图43是图42中的部分Y在倒置状态的详图。
图44是图43中的线路板从方向R所作的视图。
图45是根据第三实施例的线路板的一种改型(结构中包括低吸水率层)的与图43相对应的视图。
图46是根据第三实施例的线路板的所述改型(结构中包括低吸水率层)的与图44相对应的视图。
图47是根据第四实施例的半导体器件的结构的视图。
图48是图47中的半导体器件从方向R(右侧)所作的视图。
图49是根据第四实施例的线路板的结构的视图。
图50是图49中的线路板从方向R(右侧)所作的视图。
图51是根据第四实施例的半导体器件的另一种结构的视图。
图52是图51中的半导体器件从方向R(右侧)所作的视图。
图53是根据第四实施例的线路板的另一种结构的视图。
图54是图53中的线路板从方向R(右侧)所作的视图。
图55是图51所示半导体器件中的线路板制造过程的第一步骤的主视图。
图56是图51所示半导体器件中的线路板制造过程的第二步骤的主视图。
图57是图51所示半导体器件中的线路板制造过程的第三步骤的主视图。
图58是图51所示半导体器件中的线路板制造过程的第四步骤的主视图。
图59是图51所示半导体器件中的线路板制造过程的第五步骤的主视图。
图60是图51所示半导体器件中的线路板制造过程的第六步骤的主视图。
图61是图51所示半导体器件中的线路板制造过程的第七步骤的主视图。
图62是图51所示半导体器件中的线路板制造过程的第八步骤的主视图。
图63是图51所示半导体器件中的线路板制造过程的第九步骤的主视图。
图64是根据第五实施例的线路板制造过程的第一步骤的主视图。
图65是根据第五实施例的线路板制造过程的第二步骤的主视图。
图66是根据第五实施例的线路板制造过程的第三步骤的主视图。
图67是根据第五实施例的线路板制造过程的第四步骤的主视图。
图68是根据第五实施例的线路板制造过程的第五步骤的主视图。
图69是根据第五实施例的线路板制造过程的第六步骤的主视图。
图70是根据第五实施例的线路板制造过程的第七步骤的主视图。
图71是根据第五实施例的线路板制造过程的第八步骤的主视图。
图72是根据第五实施例的线路板制造过程的第九步骤的主视图。
图73是根据第五实施例的线路板制造过程的第十步骤的主视图。
图74是根据第五实施例的线路板制造过程的第十一步骤的主视图。
图75是根据第五实施例的线路板的另一种结构的视图。
图76是沿着图75中的线A-A所作的剖视图。
图77是沿着图75中的线B-B所作的剖视图。
图78是根据第六实施例的半导体器件的结构的视图。
图79是沿着图78中的线A-A所作的剖视图。
图80是沿着图78中的线B-B所作的剖视图。
图81是根据第七实施例的线路板制造过程的第一步骤的主视图。
图82是根据第七实施例的线路板制造过程的第二步骤的主视图。
图83是根据第七实施例的线路板制造过程的第三步骤的主视图。
图84是根据第七实施例的线路板制造过程的第四步骤的主视图。
图85是根据第七实施例的线路板制造过程的第五步骤的主视图。
图86是根据第七实施例的线路板制造过程的第六步骤的主视图。
图87是根据第七实施例的线路板制造过程的第七步骤的主视图。
图88是根据第七实施例的线路板制造过程的第八步骤的主视图。
图89是根据第七实施例的线路板制造过程的第九步骤的主视图。
图90是根据第七实施例的线路板制造过程的第十步骤的主视图。
图91是根据第七实施例的线路板制造过程的第十一步骤的主视图。
图92是根据第七实施例的线路板42的结构的视图。
图93是沿着图92中的线A-A所作的剖视图。
图94是沿着图92中的线B-B所作的剖视图。
图95是根据第八实施例的半导体器件的结构的视图。
图96是沿着图95中的线A-A所作的剖视图。
图97是沿着图95中的线B-B所作的剖视图。
图98是根据第九实施例的线路板制造过程的第一步骤的主视图。
图99是根据第九实施例的线路板制造过程的第二步骤的主视图。
图100是根据第九实施例的线路板制造过程的第三步骤的主视图。
图101是根据第九实施例的线路板制造过程的第四步骤的主视图。
图102是根据第九实施例的线路板制造过程的第五步骤的主视图。
图103是根据第九实施例的线路板制造过程的第六步骤的主视图。
图104是根据第九实施例的线路板制造过程的第七步骤的主视图。
图105是根据第九实施例的线路板制造过程的第八步骤的主视图。
图106是根据第九实施例的线路板制造过程的第九步骤的主视图。
图107是根据第九实施例的线路板制造过程的第十步骤的主视图。
图108是根据第九实施例的线路板制造过程的第十一步骤的主视图。
图109是根据第九实施例的线路板制造过程的第十二步骤的主视图。
图110是具有多个立柱的线路板的例子的立视图。
图111是根据第十实施例的半导体器件的结构的视图。
图112是沿着图111中的线A-A所作的剖视图。
图113是沿着图111中的线B-B所作的剖视图。
图114是根据第十实施例的半导体器件的另一种结构的视图。
图115是沿着图114中的线A-A所作的剖视图。
图116是沿着图114中的线B-B所作的剖视图。
图117是根据第十一实施例的线路板制造过程的第一步骤的主视图。
图118是根据第十一实施例的线路板制造过程的第二步骤的主视图。
图119是根据第十一实施例的线路板制造过程的第三步骤的主视图。
图120是根据第十一实施例的线路板制造过程的第四步骤的主视图。
图121是根据第十一实施例的线路板制造过程的第五步骤的主视图。
图122是根据第十一实施例的线路板制造过程的第六步骤的主视图。
图123是根据第十一实施例的线路板制造过程的第七步骤的主视图。
图124是根据第十一实施例的线路板制造过程的第八步骤的主视图。
图125是根据第十一实施例的线路板制造过程的第九步骤的主视图。
图126是根据第十一实施例的线路板制造过程的第十步骤的主视图。
图127是根据第十二实施例的线路板制造过程的第一步骤的主视图。
图128是根据第十二实施例的线路板制造过程的第二步骤的主视图。
图129是根据第十二实施例的线路板制造过程的第三步骤的主视图。
图130是根据第十二实施例的线路板制造过程的第四步骤的主视图。
图131是根据第十二实施例的线路板制造过程的第五步骤的主视图。
图132是根据第十二实施例的线路板制造过程的第六步骤的主视图。
图133是根据第十三实施例的半导体器件的另一种结构的视图。
图134是沿着图133中的线A-A所作的剖视图。
图135是沿着图133中的线B-B所作的剖视图。
具体实施方式
下面参照附图描述本发明的最佳实施模式。
在对各实施例进行描述时所采用的附图中，以与图1和2中相同的附图标记表示那些相同的部件。
(第一实施例)
下面描述本发明的第一实施例。
首先参照图6至14描述本实施例的线路板的制造方法。
如图6所示，一个厚度为50至125μm的Ni膜(以下也被称作Ni支持体)1被制备出来，作为支持体。
如图7所示，一个基于树脂例如聚酰亚胺的感光树脂层2形成在Ni膜1的表面上。感光树脂层2的厚度为布线图宽度的一到三倍，具体地讲，是大约5到30μm。为了形成感光树脂层2，可以使用公知的方法例如辊涂、旋涂或流延成型。在施加了感光树脂后，在惰性气氛中在大约80℃至120℃的温度下进行预烘焙，以凝固感光树脂并形成薄膜。
如图8所示，为了形成布线图的厚部，一个适于此目的的预定玻璃掩膜3被制备出来。该结构被具有预定波长的紫外线u照射，以便对感光树脂层2中的布线图成部分进行曝光。感光树脂层3被浸入或喷射专用于该感光树脂的显影剂，以将布线图显影。然后进行清洗和干燥，以实现感光树脂层2的图案形成，如图9所示。所产生的开口部4形成为具有预先设计的尺寸(例如宽度为20至30μm)。
如图10所示，Ni膜1被设置在阴极电势。该结构被浸入公知的硫酸铜电镀液中，并且进行电镀。电镀温度为20℃至30℃。电流强度为大约1至5A/dm2。通过持续进行硫酸铜电镀，铜沉积在感光树脂层2的开口部4中并且充满开口部4，这样就形成了布线图5。硫酸铜电镀一直进行，直至过度电镀发生在开口部4的表面上大约5至10μm，并且顶部露出。
如图11所示，感光树脂被固化。这一过程是在惰性气氛中以300℃的温度和1至2小时的固化时间进行的。聚合反应被持续进展，直至感光树脂例如聚酰亚胺进一步脱水和聚合，并且亚胺化率达到90％或以上。通过这一过程，形成了具有高耐热性的感光树脂层2。在感光树脂层2形成后，通过公知的抛光方法对表面进行抛光，直至达到抛光表面6，从而使感光树脂层2和厚布线图5平面化。通过抛光厚布线图5而使它们的厚度均匀，可以提高高频传输特性。在电镀结束后，电镀厚度不同，大约1至3μm的小的三维图案形成在表面上。如果不进行抛光，所述三维图案会在频率为几GHz的信号被传输时起天线的作用并泄漏高频信号。因此，会由于电磁放射而出现传输误差例如EMI或EMC。
如图12所示，执行一个过程以提高已经形成的感光树脂层2与将要在图13中形成的聚酰亚胺层7之间的粘着强度。如果执行了一个可形成三维图案的物理过程，则会再次形成前述作为天线的部分。出于这个原因，不能采用任何物理形成锚固结构的方法。取而代之的是，经过抛光处理后的基片如图12所示被放置在一个真空装置(其结构类似于薄膜溅镀器)中。利用反应气体例如氮气、氧气或氩气，更优选在氮气气氛中，进行等离子处理。通过等离子处理，在聚酰亚胺的分子环中具有最低键能的C-N键被离解并被氮或OH取代，以形成官能团例如-COOH。这样，由聚酰亚胺构成的感光树脂层2的表面上的激活能量增加了。此外，经过了等离子处理后，在同一装置中，聚酰亚胺层7被连续地形成。为了形成该聚酰亚胺层7，可以采用真空积层加工或冷低压积层加工。
通过这种方式，如图13所示，产生了一个基片，其中厚布线图5形成在Ni支持体1上，聚酰亚胺层7形成在厚布线图5上。
如图14所示，只有Ni被蚀刻掉，而不蚀刻铜。具体地讲，利用具有高选择性的蚀刻剂(例如碱基蚀刻剂，如美录德公司(Meltex)提供的Enstrip NP、麦德美公司(MacDermid)提供的Metex SCB、奥野(Okuno)制药工业株式会社提供的Top Rip AZ或荏原优吉莱特公司(Ebara-Udylite)提供的Oxy-Strip OS)而仅蚀刻掉Ni，以完全去除Ni支持体1。对于暴露的布线图5，利用Au、Sn或In进行表面处理(未示出)。然后，通过公知方法将一个聚酰亚胺树脂或环氧树脂的绝缘表面保护膜(未示出)形成在感光树脂层2的下表面上，除了将要被电连接电子元件例如有源器件或无源器件的区域以外。由此，形成了线路板10。
图15是图14中的部分X在倒置状态的详图。图16是图15中的线路板10从方向R所作的视图。该方向对应于布线图5的延伸方向。
从图15中的垂直于延伸方向的截面(以下称作横向截面)中可以清楚地看出，在线路板10的横向截面中布线图5的厚度t和宽度W具有以下关系：t≥W。另一方面，在延伸方向(以下也称作纵向)上，整个布线图5的厚度均为t。
如前所述，造根据本实施例的线路板中，形成在软化点低于接合温度的树脂上的互连线(以下也称作引线)具有方形截面，并且厚度t等于或大于宽度W。出于这些原因，引线的刚度提高了。即使是采用其接合条件导致Cu在AuSn接合部中扩散的TC接合方法进行接合，引线也不会变形。在此，可以防止任何与半导体芯片13之间的边缘短路。
在接合时，引线不会被凸点电极14切断。引线中也不会产生裂纹。由于引线不会从有机基片上剥落，因此可靠性提高。由于引线刚度增加，因此接合后的接合强度提高，从而不会发生芯片剥落。
在传统的电路板中，在有机树脂层的安装半导体芯片13的那一侧的表面上会出现官能团和碳化层。在本实施例中，不会出现官能团和碳化层。出于这一原因，不会因官能团与金属氯化物之间的接合而导致树脂表面上的绝缘电阻降低。此外，不会出现碳化层并因此而导致绝缘电阻降低。
由于布线图5上的除了用于表面安装以外的所有三个表面均被感光树脂覆盖，因此向感光树脂上的粘着强度非常高。此外，由于布线图5之间的部位被感光树脂覆盖，因此布线图5之间的绝缘电阻非常高。
在半导体芯片13的安装表面上，感光树脂层2的表面是平坦和光滑的，而没有在制造过程中形成任何三维图案。出于这一原因，没有导电物质例如金属以作为残余物的三维图案的方式存在，并且不会发生因导电物质造成的离子迁移。也就是说，布线图5之间的绝缘电阻非常高。
布线图5在横向上的形状并不局限于图15所示的方形。图17所示的倒置梯形也可以采用。也就是说，布线图5暴露在用于安装半导体芯片13的那一侧的表面上的宽度W可以加大。图18是该结构(图17)从方向R(右侧)所作的视图。
如图19和20所示，由吸水率低于聚酰亚胺的有机材料例如液晶聚合物制成的低吸水率层30可以夹在带有布线图5的那一层与聚酰亚胺层7之间。由于布线图5的下表面形成了隔离层，因此可以防止布线图5的下表面氧化和因水的侵入而导致的抗剥离强度随时间的退化。
关于有机材料，聚酰亚胺作为例子被描述。然而，环氧树脂特别适合用作形成布线图5的有机材料。环氧树脂的价格低于聚酰亚胺，并且吸水率小于聚酰亚胺。因此，在这种情况下，必须添加聚酰亚胺蚀刻过程。
布线图5不但能够通过电镀形成，还能够通过无电镀形成。在厚度均匀性方面，无电镀至电镀更为优异。
在形成布线图5时，铜晶粒的晶界(晶粒尺寸)在沉积之后没有改变。沉积的铜的硬度和导电率也保持不变。在电镀过程中，电镀条件不是固定不变的，而是可以变化的。具体地讲，在电镀的早期阶段，将电镀条件设置为可在沉积之后获得大的铜晶体尺寸。也就是说，在高电镀液温度(30℃至50℃)和大电流强度(例如5至10A/dm2)下进行电镀。接着，在电镀的最终阶段，将电镀条件设置为使沉积的铜的晶粒更细微，即获得小的铜晶体尺寸。也就是说，以电镀液温度为10℃和电流强度为2A/dm2或以下的条件进行电镀。在布线图5的截面中，靠近安装表面的晶体尺寸大，因而硬度低而导电率高。也就是说，其性能适合于安装的铜被沉积。在相反表面上，硬度高而导电率低。也就是说，由于硬度和抗挠曲强度高，因此可以提高机械强度。
为了连续地改变沉积的铜的晶体尺寸，可以采用连续镀(hoopplating)装置而非批量镀装置。在连续镀装置中，由于多个镀池可以串联连接，因此可以再改变电镀条件(温度、电流强度、电镀液等)的同时连续进行电镀。
对于线路板10，优选使用柔性基片。然而，价格低于柔性基片的刚性基片也可以使用。
(第二实施例)
下面描述本发明的第二实施例。
本实施例的半导体器件将参照图21和22进行描述。图21是半导体器件的横向剖视图。图22是图21中的半导体器件从方向R(右侧)所作的视图。半导体器件的制造如下所述。
为了制造图21和22所示的半导体器件，图3和4所示的接合装置被准备出来。在该接合装置中，一个可沿竖直方向移动的接合工具22安置在一个具有内置加热器(未示出)的工作台21上方。半导体芯片13放在工作台21上，凸点电极14面向上方。一个夹持器23在将要安装半导体芯片13的区域的周围夹持线路板10。通过公知方法，一个聚酰亚胺树脂或环氧树脂的绝缘表面保护膜(未示出)形成在感光树脂层2的下表面上，除了将要被电连接电子元件例如有源器件或无源器件的区域以外。接合工具22向下移动。
线路板10的下表面在整个半导体芯片安装区域面对着半导体芯片13。线路板10被设置成使其下表面朝向半导体芯片13的上表面，即具有配线12的表面朝向半导体芯片13。
接下来，半导体芯片13的凸点电极14与线路板10上的连接端子12a对正。
如图4所示，例如，工作台21向上移动，以使凸点电极14接触连接端子12a。接合工具22再次向下移动。在这种状态下，工作台21被加热到350℃至450℃、优选大约400℃，以加热半导体芯片13。此外，接合工具22被加热到250℃至350℃、优选大约300℃这种可导致Cu在凸点电极14中相互扩散的温度，并且直接接触线路板10的上表面以挤压它。凸点电极14和形成在线路板10上的连接端子12a被加热和挤压大约1至3秒。接合负载为大约10至17mg/μm2。
金凸点电极14预先形成在半导体芯片13上。另一方面，一个Sn层预先形成在配线12上。Sn层是利用有机酸基无电镀液形成的。Sn层的厚度为大约0.5至1.0μm。然后，形成在半导体芯片13与感光树脂层2之间的空间通过公知的侧面灌注方法被充填绝缘树脂15(也称作密封树脂)。绝缘树脂15被加热和固化。
对于根据本实施例如此制造的半导体器件，利用图3和4所示的接合装置(也被称作TAB接合机)，以第一实施例中描述的使用线路板10的方法，进行AuSn接合。布线图5的刚度在与凸点电极14连接的部位处高，因此布线图5在接合中不会变形。
这样，可以形成半导体器件，其中AuSn共晶接合是在300℃或以上可导致Cu在凸点电极14中相互扩散的温度进行的，而不会弯曲布线图5或使其从聚酰亚胺层7剥落，并且可避免形成任何空隙Vd。此外，布线图5没有弯曲，而且可以维持接合之前的平面度，因此绝缘树脂15可以流畅地注入形成在感光树脂层2与半导体芯片13之间的具有10至30μm高度的空间中。出于这一原因，没有空隙(气泡)形成在绝缘树脂15中。在可靠性试验例如热循环试验或热冲击试验中，不会发生空隙膨胀/收缩，因此可以形成高可靠性的半导体芯片。
在上面的例子中，半导体器件是通过使用TAB接合机形成的。除了TAB接合机，倒装芯片接合机也可以使用，以便主要从芯片的下表面施加接合温度。
在半导体器件中，包含有布线图5和感光树脂层2的表面是平坦的，如图21所示。然而，本实施例中的半导体器件并不仅限于这种结构。如图24所示，布线图5可以从感光树脂层2的表面突出。由于布线图5的暴露表面和区域增加，因此与绝缘树脂15之间的接触面积可以增加，绝缘树脂15的接合强度可以提高。
图24是图23的从方向R(右侧)所作的横向剖视图。图25至33示出了图23和24所示半导体器件中的线路板制造过程的各个步骤。通过公知方法将一个聚酰亚胺树脂或环氧树脂的绝缘表面保护膜(未示出)形成在感光树脂层2的上表面上，除了将要被电连接电子元件例如有源器件或无源器件的区域以外。
(第三实施例)
下面描述本发明的第三实施例。
首先参照图34至42描述根据本实施例的线路板的制造方法。
如图34所示，一个厚度为50至125μm的Ni膜1被制备出来，作为支持体。
如图35所示，一个基于树脂例如聚酰亚胺的感光树脂层2形成在Ni膜1的表面上。感光树脂层2的厚度为布线图宽度的一到三倍，具体地讲，是大约5到30μm。为了形成感光树脂层2，可以使用公知的方法例如辊涂、旋涂或流延成型。在施加了感光树脂后，在惰性气氛中在大约80℃至120℃的温度下进行预烘焙，以凝固感光树脂并形成薄膜。
如图36所示，为了形成布线图的厚部，一个适于此目的的预定玻璃掩膜3被制备出来。该结构被具有预定波长的紫外线u照射，以便对感光树脂层2中的布线图形成部分进行曝光。感光树脂层3被浸入或喷射专用于该感光树脂的显影剂，以将布线图显影。然后进行清洗和干燥，以实现感光树脂层2的图案形成，如图37所示。所产生的开口部4形成为具有预先设计的尺寸。
如图38所示，Ni膜1被设置在阴极电势。在第一实施例中，在形成布线图5时，铜晶粒的晶界(晶粒尺寸)在沉积之后没有改变。沉积的铜的硬度和导电率也保持不变。在本实施例中，在电镀的早期阶段，将电镀条件设置为可在沉积之后获得大的铜晶体尺寸。也就是说，在高电镀液温度和大电流强度下进行电镀。接着，在电镀的最终阶段，将电镀条件设置为使沉积的铜的晶粒更细微，即获得小的铜晶体尺寸。也就是说，以低电镀液温度和小电流强度进行电镀，从而形成布线图。
在布线图的截面中，靠近安装表面的晶体尺寸大，因而硬度低而导电率高。也就是说，其性能适合于安装的铜被沉积，以形成铜层。在相反表面上，由于晶体尺寸小，因此硬度高而导电率低。具有高机械强度的铜被沉积，以形成铜层，从而使得布线图本身几乎不被拉伸和变形，即使是在接合过程中承受负载和热量时。
具体地讲，为了沉积具有优异安装性能的铜，以电镀液温度为20℃至30℃和电流强度为1至5A/dm2的条件进行电镀。在布线图的截面中，靠近安装表面的晶体尺寸大，以沉积其性能适合于安装的铜。
为了沉积具有高机械强度的铜，以电镀液温度为10℃和电流强度为1A/dm2或以下的条件进行电镀。这样，晶体尺寸可以形成得较小，并且具有高硬度、高刚度和高机械强度的铜。
如图38所示，铜镀一直进行，直至过度电镀发生在由诸如聚酰亚胺构成的感光树脂层2的开口部4的表面上大约5至10μm，并且顶部露出。这样，布线图具有两层式结构。
为了连续地改变沉积的铜的晶体尺寸，可以采用连续镀(也称作R-to-R)装置而非批量镀装置。在连续镀装置中，由于多个镀池可以串联连接，因此可以再改变电镀条件(温度、电流强度、电镀液等)的同时连续进行电镀。
如图38所示，由感光树脂制成的感光树脂层2被固化。这一过程是在惰性气氛中以300℃的温度和1至2小时的固化时间进行的。聚合反应被持续进展，直至感光树脂例如聚酰亚胺进一步脱水和聚合，并且亚胺化率达到90％或以上。通过这一过程，形成了具有高耐热性的感光树脂层2。
在感光树脂层2通过这种方式形成后，通过公知的抛光方法对表面进行抛光，直至达到图39所示的抛光表面6，从而使感光树脂层2和厚布线图平面化，每个厚布线图分别包括一个下部铜层31和一个上部铜层32。通过抛光厚布线图而使它们的厚度均匀，可以提高高频传输特性。在电镀结束后，电镀厚度不同，大约1至3μm的小的三维图案形成在表面上。如果不进行抛光，所述三维图案会在频率为几GHz的信号被传输时起天线的作用并泄漏高频信号。由于电磁放射，会出现传输误差例如EMI或EMC。
如图40所示，执行一个过程以提高已经形成的感光树脂层2与将要形成的聚酰亚胺层7之间的粘着强度。如果执行了一个可形成三维图案的物理过程，则会再次形成前述作为天线的部分。出于这个原因，不能采用任何物理形成锚固结构的方法。取而代之的是，经过抛光处理后的基片如图40所示被放置在一个真空装置(其结构类似于薄膜溅镀器)中。利用反应气体例如氮气、氧气或氩气，更优选在氮气气氛中，进行等离子处理。通过等离子处理，在聚酰亚胺的分子环中具有最低键能的C-N键被离解并被氮或OH取代，以形成官能团例如-COOH。这样，由聚酰亚胺构成的感光树脂层2的表面上的激活能量增加了。此外，经过了等离子处理后，在同一装置中，聚酰亚胺层7被连续地形成。为了形成该聚酰亚胺层7，可以采用真空积层加工或冷低压积层加工。在上面的例子中，在感光树脂层2的表面上进行用于提高粘着性的处理过程。然而，可以在感光树脂和聚酰亚胺树脂二者的相反表面上均进行用于提高粘着性的处理过程。在这种情况下，接合强度可以进一步提高。
通过这种方式，如图41所示，产生了一个基片，其中包括下部铜层31和上部铜层32的厚布线图形成在Ni支持体1上，聚酰亚胺层7形成在厚布线图5上。
如图42所示，只有Ni被蚀刻掉，而不蚀刻铜。具体地讲，利用具有高选择性的蚀刻剂(例如碱基蚀刻剂，如美录德公司提供的Enstrip NP、麦德美公司提供的Metex SCB、奥野制药工业株式会社提供的Top Rip AZ或荏原优吉莱特公司提供的Oxy-StripOS)而仅蚀刻掉Ni，以完全去除Ni支持体1。对于暴露的下部铜层31，利用Au、Sn或In进行表面处理(未示出)。然后，通过公知方法将一个聚酰亚胺树脂或环氧树脂的绝缘表面保护膜(未示出)形成在感光树脂层2的下表面上，除了将要被电连接电子元件例如有源器件或无源器件的区域以外。由此，形成了线路板33。
图43是图42中的部分Y在倒置状态的详图。图44是图43中的线路板33从方向R(右侧)所作的视图。该方向对应于布线图5的延伸方向。
从图43中的截面中可以清楚地看出，在线路板33的横向截面中，包括下部铜层31和上部铜层32的布线图的厚度t和宽度W具有以下关系：t＜W。另一方面，如图44所示，在延伸方向(纵向)上，具有多层结构的整个布线图5的厚度均为t。
如前所述，造根据本实施例的线路板中，布线图具有多层结构，其中包括位于表面侧的具有良好安装性能的下部铜层31和位于内侧的具有优异机械特性的上部铜层32。通过这种结构，布线图可以形成得较薄。这样，可以使用柔性基片，而不会降低其有特色的特征，即挠曲性。
在上述例子中，包括下部铜层31和上部铜层32的布线图只由铜制成。然而，本发明并不局限于此。布线图可以具有由不同金属制成的多层结构。例如，安装表面可以由焊接安装性能优异的铜制成，下层可以由具有高机械强度的材料制成，例如Ni或其合金，Cr或其合金，或者Fe基或Ti基铜合金。
如图45和46所示，图19和20中描述的低吸水率层30可以夹在带有布线图的那一层与聚酰亚胺层7之间。图46是图45的从方向R(右侧)所作的横向剖视图。
(第四实施例)
下面描述本发明的第四实施例。
本实施例的半导体器件将参照图47和48进行描述。图47是半导体器件的横向剖视图。图48是图47中的半导体器件从方向R(右侧)所作的视图。半导体器件的制造如下所述。
为了制造图47和48所示的半导体器件，图3和4所示的接合装置被准备出来。在该接合装置中，一个可沿竖直方向移动的接合工具22安置在一个具有内置加热器(未示出)的工作台21上方。半导体芯片13放在工作台21上，凸点电极14面向上方。通过公知方法，一个聚酰亚胺树脂或环氧树脂的绝缘表面保护膜(未示出)形成在下表面上，除了将要被电连接电子元件例如有源器件或无源器件的区域以外。一个夹持器23在将要安装半导体芯片13的区域的周围夹持线路板33。接合工具22向下移动。
线路板33的下表面在整个半导体芯片安装区域面对着半导体芯片13。线路板33被设置成使其下表面朝向半导体芯片13的上表面，即具有配线12的表面朝向半导体芯片13。
接下来，半导体芯片13的凸点电极14与线路板33上的连接端子12a对正。
如图4所示，例如，工作台21向上移动，以使凸点电极14接触连接端子12a。接合工具22再次向下移动。在这种状态下，工作台21被加热到350℃至450℃、优选大约400℃，以加热半导体芯片13。此外，接合工具22被加热到250℃至350℃、优选大约300℃这种可导致Cu在凸点电极14中相互扩散的温度，并且直接接触线路板33的上表面以挤压它。凸点电极14和形成在线路板33上的连接端子12a被加热和挤压大约1至3秒。接合负载为大约10至17mg/μm2。
金凸点电极14预先形成在半导体芯片13上。另一方面，一个Sn层预先形成在配线12上。Sn层是利用有机酸基无电镀液形成的。Sn层的厚度为大约0.5至1.0μm。
对于根据本实施例如此制造的半导体器件，利用图3和4所示的接合装置(也被称作TAB接合机)，以第一实施例中描述的使用线路板33的方法，进行AuSn接合。由于布线图5的刚度在与凸点电极14连接的部位处高，因此布线图5在接合中不会变形。
这样，可以形成半导体器件，其中AuSn共晶接合是在300℃或以上的温度进行的，而不会弯曲布线图5或使其从聚酰亚胺层7剥落，并且可避免形成任何空隙Vd。此外，布线图5具有多层结构，其中包括一个下部铜层31和一个上部铜层32。具有高机械强度的材料被使用。因此，布线图5可以形成得较薄，并且可以形成具有高挠曲性的半导体器件。
在上面的例子中，半导体器件是通过使用TAB接合机形成的。除了TAB接合机，倒装芯片接合机也可以使用，以便主要从芯片的下表面施加接合温度。
在半导体器件中，包含有布线图5和感光树脂层2的表面是平坦的，如图47和48所示。然而，本实施例中的半导体器件并不仅限于这种结构。如图49至52所示，分别包括下部铜层31和上部铜层32的布线图可以从感光树脂层2的表面突出。此外，一个低吸水率层30可以夹在布线图与聚酰亚胺层7之间，如图53和54所示。图50、52、54分别是图49、51、53的从方向R(右侧)所作的横向剖视图。图55至63示出了图51和52所示半导体器件中的线路板制造过程的各个步骤。通过公知方法将一个聚酰亚胺树脂或环氧树脂的绝缘表面保护膜(未示出)形成在感光树脂层2的上表面上，除了将要被电连接电子元件例如有源器件或无源器件的区域以外。
(第五实施例)
下面描述本发明的第五实施例。
首先参照图64至74描述根据本实施例的线路板的制造方法。
如图64所示，一个厚度为50至125μm的Ni膜1被制备出来，作为支持体。
如图65所示，一个具有感光性的阻挡层34形成在Ni膜1的表面上。感光性阻挡层34的厚度为大约10μm或以下。为了形成阻挡层34，可以采用公知的方法例如辊涂、旋涂、喷涂或喷墨。在施加了感光性阻挡层后，所产生的结构在惰性气氛中在大约80℃至120℃的温度下进行预烘焙，以凝固阻挡层并形成薄膜。
如图66所示，为了形成一个安装布线图层，一个适于此目的的预定玻璃掩膜(未示出)被制备出来。该结构被具有预定波长的紫外线照射，以便对布线图形成部分进行曝光。所产生的结构被浸入或喷射专用于该感光性阻挡层的显影剂，以将布线图显影。然后进行清洗和干燥。感光性阻挡层完成图案形成，以产生开口部4。
如图67所示，通过将Ni膜1用作阴极而进行电镀。电镀是利用公知的硫酸铜电镀液进行的，镀液的温度为20℃至30℃，电流强度为大约1至5A/dm2，以使铜沉积在感光性阻挡层34的开口部4中。通过这一过程，形成了布线图5。还可以形成一个Ni或Cr的隔离层。
如图68所示，阻挡层34被去除，只有布线图5被留下。
如图69所示，一个基于树脂例如聚酰亚胺的绝缘层39被形成。绝缘层39的厚度为5至30μm。为了形成绝缘层39，可以使用公知的方法例如辊涂、旋涂或流延成型。在施加了绝缘层39后，所产生的结构在惰性气氛中在大约80℃至120℃的温度下进行预烘焙，以凝固绝缘层并形成薄膜。为了形成具有高机械强度的加厚部分的布线图35，一个适于此目的的预定玻璃掩膜(未示出)被制备出来。该结构被具有预定波长的紫外线照射，以便对绝缘层39中的布线图形成部分进行曝光。所产生的结构被浸入或喷射专用于该绝缘层树脂的显影剂，以将布线图显影。然后进行清洗和干燥，以完成图案的形成。
在本例中，在阻挡层34如图68所示被去除后，树脂例如聚酰亚胺被施加到绝缘层39上。然而，本发明并不局限于此。例如，在阻挡层34去除后，如图70所示，可以形成一个层间介电膜36。绝缘层39可以施加到层间介电膜36的表面上。层间介电膜36非常薄，其厚度为3μm或以下。吸水率低于聚酰亚胺的材料例如液晶聚合物可以施加并固化，以形成隔离层。通过这一结构，可以防止布线图5的下表面氧化以及因水从与布线图相反的表面即基片下表面侵入而导致的抗剥离强度退化。
如图71所示，进行表面激活，以提高向布线图35和热塑性粘结剂37之间的粘着强度。如果执行了一个可形成三维图案的物理过程，则会再次形成前述作为天线的部分。出于这个原因，不能采用任何物理形成锚固结构的方法。取而代之的是，经过抛光处理后的基片如图71所示被放置在一个真空装置(例如薄膜溅镀器)中。利用反应气体例如氮气、氧气或氩气，更优选在氮气气氛中，进行等离子处理。在聚酰亚胺的分子环中具有最低键能的C-N键被离解并被氮或OH取代，以形成官能团例如-COOH。这样，绝缘层39的表面上的激活能量增加了。此外，经过了等离子处理后，在同一装置中，一个聚酰亚胺层7被连续地形成。为了形成该聚酰亚胺层，可以采用真空积层加工或冷低压积层加工。
如图72所示，Ni膜1被设置在阴极电势。该结构被浸入公知的硫酸铜电镀液中，并且进行电镀。电镀温度为20℃至30℃。电流强度为大约1至5A/dm2。硫酸铜电镀持续进行，直至铜沉积在绝缘层39的开口部41中并且充满开口部41。硫酸铜电镀一直进行，直至过度电镀发生在开口部41的表面上大约5至10μm，并且顶部露出。通过这种过程，形成了布线图35。
接下来，聚酰亚胺层7被固化。这一过程是在惰性气氛中以300℃的温度和1至2小时的固化时间进行的。聚合反应被持续进展，直至聚酰亚胺进一步脱水和聚合，并且亚胺化率达到90％或以上。通过这一过程，形成了具有高耐热性的聚酰亚胺层7。在聚酰亚胺层7形成后，通过公知的抛光方法对表面进行抛光，从而使聚酰亚胺层7和厚布线图35平面化。通过抛光厚布线图35而使它们的厚度均匀，可以提高高频传输特性。在电镀结束后，电镀厚度不同，大约1至3μm的小的三维图案形成在表面上。如果不进行抛光，所述三维图案会在频率为几GHz的信号被传输时起天线的作用并泄漏高频信号。由于电磁放射，会出现传输误差例如EMI或EMC。
如图73所示，进行表面激活(未示出)，以提高与热塑性粘结剂37之间的粘着强度。该过程可以与图71所示相同的方法进行。这样，厚度为10μm或以下的聚酰亚胺层7被制备出来，其一个表面上具有厚度为大约3μm的聚酰亚胺基热塑性粘结剂37。聚酰亚胺层7通过公知的技术例如真空积层加工结合。表面激活和聚酰亚胺层的积层加工可以在相同装置中连续进行。
如图74所示，只有Ni被蚀刻掉，而不蚀刻铜。具体地讲，利用具有高选择性的蚀刻剂(例如碱基蚀刻剂，如美录德公司提供的Enstrip NP、麦德美公司提供的Metex SCB、奥野制药工业株式会社提供的Top Rip AZ或荏原优吉莱特公司提供的Oxy-StripOS)而仅蚀刻掉Ni，以完全去除Ni支持体1。对于暴露的布线图5，利用Au、Sn或In进行表面处理(未示出)。然后，通过公知方法将一个聚酰亚胺树脂或环氧树脂的绝缘表面保护膜(未示出)形成在绝缘层39的下表面上，除了将要被电连接电子元件例如有源器件或无源器件的区域以外。由此，形成了线路板38。
图75是以上述方式形成的线路板38的一个例子的俯视图。图76是沿着图75中的线A-A所作的剖视图。图77是沿着图75中的线B-B所作的剖视图。
形成在线路板38上的每个布线图包括布线图5，其宽度W1与厚度t1的关系为W1＞t1，以及布线图35，其宽度W2与厚度t2的关系为W2≤t2，如图76所示。布线图35靠近半导体芯片安装区域铺设。布线图35结合在形成于半导体芯片13上的凸点电极14上。也就是说，半导体芯片13安装在布线图35上。
如上所述，在根据本实施例的线路板中，布线图5和35由相同的导电材料制成。此外，仅在用于安装形成于半导体芯片13上的凸点电极14的布线图35所在区域满足t2≥W2。半导体芯片13的接合是在300℃或以上的温度通过TC接合进行的。由于接合在凸点电极14上的布线图35满足t＞W的关系，因此即使聚酰亚胺在接合温度和负载下软化，布线图35也不会变形。因此，布线图保会在芯片安装区域附近弯曲。由于芯片边缘和布线图不会接触，因此不会发生电短路。
布线图35突出到线路板38中。因此，它们不会向下弯曲，即使是受到接合负载和300℃或以上的接合温度时。布线图35突出到线路板38中。也就是说，在线路板38中形成了锚固部分。出于这一原因，可以限制铜在布线图的延伸方向(图77中从右向左)上被拉伸。也就是说，用作布线图材料的铜不能被自由拉伸。由于拉伸和弯曲被抑制，因此由相同材料制成的布线图不会从线路板38剥落。因此，没有空隙形成在线路板38与布线图之间。
布线图在线路板38中具有锚固部分，还具有与聚酰亚胺的大接触面积。由于线路板38的接合强度可以维持较高，因此布线图难以剥落。
在上面的例子中，布线图5和35在相同的电镀条件下由铜制成。除了使用相同的电镀条件，也可以改变电镀条件以改变晶体尺寸和密度。具体地讲，布线图35可以具有小的铜晶体尺寸和高硬度。另一方面，用于布线图5的铜可以具有大的铜晶体尺寸和低硬度。
布线图5和35可以利用具有不同晶体取向的铜制成。布线图35由单一铜层制成。然而，它也可以具有由不同种类的金属构成的多层结构。布线图5可以由焊接安装性能优异的铜制成，布线图35可以由机械强度高于铜的材料制成，例如Ni或Cr，或者Fe基或Ti基铜合金。在这种情况下，布线图刚度可以提高，并且变形、拉伸和弯曲可以进一步减小。
在布线图35使用处铜之外的材料例如高硬度材料Ni或Cr等时，用作锚固部分的布线图35可以制作得薄一些。这样，生产率可以提高。
(第六实施例)
下面描述本发明的第六实施例。
本实施例的半导体器件将参照图78至80进行描述。图78是根据本实施例的半导体器件40的一个例子的俯视图。图79是沿着图78中的线A-A所作的剖视图。图80是沿着图78中的线B-B所作的剖视图。半导体器件40的制造如下所述。
为了制造图78至80所示的半导体器件40，图3和4所示的接合装置被准备出来。在该接合装置中，一个可沿竖直方向移动的接合工具22安置在一个具有内置加热器(未示出)的工作台21上方。半导体芯片13放在工作台21上，凸点电极14面向上方。一个夹持器23在将要安装半导体芯片13的区域的周围夹持第五实施例中描述的线路板38。接合工具22向下移动。
线路板38的下表面在整个半导体芯片安装区域面对着半导体芯片13。线路板38被设置成使其下表面朝向半导体芯片13的上表面，即具有配线12的表面朝向半导体芯片13。
接下来，半导体芯片13的凸点电极14与线路板38上的连接端子12a对正。
如图4所示，例如，工作台21向上移动，以使凸点电极14接触连接端子12a。接合工具22再次向下移动。在这种状态下，工作台21被加热到350℃至450℃、优选大约400℃，以加热半导体芯片13。此外，接合工具22被加热到250℃至350℃、优选大约300℃这种可导致Cu在凸点电极14中相互扩散的温度，并且直接接触线路板38的上表面以挤压它。凸点电极14和与形成在线路板38上的连接端子相对应的配线12被加热和挤压大约1至3秒。接合负载为大约10至17mg/μm2。
凸点电极14预先形成在半导体芯片13上。另一方面，一个Sn层预先形成在配线12上。Sn层是利用有机酸基无电镀液形成的。Sn层的厚度为大约0.5至1.0μm。然后，形成在半导体芯片13与感光树脂层2之间的空间通过公知的侧面灌注方法被充填绝缘树脂15(也称作密封树脂)。绝缘树脂15被加热和固化。然后，多种无源器件100例如电容、电阻和线圈根据要求的技术规范被表面安装(也称作SMT安装)。
在根据本实施例如此制造的半导体器件40中，线路板38通过图3和4所示的接合装置(也被称作TAB接合机)利用接合工具22进行AuSn接合。即使是在这种情况下，由于布线图的连接端子利用与靠近金凸点的配线12的导电材料相同的锚固在线路板38中，因此配线12的刚度可以提高，并且配线12几乎不被弯曲和拉伸。出于这一原因，布线图在接合中不会变形。
这样，可以形成半导体器件40，其中AuSn共晶接合是在300℃或以上可导致Cu在凸点电极14中相互扩散的温度进行的，而不会弯曲配线12或使其从线路板38剥落，并且可避免形成任何空隙Vd。此外，在每个布线图的连接端子处，只有布线图35是厚的并且突伸到线路板38中。对于布线图5，满足W1＞t1。出于这些原因，可以形成具有高挠曲性的半导体器件40。
此外，由于布线图5没有弯曲，而且几乎可以维持接合之前的平面度，因此绝缘树脂15可以流畅地注入形成在感光树脂层2与半导体芯片13之间的具有10至30μm高度的空间中。出于这一原因，没有空隙(气泡)形成在绝缘树脂15中。在可靠性试验例如热循环试验或热冲击试验中，由于没有空隙而不会发生空隙膨胀/收缩，因此可以形成高可靠性的半导体芯片。在上面的例子中，半导体器件40是通过使用TAB接合机形成的。除了TAB接合机，倒装芯片接合机也可以使用，以便主要从芯片的下表面施加接合温度。在半导体器件40中，包含有布线图5和感光树脂层2的表面是平坦的。然而，表面可以是突出的，如图49至54所示。一个低吸水率层30可以夹在布线图与聚酰亚胺层7之间，如图19、20、45和46所示。通过这种结构，可以形成具有高可靠性的半导体器件40。
一个保护膜可以形成在线路板38的上表面上，除了需要用于连接无源器件100等的区域以外。通过这种结构，可靠性可以进一步提高。
(第七实施例)
下面描述本发明的第七实施例。
首先参照图81至91描述根据本实施例的线路板的制造方法。
如图81所示，一个厚度为50至125μm的Ni膜1被制备出来，作为支持体。
如图82所示，一个具有感光性的阻挡层34形成在Ni膜1的表面上。感光性阻挡层34的厚度为大约10μm或以下。为了形成阻挡层34，可以采用公知的方法例如辊涂、旋涂、喷涂或喷墨。在施加了阻挡层34后，所产生的结构在惰性气氛中在大约80℃至120℃的温度下进行预烘焙，以凝固阻挡层并形成薄膜。
如图83所示，为了形成一个安装布线图层，一个适于此目的的预定玻璃掩膜(未示出)被制备出来。该结构被具有预定波长的紫外线照射，以便对布线图形成部分进行曝光。所产生的结构被浸入或喷射专用于该感光性阻挡层的显影剂，以将布线图显影。然后进行清洗和干燥。阻挡层完成图案形成，以产生开口部4。
如图84所示，通过将Ni膜1用作阴极而进行电镀。电镀是利用公知的硫酸铜电镀液进行的，镀液的温度为20℃至30℃，电流强度为大约3A/dm2，以使铜沉积在阻挡层34的开口部4中。通过采用公知喷墨工艺的印制技术，可以直接绘制出电镀阻挡图案。在上述例子中，通过玻璃掩膜进行紫外线保光，并且对图案进行显影，可形成阻挡图案。作为替代性方式，可以利用激光束行照射对300nm或以下波长敏感的阻挡层，以直接刻画出阻挡图案。
如图85所示，阻挡层34被去除，用于安装的布线图5被形成。除了可以用电镀来形成布线图5以外，它们也可以通过喷墨工艺印制铜的纳米膏而直接形成。
如图86所示，一个基于树脂例如聚酰亚胺的绝缘层39被形成。绝缘层39的厚度为5至30μm。为了形成绝缘层39，可以使用公知的方法例如辊涂、旋涂或流延成型。在施加了绝缘层39后，所产生的结构在惰性气氛中在大约80℃至120℃的温度下进行预烘焙，以凝固绝缘层并形成薄膜。为了形成具有高机械强度的加厚部分的布线图，一个适于此目的的预定玻璃掩膜(未示出)被制备出来。该结构被具有预定波长的紫外线照射，以便对绝缘层39中的布线图形成部分进行曝光。所产生的结构被浸入或喷射专用于该绝缘层39的显影剂，以将布线图显影。然后进行清洗和干燥，用于构成厚布线图的开口部41因此而被形成。
在本例中，在阻挡层34如图85所示被去除后，树脂例如聚酰亚胺被施加到绝缘层39上。然而，本发明并不局限于此。例如，在阻挡层34去除后，如图87所示，形成一个层间介电膜36。绝缘层39可以施加到层间介电膜36的表面上。层间介电膜36非常薄，其厚度为3μm或以下。吸水率低于聚酰亚胺的材料例如液晶聚合物可以施加并固化，以形成隔离层。通过这一结构，可以防止布线图5的下表面氧化以及因水从与布线图5相反的表面即基片下表面侵入而导致的抗剥离强度退化。
如图88所示，进行表面激活，以提高向布线图5的粘着强度。如果执行了一个可形成三维图案的物理过程，则会再次形成前述作为天线的部分。出于这个原因，不能采用任何物理形成锚固结构的方法。取而代之的是，经过抛光处理后的基片如图88所示被放置在一个真空装置(例如薄膜溅镀器)中。利用反应气体例如氮气、氧气或氩气，更优选在氮气气氛中，进行等离子处理。在聚酰亚胺的分子环中具有最低键能的C-N键被离解并被氮或OH取代，以形成官能团例如-COOH。这样，绝缘层39的表面上的激活能量增加了。
如图89所示，Ni膜1被设置在阴极电势。该结构被浸入公知的硫酸铜电镀液中，并且进行电镀。电镀温度为20℃至30℃。电流强度为大约5A/dm2。硫酸铜电镀持续进行，直至铜沉积在绝缘层39的开口部41中并且充满开口部41。硫酸铜电镀一直进行，直至过度电镀发生在开口部41的表面上大约5至10μm，并且顶部露出。通过这种过程，形成了布线图35。
厚布线图35被形成为具有这样的长度，即布线图的至少一端的位置与将要在后面被安装的半导体基片13的凸点电极14的端部相隔500μm。也就是说，布线图35形成在最容易受到变形的区域中。
接下来，绝缘层39被固化。这一过程是在惰性气氛中以300℃的温度和1至2小时的固化时间进行的。聚合反应被持续进展，直至聚酰亚胺进一步脱水和聚合，并且亚胺化率达到90％或以上。通过这一过程，形成了具有高耐热性的绝缘层39。在绝缘层39形成后，通过公知的抛光方法对表面进行抛光，从而使绝缘层39和厚布线图35平面化。
通过抛光厚布线图35而使它们的厚度均匀，可以提高高频传输特性。在电镀结束后，电镀厚度不同，大约1至3μm的小的三维图案形成在表面上。如果不进行抛光，所述三维图案会在频率为几GHz的信号被传输时起天线的作用并泄漏高频信号。由于电磁放射，会出现传输误差例如EMI或EMC。在上面的描述中，布线图35通过电镀形成。除此之外，它们也可以通过喷墨工艺印制铜的纳米膏而直接形成。
如图90所示，进行表面激活(未示出)，以提高与热塑性粘结剂37之间的粘着强度。该过程可以与图71所示相同的方法进行。这样，厚度为10μm或以下的聚酰亚胺层7被制备出来，其一个表面上具有厚度为大约3μm的聚酰亚胺基热塑性粘结剂37。聚酰亚胺层7通过公知的技术例如真空积层加工结合。表面激活和聚酰亚胺层的积层加工可以在相同装置中连续进行。
如图91所示，只有Ni被蚀刻掉，而不蚀刻铜。具体地讲，利用具有高选择性的蚀刻剂(例如碱基蚀刻剂，如美录德公司提供的Enstrip NP、麦德美公司提供的Metex SCB、奥野制药工业株式会社提供的Top Rip AZ或荏原优吉莱特公司提供的Oxy-StripOS)而仅蚀刻掉Ni，以完全去除Ni支持体1。对于暴露的布线图5，利用Au、Sn或In进行表面处理(未示出)。然后，通过公知方法将一个聚酰亚胺树脂或环氧树脂的绝缘表面保护膜(未示出)形成在绝缘层39的下表面上，除了将要被电连接电子元件例如有源器件或无源器件的区域以外。由此，形成了线路板42。
图92是以上述方式形成的线路板42的一个例子的俯视图。图93是沿着图92中的线A-A所作的剖视图。图94是沿着图92中的线B-B所作的剖视图。
形成在线路板42上的每个布线图包括布线图P1(不与布线图35相面对的布线图5)，其宽度W1与厚度t1的关系为W1＞t1，以及布线图P2(包括布线图35以及与布线图35相面对的布线图5在内的区域)，其宽度W2与厚度t2的关系为W2≤t2，如图93和94所示。由铜构成的布线图P1被形成为满足W1/t1＞1。另一方面，布线图P2被形成为满足W2/t2≤1，其中布线图P2包括由铜构成的第一层(布线图5)以及由铜、Ni或Cr、或是至少含有铁或钛的铜合金构成的第二层(布线图35)。如图93所示，布线图P1的宽度W1等于布线图P2的宽度W2(即W1＝W2)。如图92所示，布线图P2的形成区域被这样构造出来，即当半导体芯片13接合在线路板42上时，布线图P2与凸点电极14(其预期位置显示于图92中)之间的距离Lbp为向外至少25至150μm。
在根据本实施例的具有上述结构的线路板中，半导体芯片13的AuSn接合是在300℃或以上可导致Cu在凸点电极14中相互扩散的温度通过TC接合进行的。由于接合在凸点电极14上的布线图P2满足W2≤t2的关系，因此即使聚酰亚胺在接合温度和负载下软化，布线图P2也不会变形。因此，布线图保会在芯片安装区域附近弯曲。由于芯片边缘和布线图不会接触，因此不会发生电短路。
布线图P2突伸到线路板42中。在半导体芯片13接合在线路板42上时，布线图P2与凸点电极14(其预期位置显示于图92中)之间的距离Lbp为向外至少25至150μm。因此，布线图P2不会向下弯曲，即使是受到接合负载和300℃或以上的接合温度时。布线图P2突出到线路板42中。也就是说，在线路板42中形成了锚固部分。出于这一原因，可以限制铜在布线图的延伸方向(图94中从右向左)上被拉伸。也就是说，用作布线图材料的铜不能被自由拉伸。由于拉伸和弯曲被抑制，因此由相同材料制成的布线图不会从线路板42剥落。因此，没有空隙Vd形成在线路板42与布线图之间。
布线图在线路板42中具有锚固部分，还具有与聚酰亚胺的大接触面积。由于线路板42的接合强度可以维持较高，因此布线图难以剥落。
布线图P2的机械特性不同于布线图P1。布线图P2突出到线路板42中，并且尺寸比半导体芯片13大500μm。出于这些原因，即使由于接合装置中的加载精度的原因导致接合位置偏移，布线图P2也总会被安置在布线图接合区域中。
布线图5和35在相同的电镀条件下由铜制成。除了使用相同的电镀条件，也可以改变电镀条件以改变晶体尺寸和密度。具体地讲，布线图35可以具有小的铜晶体尺寸和高硬度。另一方面，用于布线图5的铜可以具有大的铜晶体尺寸和低硬度。
布线图5和35可以利用具有不同晶体取向的铜制成。布线图35由单一铜层制成。然而，它也可以具有由不同种类的金属构成的多层结构。
各布线图可以只由铜制成。布线图5可以由焊接安装性能优异的铜制成，第一层和由布线图35构成的第二层可以由铜制成。作为替代，它们也可以由机械强度高于铜的材料制成，例如Ni或Cr，或者Fe基或Ti基铜合金。通过这种结构，布线图刚度可以提高，并且变形、拉伸和弯曲可以进一步减小。
在布线图35使用处铜之外的材料例如高硬度材料Ni或Cr等时，用作锚固部分的布线图35可以制作得薄一些。这样，生产率可以提高。
(第八实施例)
下面描述本发明的第八实施例。
本实施例的半导体器件将参照图95至97进行描述。图95是根据本实施例的半导体器件44的一个例子的俯视图。图96是沿着图95中的线A-A所作的剖视图。图97是沿着图95中的线B-B所作的剖视图。半导体器件44的制造如下所述。
为了制造图95至97所示的半导体器件44，图3和4所示的接合装置被准备出来。在该接合装置中，一个可沿竖直方向移动的接合工具22安置在一个具有内置加热器(未示出)的工作台21上方。半导体芯片13放在工作台21上，凸点电极14面向上方。一个夹持器23在将要安装半导体芯片13的区域的周围夹持第七实施例中描述的线路板42。接合工具22向下移动。
线路板42的下表面在整个半导体芯片安装区域面对着半导体芯片13。线路板42被设置成使其下表面朝向半导体芯片13的上表面，即具有配线12的表面朝向半导体芯片13。
接下来，半导体芯片13的凸点电极14与线路板42上的连接端子12a对正。
如图4所示，例如，工作台21向上移动，以使凸点电极14接触连接端子12a。接合工具22再次向下移动。在这种状态下，工作台21被加热到350℃至450℃，优选大约440℃，以加热半导体芯片13。此外，接合工具22被加热到250℃至350℃、优选大约300℃这种可导致Cu在凸点电极14中相互扩散的温度，并且直接接触线路板42的上表面以挤压它。凸点电极14和与形成在线路板42上的连接端子相对应的布线图P2被加热和挤压大约1至3秒。接合负载为大约10至17mg/μm2。
凸点电极14预先形成在半导体芯片13上。另一方面，一个Sn层预先形成在布线图P2上。Sn层是利用有机酸基无电镀液形成的。Sn层的厚度为大约0.5至1.0μm。然后，形成在半导体芯片13与感光树脂层2之间的空间通过公知的侧面灌注方法被充填绝缘树脂15(也称作密封树脂)。绝缘树脂15被加热和固化。
在根据本实施例如此制造的半导体器件44中，线路板42通过图3和4所示的接合装置(也被称作TAB接合机)利用接合工具22进行AuSn接合。由与布线图的导电材料相同的材料构成的布线图P2靠近与金凸点的连接部形成在线路板42中，从而在半导体芯片13被结合在线路板42上时，布线图P2与凸点电极14(其预期位置显示于图95中)之间的距离Lbp为向外至少25至150μm。出于这一原因，布线图P2几乎不被弯曲和拉伸。因此，布线图在接合中不会变形。
这样，可以形成半导体器件44，其中AuSn共晶接合是在300℃或以上的温度进行的，而不会弯曲布线图或使其从线路板42剥落，并且可避免形成任何空隙Vd。此外，在每个布线图P2的连接端子处，只有布线图P2是厚的并且突伸到线路板42中。对于布线图P1，满足W1＞t1。出于这些原因，可以形成具有高挠曲性的半导体器件44。
此外，由于布线图5没有弯曲，而且几乎可以维持接合之前的平面度，因此绝缘树脂15可以流畅地注入形成在感光树脂层2与半导体芯片13之间的具有10至30μm高度的空间中。出于这一原因，没有空隙(气泡)形成在绝缘树脂15中。在可靠性试验例如热循环试验或热冲击试验中，由于没有空隙而不会发生空隙膨胀/收缩，因此可以形成高可靠性的半导体芯片。
在上面的例子中，半导体器件44是通过使用TAB接合机形成的。除了TAB接合机，倒装芯片接合机也可以使用，以便主要从芯片的下表面施加接合温度。如果热量可以主要从半导体芯片13那一侧施加热量，则由于导热率高，因而可以降低接合工具22的设置温度。因此，施加在接合工具22上的负载低。由于施加在线路板42上的热量减小了，因此热变形量可以相对减小，并且布线图变形量也可以减小。
在半导体器件44中，包含布线图5和绝缘层39的表面是平坦的。然而，表面可以是突出的，如图49至54所示。作为接合材料，AuSn焊剂可以使用。任何无铅焊料，例如SnCu、SnAgCu或SnAg，也可以使用。
在本实施例的接合结构中，半导体芯片13的凸点电极14被安置在布线图P2的大致中部。然而，凸点电极14也可以安置在布线图P2的中心线内侧(向着半导体芯片区域的中心)。在这种情况下，布线图P2位于凸点电极14分布位置外侧的区域增大或加宽。因此，布线图更难变形。
(第九实施例)
下面描述本发明的第九实施例。
首先参照图98至109描述根据本实施例的线路板的制造方法。
如图98所示，一个厚度为大约3至12μm的铜箔46被制备出来，作为用于形成第一布线图的材料。如果铜箔46太薄，则加工过程中的输送存在技术困难。作为示例，可以使用形成在厚度为大约30μm的载体铜箔上的铜箔，二者之间夹着一个剥离层。铜箔46优选预先通过热处理而被再结晶，以获得大的晶体尺寸和低硬度。
如图99所示，一个由例如聚酰亚胺构成的树脂层48形成在铜箔46的表面(下表面)上。树脂层48的厚度为大约5至35μm。为了形成树脂层48，可以使用公知的方法例如辊涂、旋涂或流延成型。在施加了树脂层48后，在惰性气氛中在大约80℃至120℃的温度下进行预烘焙，以凝固树脂层并形成薄膜。此外，为了提高亚胺化率，在惰性气氛中以大约300℃的温度进行后固化(固化)，从而形成聚酰亚胺树脂层。
如图100所示，由有机材料例如PET制成的带有丙烯酸粘结剂的加强膜50通过公知的层合方法结合在所形成的聚酰亚胺树脂层48的整个表面上，从而可以在加工过程中输送薄膜。
如图101所示，一个阻挡层52通过公知的方法例如辊涂、旋涂或流延成型施加在铜箔46的表面上，以获得10μm或以下的厚度，并且在大约80℃的温度下进行预烘焙，以形成薄膜。
如图102所示，为了形成第一布线图，一个玻璃掩膜54根据第一布线图的设计数据被制备出来。铜箔46通过玻璃掩膜54而被具有预定波长的紫外线u曝光。然后，通过显影而对阻挡层52布图。
如图103所示，以布图后的阻挡层52作为掩膜，利用铜蚀刻剂对铜箔46进行蚀刻，所述铜蚀刻剂可以基于例如氯化铜、氧化亚铁、或过氧化氢/硫酸。这样，铜箔46被制作成第一布线图P1的形状。
如图104所示，阻挡层52被去除。第一布线图P1由铜箔46形成。
如图105所示，一个带有丙烯酸粘结剂的PET膜55通过公知的积层方法结合在构成了第一布线图P1的铜箔46的表面上。由于丙烯酸粘结剂被形成得略厚于铜箔46，因此PET膜55的表面可以平坦地结合。然后，形成在树脂层48上的加强膜50被剥掉。加强模50是被机械式剥掉(剥离)的。
如图106所示，在将要形成第二布线图的位置上，从第一布线图P1穿通树脂层48形成具有第二布线图的形状的通孔Th。通孔Th可以例如通过激光加工形成。这里使用的激光束的波长优选为300nm或以下。这是因为在此条件下树脂层48几乎不会被热降解。
如图107所示，为了形成第二布线图，通过铜无电镀来充填所产生的通孔Th。铜通过无电镀而被精细地充填。通过这一过程，形成在布线图P2中的铜的硬度可以提高。因此，刚度可以提高。在晶体尺寸较小时，硬度变高，导电率变低。通过沉积具有高机械强度的铜形成铜层，因而布线图本身几乎不被拉伸或变形，即使是在接合过程中承受负载和热量时。
如图108所示，执行一个过程(未示出)以提高已经形成的树脂层48与聚酰亚胺膜56之间的粘着强度。聚酰亚胺膜56形成在树脂层48下面。如果执行了一个可形成三维图案的物理过程以提高粘着强度，则会再次形成前述作为天线的部分。出于这个原因，不能采用任何物理形成锚固结构的方法。取而代之的是，经过抛光处理后的基片如图12所示被放置在一个真空装置(例如薄膜溅镀器)中。利用反应气体例如氮气、氧气或氩气，更优选在氮气气氛中，进行等离子处理。通过等离子处理，在聚酰亚胺的分子环中具有最低键能的C-N键被离解并被氮或OH取代，以形成官能团例如-COOH。这样，由聚酰亚胺构成的聚酰亚胺膜56的表面上的激活能量增加了。为了形成该聚酰亚胺膜56，可以采用真空积层加工或冷低压积层加工。表面激活和聚酰亚胺层的层合可以在同一装置中连续进行。
如图109所示，伴随着布线图形成在表面上的表面加强用PET膜55被剥落。根据需要，利用Au、Sn或In对暴露的第一布线图P1进行表面处理(未示出)。然后，通过公知方法将一个聚酰亚胺树脂或环氧树脂的绝缘表面保护膜(未示出)形成在树脂层48的上部，除了将要被电连接电子元件例如有源器件或无源器件的区域以外。由此形成线路板58。
在根据本实施例的具有前述结构的线路板58中，由于使用了铜箔46，因此容易在布线图与聚酰亚胺制树脂层48之间形成隔离层。此外，布线图P2可以由多个立柱构成。
在上面的例子中，通孔Th用于形成布线图P2。然而，如图110所示，可以形成多个小立柱。作为铜箔46，可以使用下述铜箔，即预先在其将要接触聚酰亚胺制树脂层48表面的表面上通过溅镀或沉积形成一个由例如Ni、Cr、NiCr、NiV或NiTi构成的隔离层。
参看图108，聚酰亚胺膜56被层合。也可以层合不是由聚酰亚胺而是由液晶聚合物构成的薄膜。可以使用具有厚度为几μm的液晶聚合物层的聚酰亚胺膜。在这种情况下，材料的吸水率优选低于聚酰亚胺。通过这种结构，从成品基片的下表面吸收的水的侵蚀可以避免。
(第十实施例)
下面描述本发明的第十实施例。
本实施例的半导体器件将参照图111至113进行描述。图111是根据本实施例的半导体器件60的一个例子的俯视图。图112是沿着图111中的线A-A所作的剖视图。图113是沿着图111中的线B-B所作的剖视图。半导体器件60的制造如下所述。
为了制造图111至113所示的半导体器件60，图3和4所示的接合装置被准备出来。在该接合装置中，一个可沿竖直方向移动的接合工具22安置在一个具有内置加热器(未示出)的工作台21上方。半导体芯片13放在工作台21上，凸点电极14面向上方。一个夹持器23在将要安装半导体芯片13的区域的周围夹持第九实施例中描述的线路板58。接合工具22向下移动。
线路板58的下表面在整个半导体芯片安装区域面对着半导体芯片13。线路板58被设置成使其下表面朝向半导体芯片13的上表面，即具有配线12的表面朝向半导体芯片13。
接下来，半导体芯片13的凸点电极14与线路板58上的连接端子12a对正。
如图4所示，例如，工作台21向上移动，以使凸点电极14接触连接端子12a。接合工具22再次向下移动。在这种状态下，工作台21被加热到350℃至450℃、优选大约400℃，以加热半导体芯片13。此外，接合工具22被加热到250℃至350℃、优选大约300℃这种可导致Cu在凸点电极14中相互扩散的温度，并且直接接触线路板58的上表面以挤压它。凸点电极14和与形成在线路板58上的连接端子相对应的布线图P2被加热和挤压大约1至3秒。接合负载为大约10至17mg/μm2。
凸点电极14预先形成在半导体芯片13上。另一方面，一个Sn层预先形成在线路板58的布线图上。Sn层是利用有机酸基无电镀液形成的。Sn层的厚度为大约0.5至1.0μm。然后，形成在半导体芯片13与树脂层48之间的空间通过公知的侧面灌注方法被充填绝缘树脂15(也称作密封树脂)。绝缘树脂15被加热和固化。
在根据本实施例如此制造的半导体器件60中，线路板58通过图3和4所示的接合装置(也被称作TAB接合机)利用接合工具22进行AuSn接合。由与布线图的导电材料相同的材料构成的布线图连接端子靠近与金凸点的连接部锚固在线路板58中。出于这一原因，第二布线图P2的刚度较高，并且第二布线图P2几乎不被弯曲和拉伸。因此，布线图在接合中不会变形。
这样，可以形成半导体器件60，其中AuSn共晶接合是在300℃或以上可导致Cu在凸点电极14中相互扩散的温度进行的，而不会弯曲布线图或使其从线路板58剥落，并且可避免形成任何空隙Vd。此外，在每个连接端子处，只有布线图P2是厚的并且突伸到线路板58中。对于第一布线图P1以及其它布线图，满足W＞t。出于这些原因，可以形成具有高挠曲性的半导体器件60。
第二布线图P2至少是柱状的，并且具有至少一个立柱结构。由于接合中的压力可以扩散，因此布线图不会弯曲和变形。
由于形成了多个第二布线图P2，并且聚酰亚胺与第二布线图P2之间的接触面积增大了，因此抗剥落强度提高了。此外，对线路板58进行的接合是这样进行的，即多个立柱被驱动到聚酰亚胺中，因此锚固效果可以提高。出于这一原因，在半导体器件60中，布线图的变形可以进一步降低。
第二布线图P2具有多个立柱的结构，绝缘树脂夹在立柱之间。由于接合中的热量被用作散热器的多个立柱均匀地散布和耗散，因此热损伤较小。因此，布线图不会变形。此外，布线图与聚酰亚胺之间不会形成空隙Vd。
在上面的例子中，半导体器件60是通过使用TAB接合机形成的。除了TAB接合机，倒装芯片接合机也可以使用，以便主要从芯片的下表面施加接合温度。如果热量可以主要从半导体芯片13那一侧施加热量，则由于导热率高，因而可以降低接合工具的设置温度。因此，施加在接合工具22上的负载低。由于施加在线路板58上的热量减小了，因此热变形量可以相对减小，并且布线图变形量也可以减小。
作为接合材料，AuSn焊剂可以使用。任何无铅焊料，例如SnCu、SnAgCu或SnAg，也可以使用。
在本实施例的接合结构中，半导体芯片13的凸点电极14被安置在第二布线图P2的大致中部。然而，凸点电极14也可以安置在第二布线图P2的中心线内侧(向着半导体芯片区域的中心)。在这种情况下，第二布线图P2位于凸点电极14分布位置外侧的区域增大或加宽。因此，布线图更难变形。
如图114至116所示，第二布线图P2可以由多个立柱61(#1至#3)形成。图115是沿着图114中的线A-A所作的剖视图。图116是沿着图114中的线B-B所作的剖视图。
(第十一实施例)
下面描述本发明的第十一实施例。
首先参照图117至126描述根据本实施例的线路板的制造方法。
如图117所示，制备一种包覆材料，其中作为用于形成第二布线图P2的材料的铜箔46(#2)、厚度为几μm的Ni膜47、具有第一布线图P1的厚度的铜箔46(#1)被预先积层加工。该包覆材料可以通过公知的包覆方法形成。
如图118所示，一个阻挡层52(#1)通过公知的方法例如辊涂、旋涂或流延成型施加在铜箔46(#2)的表面上，以获得10μm或以下的厚度，并且在大约80℃的温度下进行预烘焙，以形成薄膜。
如图119和120所示，为了由铜箔46(#2)形成第二布线图P2，一个玻璃掩膜54根据布线图的设计数据被制备出来。铜箔46(#2)通过玻璃掩膜54而被具有预定波长的紫外线u曝光。然后，通过显影而对阻挡层52(#1)布图。
如图121所示，以布图后的阻挡层52(#1)作为掩膜，利用铜蚀刻剂对铜箔46(#2)进行蚀刻，所述铜蚀刻剂可以基于例如氯化铜、氯化亚铁、或过氧化氢/硫酸。这样，铜箔46(#2)被制作成第二布线图P2的形状。然后，阻挡层52(#1)被去除。
如图122所示，一个由例如聚酰亚胺构成的树脂层48形成在铜箔46(#2)的表面上。树脂层48的厚度为大约20至35μm。为了形成树脂层48，可以使用公知的方法例如辊涂、旋涂或流延成型。在形成了树脂层48后，在惰性气氛中在大约80℃至120℃C的温度下进行预烘焙，以凝固树脂层并形成薄膜。此外，为了提高亚胺化率，在惰性气氛中以大约300℃的温度进行后固化(固化)，从而形成聚酰亚胺树脂层。
如图123所示，一个阻挡层52(#2)通过公知的方法例如辊涂、旋涂或流延成型施加在铜箔46(#1)的表面上，以获得10μm或以下的厚度，并且在大约80℃的温度下进行预烘焙，以形成薄膜。为了形成第一布线图P1，铜箔46(#1)通过一个根据布线图的设计数据被制备出的玻璃掩膜57而被具有预定波长的紫外线u曝光。然后，将阻挡层52(#2)显影(图124)。
如图125所示，以布图后的阻挡层52(#2)作为掩膜，利用铜蚀刻剂对铜箔46(#1)进行蚀刻，所述铜蚀刻剂可以基于例如氯化铜、氯化亚铁、或过氧化氢/硫酸，以将铜箔制作成第一布线图P1的形状。阻挡层52(#2)被去除。利用布图后的第一布线图P1作为掩膜对Ni膜47进行蚀刻。根据需要，利用Au、Sn或In对暴露的第一布线图P1进行表面处理(未示出)。然后，通过公知方法将一个聚酰亚胺树脂或环氧树脂的绝缘表面保护膜(未示出)形成在树脂层48的上部，除了将要被电连接电子元件例如有源器件或无源器件的区域以外。由此形成了图126所示的线路板62。
根据本实施例的具有上述结构的线路板62使用了由Cu叠加Ni而制备出的包覆材料。因此，加工过程可以缩短。此外，不能通过电镀沉积的难熔金属例如钛或钨可以用作第二布线图P2的材料。出于这一原因，可以提供更为广泛为选择，而不会再对材料构成限制。
(第十二实施例)
下面描述本发明的第十二实施例。
首先参照图127至132描述根据本实施例的线路板的制造方法。
如图127所示，一个厚度为50至125μm的Ni膜1被制备出来，作为支持体。
如图128所示，利用具有至少一个喷嘴的喷墨头64，由含有平均颗粒尺寸为10至100nm的银纳米颗粒、铜纳米颗粒或金纳米颗粒的导电油墨直接在Ni膜1的表面上印制出第一布线图P1。第一布线图P1的厚度为几μm。通过将预先在图案设计中产生的CAD数据直接传输到喷墨打印机中，可以直接刻画出第一布线图P1。
如果不能通过一次打印纳米膏而获得预定的薄膜厚度，则可以重复打印几次以获得预定的薄膜厚度。整个结构连通印制在Ni膜1上的油膜被预烘焙。烘焙是在惰性气氛中在大约150℃至250℃的温度下进行的。通过烘焙，形成在纳米颗粒表面上的抗凝剂被热解，并且无机或金属纳米颗粒被曝光。金属纳米颗粒的曝光表面相互接触。由于它们是具有纳米尺寸的颗粒，因此表面上的激活能量提高了。由于高表面能量以及预烘焙温度的热能，颗粒被局部熔化并且在接触部分相结合。通过重复这一过程，纳米颗粒彼此结合在一起，以形成作为导体的第一布线图P1。
如图129所示，利用具有至少一个喷嘴的喷墨头64，由含有平均颗粒尺寸为10至100nm的银纳米颗粒、铜纳米颗粒或金纳米颗粒的导电油墨直接在第一布线图P1的表面上印制出第二布线图P2。第二布线图P2可以利用与第一布线图P1不同的材料纳米颗粒形成。
如图130所示，利用公知方法例如流延成型将绝缘树脂层66例如液晶聚合物或聚酰亚胺施加在已经预先形成有第一布线图P1和第二布线图P2的Ni膜1上。绝缘树脂层66是这样施加的，即最终的薄膜厚度为10至40μm。绝缘树脂层66被固化。如果绝缘树脂层66是互酰亚胺，则固化是在惰性气氛中以300℃的温度和1至2小时的固化时间进行的。聚合反应被持续进展，直至聚酰亚胺进一步脱水和聚合，并且亚胺化率达到90％或以上。
通过这一过程，形成了具有高热阻率的绝缘树脂层66。在绝缘树脂层66形成后，如需要，可以利用公知的抛光方法抛光表面而使绝缘树脂层66平面化。
如图131所示，利用专用蚀刻剂，只有Ni膜1的Ni被蚀刻掉。此外，根据需要，通过无电镀Cu、Ni、Au或它们的组合进行表面处理，如图132所示。然后，通过公知方法将一个聚酰亚胺树脂或环氧树脂的绝缘表面保护膜(未示出)形成在绝缘树脂层66的上表面上，除了将要被电连接电子元件例如有源器件或无源器件的区域以外。由此形成了根据本实施例的线路板68。
在具有上述结构的根据本实施例的线路板中，使用了纳米颗粒。此外，第一布线图P1和第二布线图P2通过喷墨打印技术印制出来。因此，加工过程可以极大地缩短。由于完全没有使用化学剂例如阻挡层粘着增强剂(例如硅粘合剂)、阻蚀剂、阻挡层脱除剂和蚀刻剂，因此对环境的影响较小。由于印制方法被使用，因此通过连续生产例如卷式(也被称作R-to-R)制造出线路板。
如果布线电阻交稿，或者焊剂在焊接中的可润湿性较差，则可以通过表面处理作出改进。
(第十三实施例)
下面描述本发明的第十三实施例。
本实施例的半导体器件将参照图133135进行描述。图133是根据本实施例的半导体器件70的一个例子的俯视图。图134是沿着图133中的线A-A所作的剖视图。图135是沿着图133中的线B-B所作的剖视图。
为了制造图133至135所示的半导体器件70，图3和4所示的接合装置被准备出来。在该接合装置中，一个可沿竖直方向移动的接合工具22安置在一个具有内置加热器(未示出)的工作台21上方。半导体芯片13放在工作台21上，凸点电极14面向上方。一个夹持器23在将要安装半导体芯片13的区域的周围夹持线路板68。接合工具22向下移动。
线路板68的下表面在整个半导体芯片安装区域面对着半导体芯片13。线路板68被设置成使其下表面朝向半导体芯片13的上表面，即具有配线12的表面朝向半导体芯片13。
接下来，半导体芯片13的凸点电极14与线路板68上的连接端子12a对正。在第二、第四、第六、第八、第十实施例中，将要安装的半导体基片13的凸点电极14布置在将要接合的布线图的大致中部。然而，在本实施例中，凸点电极14安置在布线图的中心线内侧(向着半导体芯片区域的中心)。也就是说，凸点电极14在X或Y方向上从第二布线图P2的延伸方向中心线CL2偏移一段距离L至凸点电极14延伸方向中心线CL1并被接合。也就是说，每个凸点电极14以偏置距离L接合。
如图4所示，例如，工作台21向上移动，以使凸点电极14接触连接端子12a。接合工具22再次向下移动。在这种状态下，工作台21被加热到350℃至450℃、优选大约400℃，以加热半导体芯片13。此外，接合工具22被加热到250℃至350℃、优选大约300℃这种可导致Cu在凸点电极14中相互扩散的温度，并且直接接触线路板68的上表面以挤压它。凸点电极14和与形成在线路板68上的连接端子相对应的第二布线图P2被加热和挤压大约1至3秒。接合负载为大约10至17mg/μm2。
金凸点电极14预先形成在半导体芯片13上。另一方面，一个Sn层预先形成在线路板68的布线图上。Sn层是利用有机酸基无电镀液形成的。Sn层的厚度为大约0.5至1.0μm。然后，形成在半导体芯片13与树脂层48之间的空间通过公知的侧面灌注方法被充填绝缘树脂15(也称作密封树脂)。绝缘树脂15被加热和固化。
在根据本实施例如此制造的半导体器件70中，线路板68通过图3和4所示的接合装置(也被称作TAB接合机)利用接合工具22进行AuSn接合。由与布线图的导电材料相同的材料构成的布线图连接端子靠近与金凸点的连接部锚固在线路板68中。此外，在每个布线图的连接端子处，只有第二布线图P2是厚的并且突伸到线路板68中。而对于作为另一布线图的第一布线图P1，保持W1＞t1。第二布线图P2至少是柱状的，并且具有至少一个立柱结构。凸点电极14对正在第二布线图P2的中心线内侧(向着半导体芯片13的中心)并被接合。通过这种半导体接合结构，第二布线图P2的刚度较高，并且第二布线图P2几乎不被弯曲和拉伸。由于接合中的压力可以分散，布线图在接合中不会变形。此外，布线图不会弯曲和拉伸。
由于形成了多个第二布线图P2，并且聚酰亚胺与第二布线图P2之间的接触面积增大了，因此抗剥落强度可以提高。此外，通过将多个立柱插入聚酰亚胺中而实现布线图68的接合，因此锚固效果提高了。出于这一原因，在半导体器件70中，布线图的变形可以进一步减小。这样，可以形成半导体器件70，其中AuSn共晶接合是在300℃或以上的温度进行的，而不会弯曲布线图或使其从线路板68剥落，并且可避免形成任何空隙Vd。此外，可以形成具有高挠曲性的半导体器件70。
作为接合材料，AuSn焊剂可以使用。任何无铅焊料，例如SnCu、SnAgCu或SnAg，也可以使用。
本领域的技术人员容易理解本发明的附加优点和修改。因此，本发明在其广泛意义上并不局限于这里公开的详细描述和代表性实施例。因此，在不脱离权利要求以及他们的等同替换所限定的总体发明思想的精神和范围内，可以作出各种修改。

Claims (54)

1.一种线路板，包括导体布线图；
其中，所述导体布线图包括多个引线，每个引线分别具有四个表面，所述引线埋置在有机层中，同时暴露出至少一个将被电连接的表面，而且引线的厚度大于宽度，所述各引线在预定的布局中以预定的间隔彼此相邻布置。
2.如权利要求1所述的线路板，其特征在于，所述有机层包括由有机物制成的柔性基片。
3.如权利要求1所述的线路板，其特征在于，所述有机层由选自下列一组的至少一种材料制成：聚酰亚胺、环氧树脂、液晶聚合物。
4.如权利要求1至3中任一所述的线路板，其特征在于，所述引线在与引线延伸方向相垂直的截面中呈梯形。
5.如权利要求1至3中任一所述的线路板，其特征在于，所述引线在与引线延伸方向相垂直的截面中呈方形。
6.一种线路板，包括导体布线图；
其中，所述导体布线图具有至少两层，并且形成在基片上且埋置在有机层中，同时暴露出至少一个将被电连接的表面；
下层侧导体布线图由比上层侧导体布线图小且致密的导体形成。
7.如权利要求6所述的线路板，其特征在于，形成下层侧导体布线图的导体的晶体尺寸比形成上层侧导体布线图的导体的晶体尺寸小且精细。
8.如权利要求6或7所述的线路板，其特征在于，每层中的导体在与导体延伸方向相垂直的截面中的形状包括方形。
9.如权利要求8所述的线路板，其特征在于，每层中的导体在与导体延伸方向相垂直的截面中的形状包括梯形和倒置梯形中的一种。
10.如权利要求6或7所述的线路板，其特征在于，每层中的导体在与导体延伸方向相垂直的截面中的形状包括梯形和倒置梯形中的一种。
11.一种线路板，包括导体布线图；
其中，所述导体布线图具有至少两层，并且形成在基片上且埋置在有机层中，同时暴露出至少一个将被电连接的表面；
形成下层侧导体布线图的导体主要具有一个晶体取向平面，其构成元素比形成上层侧导体布线图的导体精细。
12.一种线路板，包括导体布线图；
其中，所述导体布线图具有至少两层，并且形成在基片上且埋置在有机层中，同时暴露出至少一个将被电连接的表面；
在同一层中，在垂直于延伸方向的截面中，形成导体布线图的导体的宽度大于厚度，并且下层侧导体的硬度高于上层侧导体。
13.如权利要求12所述的线路板，其特征在于，形成下层侧导体布线图的导体由含有铁的合金形成。
14.如权利要求12所述的线路板，其特征在于，形成下层侧导体布线图的导体由含有钛的合金形成。
15.如权利要求12所述的线路板，其特征在于，上层侧宽度大于下层侧。
16.一种线路板，包括导体布线图；
其中，所述导体布线图具有至少两层，并且形成在基片上且埋置在有机层中，同时暴露出至少一个将被电连接的表面；
在同一层中，在垂直于延伸方向的截面中，形成导体布线图的导体的宽度大于厚度，并且下层侧导体的导电率高于上层侧导体。
17.一种线路板，包括导体布线图；
其中，所述导体布线图包括多个引线，每个引线分别具有四个表面，所述引线形成在基片上并埋置在有机层中，同时暴露出至少一个将被电连接的表面，所述各引线在预定的布局中以预定的间隔彼此相邻布置；
形成导体布线图的导体在垂直于延伸方向的截面中的厚度与位于其它部分的导体的厚度不同。
18.一种线路板，包括导体布线图；
其中，所述导体布线图包括多个引线，每个引线分别具有四个表面，所述引线形成在基片上并埋置在有机层中，同时暴露出至少一个将被电连接的表面，所述各引线在预定的布局中以预定的间隔彼此相邻布置；
所述线路板包括一个部分，其中形成导体布线图的导体在垂直于延伸方向的截面中的厚度与宽度的比值不小于1，还有一个部分，其中所述比值小于1。
19.如权利要求18所述的线路板，其特征在于，一个半导体芯片安置在一个区域中，在该区域，所述比值不小于1的部分大于所述比值小于1的部分。
20.如权利要求18所述的线路板，其特征在于，至少是所述在垂直于延伸方向的截面中的厚度与宽度的比值不小于1的部分被埋置。
21.如权利要求18至20中任一所述的线路板，其特征在于，各部分在垂直于延伸方向的截面中的厚度彼此不同；
对于包含有在垂直于延伸方向的截面中的厚度与宽度的比值小于1的部分以及所述比值不小于1的部分的导体布线图，所述比值小于1的部分的暴露表面与所述比值不小于1的部分的暴露表面相互平齐。
22.一种应用在半导体器件中的线路板，包括导体布线图和通过多个凸点电极与所述导体布线图连接的半导体芯片；
其中，所述导体布线图包括多个引线，每个引线分别具有四个表面并埋置在线路板自身中，同时暴露出至少一个将被电连接的表面，所述各引线在预定的布局中以预定的间隔彼此相邻布置；
所述线路板包括一个部分，其中形成导体布线图的导体在垂直于延伸方向的截面中的厚度与宽度的比值不小于1，还有一个部分，其中所述比值小于1；
所述凸点电极电连接着一个区域，在该区域中，所述比值不小于1的部分大于所述比值小于1的部分，并且一个包含有所述比值不小于1的部分上距凸点电极最远的侧面的表面与凸点电极的表面之间的最短距离为25至150μm。
23.一种线路板，包括导体布线图，并且线路板上安装着与导体布线图电连接的电子元件；
其中，所述导体布线图包括多个引线，每个引线分别具有四个表面，所述引线埋置在有机层中，同时暴露出至少一个将被电连接的表面，而且引线的厚度大于宽度，所述各引线在预定的布局中以预定的间隔彼此相邻布置；
对于形成导体布线图的导体在基片高度方向上的厚度，在安装电子元件的部分处该厚度大于其它部分。
24.如权利要求23所述的线路板，其特征在于，导体由精细颗粒形成。
25.如权利要求23或24所述的线路板，其特征在于，导体在垂直于延伸方向的截面中呈半圆柱形。
26.一种线路板，包括导体布线图；
其中，所述导体布线图包括多个引线，每个引线分别具有四个表面，所述引线埋置在有机层中，同时暴露出至少一个将被电连接的表面，所述有机层包括具有不同吸水率的至少两层，而且所述引线的至少一部分的厚度大于宽度，所述各引线在预定的布局中以预定的间隔彼此相邻布置。
27.如权利要求26所述的线路板，其特征在于，所述有机层包括具有低吸水率的第一有机层以及吸水率高于第一有机层的第二有机层。
28.如权利要求27所述的线路板，其特征在于，所述导体布线图形成在第一有机层上。
29.一种利用包覆材料制造如权利要求1至3中任一所述线路板的方法，所述包覆材料是通过将铜和铜合金之一、镍和钛之一以及铜和铜合金之一积层加工而制备出的。
30.一种利用包覆材料制造如权利要求4所述线路板的方法，所述包覆材料是通过将铜和铜合金之一、镍和钛之一以及铜和铜合金之一积层加工而制备出的。
31.一种利用包覆材料制造如权利要求5所述线路板的方法，所述包覆材料是通过将铜和铜合金之一、镍和钛之一以及铜和铜合金之一积层加工而制备出的。
32.一种利用包覆材料制造如权利要求6、7、11、12、13、14、15、16、17、18、19、20、22、23、24中任一所述线路板的方法，所述包覆材料是通过将铜和铜合金之一、镍和钛之一以及铜和铜合金之一积层加工而制备出的。
33.一种制造用在如权利要求1至3中任一所述线路板中的导体的方法，利用纳米膏通过印制方法制成所述导体。
34.一种制造用在如权利要求4所述线路板中的导体的方法，利用纳米膏通过印制方法制成所述导体。
35.一种制造用在如权利要求5所述线路板中的导体的方法，利用纳米膏通过印制方法制成所述导体。
36.一种制造用在如权利要求21所述线路板中的导体的方法，利用纳米膏通过印制方法制成所述导体。
37.一种制造用在如权利要求25所述线路板中的导体的方法，利用纳米膏通过印制方法制成所述导体。
38.一种制造用在如权利要求6、7、11、12、13、14、15、16、17、18、19、20、22、23、24中任一所述线路板中的导体的方法，利用纳米膏通过印制方法制成所述导体。
39.一种使用了如权利要求1至3中任一所述线路板的半导体器件。
40.一种使用了如权利要求4所述线路板的半导体器件。
41.一种使用了如权利要求5所述线路板的半导体器件。
42.一种使用了如权利要求8所述线路板的半导体器件。
43.一种使用了如权利要求9所述线路板的半导体器件。
44.一种使用了如权利要求10所述线路板的半导体器件。
45.一种使用了如权利要求6、7、11、12、13、14、15、16、17中任一所述线路板的半导体器件。
46.一种半导体器件，包括导体布线图和通过多个凸点电极与所述导体布线图连接的半导体芯片；
其中，所述导体布线图包括多个引线，每个引线分别具有四个表面并埋置在线路板中，同时暴露出至少一个将被电连接的表面，所述各引线在预定的布局中以预定的间隔彼此相邻布置；
所述线路板包括一个部分，其中形成导体布线图的导体在垂直于延伸方向的截面中的厚度与宽度的比值不小于1，还有一个部分，其中所述比值小于1；
所述凸点电极电连接着一个区域，在该区域中，所述比值不小于1的部分大于所述比值小于1的部分。
47.如权利要求46所述的半导体器件，其特征在于，凸点电极电连接在在一个区域中，在该区域，所述比值不小于1的部分大于所述比值小于1的部分，并且该区域向着半导体芯片的中心部分的一侧偏心安置。
48.如权利要求47所述的半导体器件，其特征在于，半导体芯片的尺寸不大于所述区域的尺寸。
49.如权利要求46所述的半导体器件，其特征在于，一个包含有所述比值不小于1的部分上距凸点电极最远的侧面的表面与凸点电极的表面之间的最短距离为25至150μm。
50.一种半导体器件，包括导体布线图和通过多个凸点电极与所述导体布线图连接的有源器件和无源器件；
其中，所述导体布线图包括多个引线，每个引线分别具有四个表面并埋置在线路板中，同时暴露出至少一个将被电连接的表面，所述各引线在预定的布局中以预定的间隔彼此相邻布置；
所述线路板包括一个部分，其中形成导体布线图的导体在垂直于延伸方向的截面中的厚度与宽度的比值不小于1，还有一个部分，其中所述比值小于1，所述比值小于1的部分的暴露表面与所述比值不小于1的部分的暴露表面相互平齐；
所述无源器件电连接着所述比值小于1的部分，所述有源器件电连接着所述比值不小于1的部分。
51.一种半导体器件，包括导体布线图和通过多个凸点电极与所述导体布线图连接的有源器件和无源器件；
其中，所述导体布线图包括多个引线，每个引线分别具有四个表面并埋置在线路板中，同时暴露出至少一个将被电连接的表面，所述各引线在预定的布局中以预定的间隔彼此相邻布置；
所述线路板靠近所述多个导体布线图的下部包括一个区域，该区域的吸水率低于其它区域，所述线路板还包括一个部分，其中形成导体布线图的导体在垂直于延伸方向的截面中的厚度与宽度的比值不小于1，还有一个部分，其中所述比值小于1；
所述无源器件电连接着所述比值小于1的部分，所述有源器件电连接着所述比值不小于1的部分。
52.如权利要求50或51所述的半导体器件，其特征在于，所述有源器件包括液晶驱动LSI。
53.如权利要求50或51所述的半导体器件，其特征在于，所述无源器件包括电容、线圈和电阻。
54.一种半导体器件，其中形成在一个有源器件的具有电极的有源表面与一个电路板的具有导体布线图的主表面之间的空间被树脂材料密封。
CNB2005100563801A 2004-09-14 2005-03-18 线路板以及半导体器件 Expired - Fee Related CN100539055C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP266923/2004 2004-09-14
JP2004266923A JP4146826B2 (ja) 2004-09-14 2004-09-14 配線基板及び半導体装置

Publications (2)

Publication Number Publication Date
CN1750244A true CN1750244A (zh) 2006-03-22
CN100539055C CN100539055C (zh) 2009-09-09

Family

ID=36033029

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100563801A Expired - Fee Related CN100539055C (zh) 2004-09-14 2005-03-18 线路板以及半导体器件

Country Status (5)

Country Link
US (1) US7755183B2 (zh)
JP (1) JP4146826B2 (zh)
KR (1) KR100620631B1 (zh)
CN (1) CN100539055C (zh)
TW (1) TWI258175B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101159251B (zh) * 2006-09-26 2011-05-04 英特尔公司 微电子冷却组件及其制造方法以及微电子冷却系统
CN106717137A (zh) * 2014-05-19 2017-05-24 塞拉电路公司 嵌入迹线
CN108575056A (zh) * 2017-03-07 2018-09-25 宏启胜精密电子(秦皇岛)有限公司 柔性电路板制作方法

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7102367B2 (en) * 2002-07-23 2006-09-05 Fujitsu Limited Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof
JP4491380B2 (ja) * 2005-06-09 2010-06-30 セイコーエプソン株式会社 半導体装置の製造方法
JP4934325B2 (ja) * 2006-02-17 2012-05-16 株式会社フジクラ プリント配線板の接続構造及びプリント配線板の接続方法
US7517732B2 (en) * 2006-04-12 2009-04-14 Intel Corporation Thin semiconductor device package
JP2008153470A (ja) * 2006-12-18 2008-07-03 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2008204968A (ja) * 2007-02-16 2008-09-04 Furukawa Electric Co Ltd:The 半導体パッケージ基板とその製造方法
JP4353263B2 (ja) * 2007-03-16 2009-10-28 セイコーエプソン株式会社 半導体装置の製造方法及び半導体装置
JP5151265B2 (ja) 2007-06-14 2013-02-27 日立電線株式会社 多層配線基板及び多層配線基板の製造方法
KR101147398B1 (ko) * 2007-06-15 2012-05-22 프린코 코포레이션 다층기판의 표면처리층의 구조 및 그 제조방법
US20090020316A1 (en) * 2007-07-19 2009-01-22 Chia-Hui Wu Method of manufacturing chip on film and structure thereof
KR101268727B1 (ko) * 2008-04-30 2013-05-28 파나소닉 주식회사 애디티브법에 의해 회로 기판를 제조하는 방법 및 이 방법에 의해 얻어진 회로 기판과 다층 회로 기판
US8240036B2 (en) 2008-04-30 2012-08-14 Panasonic Corporation Method of producing a circuit board
US9082438B2 (en) 2008-12-02 2015-07-14 Panasonic Corporation Three-dimensional structure for wiring formation
US8698003B2 (en) 2008-12-02 2014-04-15 Panasonic Corporation Method of producing circuit board, and circuit board obtained using the manufacturing method
US9332642B2 (en) 2009-10-30 2016-05-03 Panasonic Corporation Circuit board
US8929092B2 (en) 2009-10-30 2015-01-06 Panasonic Corporation Circuit board, and semiconductor device having component mounted on circuit board
JP5644286B2 (ja) * 2010-09-07 2014-12-24 オムロン株式会社 電子部品の表面実装方法及び電子部品が実装された基板
JP5733638B2 (ja) * 2013-03-06 2015-06-10 株式会社豊田中央研究所 接合材料およびそれを用いた半導体装置、ならびに配線材料およびそれを用いた電子素子用配線
US9536850B2 (en) * 2013-03-08 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package having substrate with embedded metal trace overlapped by landing pad
CN106134299B (zh) 2014-03-20 2018-10-23 住友电气工业株式会社 印刷线路板用基板、印刷线路板以及制造印刷线路板用基板的方法
US10237976B2 (en) 2014-03-27 2019-03-19 Sumitomo Electric Industries, Ltd. Substrate for printed circuit board, printed circuit board, and method for producing substrate for printed circuit board
US9398703B2 (en) 2014-05-19 2016-07-19 Sierra Circuits, Inc. Via in a printed circuit board
US9380700B2 (en) * 2014-05-19 2016-06-28 Sierra Circuits, Inc. Method for forming traces of a printed circuit board
US9706667B2 (en) 2014-05-19 2017-07-11 Sierra Circuits, Inc. Via in a printed circuit board
US10573610B2 (en) 2014-05-19 2020-02-25 Catlam, Llc Method for wafer level packaging
JP6183811B2 (ja) * 2014-06-30 2017-08-23 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 接合構造体および無線通信装置
JPWO2016117575A1 (ja) 2015-01-22 2017-10-26 住友電気工業株式会社 プリント配線板用基材、プリント配線板及びプリント配線板の製造方法
ITUB20155408A1 (it) * 2015-11-10 2017-05-10 St Microelectronics Srl Substrato di packaging per dispositivi a semiconduttore, dispositivo e procedimento corrispondenti
GB2549768B (en) * 2016-04-28 2019-12-04 Ge Aviat Systems Ltd Systems and apparatuses for power electronics with high current carrying conductors
US10849233B2 (en) 2017-07-10 2020-11-24 Catlam, Llc Process for forming traces on a catalytic laminate
US9706650B1 (en) 2016-08-18 2017-07-11 Sierra Circuits, Inc. Catalytic laminate apparatus and method
TWI685074B (zh) * 2016-10-25 2020-02-11 矽創電子股份有限公司 晶片封裝結構及相關引腳接合方法
US9922951B1 (en) 2016-11-12 2018-03-20 Sierra Circuits, Inc. Integrated circuit wafer integration with catalytic laminate or adhesive
US10349520B2 (en) 2017-06-28 2019-07-09 Catlam, Llc Multi-layer circuit board using interposer layer and conductive paste
US10765012B2 (en) 2017-07-10 2020-09-01 Catlam, Llc Process for printed circuit boards using backing foil
JP6983688B2 (ja) * 2018-02-05 2021-12-17 日本メクトロン株式会社 カテーテル用フレキシブルプリント配線板およびその製造方法
US10827624B2 (en) 2018-03-05 2020-11-03 Catlam, Llc Catalytic laminate with conductive traces formed during lamination
JP7238712B2 (ja) 2019-09-18 2023-03-14 トヨタ自動車株式会社 配線基板の製造方法および配線基板
CN110739238B (zh) * 2019-10-29 2021-03-19 颀中科技（苏州）有限公司 Cof封装方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2782870B2 (ja) 1989-12-20 1998-08-06 日本電気株式会社 リードフレーム
US5608262A (en) * 1995-02-24 1997-03-04 Lucent Technologies Inc. Packaging multi-chip modules without wire-bond interconnection
US5726498A (en) * 1995-05-26 1998-03-10 International Business Machines Corporation Wire shape conferring reduced crosstalk and formation methods
JP3284916B2 (ja) 1997-03-12 2002-05-27 日立電線株式会社 半導体装置およびその製造方法
US6249045B1 (en) * 1999-10-12 2001-06-19 International Business Machines Corporation Tented plated through-holes and method for fabrication thereof
JP3456576B2 (ja) 2000-01-26 2003-10-14 カシオマイクロニクス株式会社 半導体装置およびその製造方法
JP2002289770A (ja) * 2001-03-27 2002-10-04 Nec Kansai Ltd 半導体装置
JP2003037133A (ja) * 2001-07-25 2003-02-07 Hitachi Ltd 半導体装置およびその製造方法ならびに電子装置
JP4982932B2 (ja) 2001-09-03 2012-07-25 ソニー株式会社 画像表示装置の製造方法
TWI255001B (en) 2001-12-13 2006-05-11 Matsushita Electric Ind Co Ltd Metal wiring substrate, semiconductor device and the manufacturing method thereof
JP3892730B2 (ja) * 2002-01-30 2007-03-14 関東化学株式会社 無電解金めっき液

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101159251B (zh) * 2006-09-26 2011-05-04 英特尔公司 微电子冷却组件及其制造方法以及微电子冷却系统
CN106717137A (zh) * 2014-05-19 2017-05-24 塞拉电路公司 嵌入迹线
CN106717137B (zh) * 2014-05-19 2019-12-10 塞拉电路公司 嵌入迹线
CN108575056A (zh) * 2017-03-07 2018-09-25 宏启胜精密电子(秦皇岛)有限公司 柔性电路板制作方法

Also Published As

Publication number Publication date
KR100620631B1 (ko) 2006-09-06
JP2006086194A (ja) 2006-03-30
KR20060044444A (ko) 2006-05-16
US20060055021A1 (en) 2006-03-16
TW200610017A (en) 2006-03-16
US7755183B2 (en) 2010-07-13
TWI258175B (en) 2006-07-11
CN100539055C (zh) 2009-09-09
JP4146826B2 (ja) 2008-09-10

Similar Documents

Publication Publication Date Title
CN1750244A (zh) 线路板、其制造方法以及半导体器件
CN1305133C (zh) 半导体器件及其制造方法
CN1571621A (zh) 布线电路基板、布线电路基板的制造方法和电路模块
CN1278402C (zh) 电子器件的封装方法及电子器件封装体
CN1656611A (zh) 半导体器件安装板、其制造方法、其检查方法及半导体封装
CN1273249C (zh) 基本不含铅的金属合金颗粒及其生产方法和用途
CN1218392C (zh) 半导体器件
CN1278413C (zh) 半导体元件及其制造方法、多层印刷布线板及其制造方法
CN1210792C (zh) 半导体器件及其制造方法
CN1301045C (zh) 多层接线板组件制造方法及多层接线板组件
CN1305357C (zh) 焊接方法和焊合部件
CN1201383C (zh) 电子部件的安装方法、安装装置及电子部件装置
CN1674282A (zh) 半导体装置制造方法、半导体装置和半导体芯片
CN1620221A (zh) 带载体的极薄铜箔以及使用带载体的极薄铜箔的电路板
CN1271894C (zh) 导电层形成用水性分散液、导电层、电子器件、电路板及其制造方法,以及多层布线板及其制造方法
CN1568546A (zh) 半导体器件及其制造方法
CN1237785A (zh) 半导体器件和半导体器件的制作方法
CN1052345C (zh) 温差发电装置的制造方法
CN1949500A (zh) 配线板、半导体器件及制造配线板和半导体器件的方法
CN1377217A (zh) 多层线路板组件,多层线路板组件单元及其制造方法
CN1527370A (zh) 半导体器件的制造方法
CN1765161A (zh) 刚挠性电路板
CN1625805A (zh) 半导体芯片安装用基板及其制造方法和半导体模块
CN1440232A (zh) 布线膜间连接件及其制造方法以及多层布线基板制造方法
CN1321411A (zh) 印刷布线板及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ZHAOZHUANGWEI CO., LTD.

Free format text: FORMER OWNER: CASIO MICRONICS CO., LTD.

Effective date: 20120314

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120314

Address after: Tokyo, Japan, Japan

Patentee after: Casio Computer Co Ltd

Address before: Tokyo, Japan

Patentee before: Casio Micronics Co., Ltd.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090909

Termination date: 20120318