KR100922848B1 - 웨이퍼 레벨 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 기판이 없는 패키지를 제조하여, 패키지의 박형화 및 저가화를 이룰 수 있도록 하기 위한 것이다.
이를 위해, 본 발명은 칩; 상기 칩을 보호하는 몰드; 상기 칩의 하부에 형성된 전도성 접착제; 및 상기 전도성 접착제의 하부에 전기적으로 연결되는 외부연결부재;를 포함하는 웨이퍼 레벨 패키지를 제공한다.
웨이퍼 레벨 패키지, 기판, 박리, 플립칩 본딩, 와이어 본딩

Description

웨이퍼 레벨 패키지 및 그 제조방법{Wafer level package and manufacturing method thereof}
본 발명은 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는 기판이 없는 패키지를 제조하여 패키지의 박형화 및 저가화를 이룰 수 있는 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.
오늘날 반도체 산업의 주요 추세 중의 하나는 가급적 반도체 소자를 소형화하는 것이다. 소형화의 요구는 특히 반도체칩 패키지 산업에 있어서 두드러지는데, 패키지(package)란 미세회로가 설계된 집적회로 칩을 실제 전자기기에 실장하여 사용할 수 있도록 플라스틱 수지나 세라믹으로 봉한 형태를 말한다.
종래의 전형적인 패키지는 그 안에 내장되는 집적회로 칩에 비하여 훨씬 큰 크기를 갖는다. 따라서, 패키지의 크기를 칩 크기 수준으로 축소시키는 것이 패키지 기술자들의 관심사 중의 하나였다.
이와 같은 배경에 의하여 최근에 개발된 새로운 패키지 유형이 바로 칩 스케일 패키지(또는 칩 사이즈 패키지라고도 함)이다. 그 중에서 특히 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)는 개별 칩 단위로 패키지 조립을 진행하는 전형적인 패키지 제조방법과 달리 웨이퍼 상태에서 일괄적으로 패키지들을 조립 및 제조한다는 점에 특징이 있다.
반도체 집적회로 칩의 발달은 패키지 기술의 발달로 이어져 지속적으로 고밀도화, 고속화, 소형화 및 박형화가 실현되고 있다. 특히, 패키지 소자의 구조적 측면에서의 변천을 보면, 핀 삽입형(pin insert type or through hole mount type)에서 표면 실장형(surface mount type)으로 발전하여 회로 기판에 대한 실장 밀도를 높여 왔으며, 최근에는 베어 칩(bare chip)의 특성을 패키지 상태에서 그대로 유지하면서도 패키지의 크기를 칩 수준으로 줄일 수 있는 칩 사이즈 패키지(chip size package; CSP)에 대한 활발한 연구가 진행되고 있다.
칩 사이즈 패키지 중에서 특히, 칩 표면에서 칩 패드를 재배선(rerouting or redistribution)한 후 솔더볼들을 형성시킨 유형을 웨이퍼 레벨 칩 사이즈 패키지(wafer level chip scale package; WLCSP)라 한다. 상기 웨이퍼 레벨 칩 사이즈 패키지는 소위 플립 칩(flip chip)이라 불리는 방식으로 칩(chip 또는 die)이 회로 기판에 직접 실장되며, 칩의 재배선된 회로 위에 형성된 솔더볼이 회로 기판의 전도성 패드에 접합된다. 이 때 전도성 패드에도 솔더볼이 형성되어 있어서 패키지의 솔더볼과 접합을 이루기도 한다.
최근에는 반도체 칩과 패키지의 크기가 거의 차이가 없을 정도로 작은 각종 CSP(Chip Size Package) 기술이 등장하기 시작했으며, 이 기술은 반도체의 소형, 고속, 고집적화 추세에 힘입어 예상보다 훨씬 빠르게 확산되고 있다.
이와 함께 칩을 절단하지 않은 웨이퍼(wafer) 상태에서 모든 조립 과정을 마치는 웨이퍼 레벨 패키지(wafer level package) 기술이 차세대 CSP 기술로 각광 받고 있다. 현재까지의 반도체 조립 공정은 웨이퍼를 각각의 칩으로 절단한 후 이루어지는 데 반해, 웨이퍼 레벨 패키지 기술은 여러 칩들이 붙어있는 웨이퍼 상태에서 다이 본딩(die bonding), 와이어 본딩(wire bonding), 몰딩(molding) 등의 일련의 조립 공정을 마친 후 이를 절단해 곧바로 완제품을 만든다.
도 1 내지 도 4는 종래 기술에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 1에 도시된 바와 같이, 내부에 배선(10a)이 형성되어 있는 기판(10) 상에 금속 패드(12)를 형성한다.
다음으로, 도 2에 도시된 바와 같이, 상기 기판(10) 상면에 전도성 접착제(11)를 개재하여 칩(14)을 플립칩 본딩 방식으로 실장함으로써, 상기 기판(10)과 상기 칩(14)을 서로 전기적으로 연결시킨다. 여기서, 칩(14)은 상기한 플립칩 본딩 방식 대신에 와이어 본딩 방식 등으로 실장될 수도 있다.
그런 다음, 도 3에 도시된 바와 같이, 상기 기판(10) 상에 상기 칩(14)을 덮는 몰드(16)를 형성한다. 상기 몰드(16)는 외부 환경으로부터 상기 칩(14) 및 배선(10a) 등을 보호하는 역할을 한다.
그런 후에, 도 4에 도시된 바와 같이, 상기 기판(10)의 하부에 상기 배선(10a)과 전기적으로 연결되는 솔더볼(18)을 형성한다.
상술한 종래의 웨이퍼 레벨 패키지의 경우, 기판(10) 상에 칩(14)을 실장시켜 제작한다. 여기서, 상기 기판(10)은 패키지의 두께를 결정하는 중요한 변수로 작용하는데, 기판(10) 두께 자체로 인해 패키지의 박형화를 이루기가 어렵다는 문제점이 있다. 또한 상기 기판(10) 자체를 얇게 제작하여 패키지 공정을 진행한다 하더라도 기판(10)을 다루는 과정이나 몰딩 공정시 휨 현상 등의 불량이 발생할 수 있는 문제가 있다.
그리고, 패키지의 재료비 중 기판(10) 자체가 차지하는 비용이 크기 때문에 패키지의 저가화를 이루는데 한계가 있다는 문제점이 있다.
따라서, 본 발명은 상술한 종래 기술에서 제기되고 있는 상기 제반 단점과 문제점을 해결하기 위하여 창안된 것으로서, 본 발명의 목적은 기판이 없는 패키지를 제조함으로써, 패키지의 박형화 및 저가화를 이룰 수 있는 웨이퍼 레벨 패키지 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 의한 웨이퍼 레벨 패키지는, 소정 간격 이격된 복수의 금속 배선; 상기 금속 배선 상에 실장된 칩; 상기 칩을 보호하도록 상기 금속 배선 상부에 형성된 몰드; 및 상기 금속 배선의 하부에 전기적으로 연결되는 외부연결부재;를 포함한다.
여기서, 상기 칩 상에 형성된 적어도 하나 이상의 칩을 더 포함하는 것을 특징으로 한다.
또한, 상기 칩이 형성되지 않은 상기 금속 배선 상에 형성된 수동 소자를 더 포함하는 것을 특징으로 한다.
또한, 상기 몰드가 상기 금속 배선 사이 공간까지 연장 형성된 것을 특징으로 한다.
또한, 상기 금속 배선 사이에 형성된 재분배층을 더 포함하는 것을 특징으로 한다.
또한, 상기 재분배층은 단층 또는 다층으로 이루어진 것을 특징으로 한다.
또한, 상기 칩은 와이어 본딩 방식 또는 플립칩 본딩 방식으로 실장된 것을 특징으로 한다.
또한, 상기 외부연결부재는 솔더볼인 것을 특징으로 한다.
그리고, 상기 목적을 달성하기 위한 본 발명의 제2 실시예에 의한 웨이퍼 레벨 패키지는, 칩; 상기 칩을 보호하는 몰드; 상기 칩의 하부에 형성된 전도성 접착제; 및 상기 전도성 접착제의 하부에 전기적으로 연결되는 외부연결부재;를 포함한다.
여기서, 상기 전도성 접착제 사이에 형성된 재분배층을 더 포함하는 것을 특징으로 한다.
또한, 상기 재분배층은 단층 또는 다층으로 이루어진 것을 특징으로 한다.
또한, 상기 칩의 양측에 형성된 언더필을 더 포함하는 것을 특징으로 한다.
또한, 상기 전도성 접착제는 ACF(Anisotropic Conductive Film)로 이루어진 것을 특징으로 한다.
또한, 상기 외부연결부재는 솔더볼인 것을 특징으로 한다.
그리고, 상기 목적을 달성하기 위한 본 발명의 제1 실시예에 의한 웨이퍼 레벨 패키지의 제조방법은, 기판 상에 박리층을 형성하는 단계; 상기 박리층 상에 금속층을 형성하는 단계; 상기 금속층 상에 칩을 실장하는 단계; 상기 금속층 상에 상기 칩을 보호하는 몰드를 형성하는 단계; 상기 금속층으로부터 상기 박리층 및 상기 기판을 박리하는 단계; 상기 금속층을 패터닝하여 금속 배선을 형성하는 단계; 및 상기 금속 배선의 하부에 상기 금속 배선과 전기적으로 연결되는 외부연결부재를 형성하는 단계;를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 제1 실시예에 의한 웨이퍼 레벨 패키지의 다른 제조방법은, 기판 상에 박리층을 형성하는 단계; 상기 박리층 상에 금속층을 형성하는 단계; 상기 금속층을 패터닝하여 금속 배선을 형성하는 단계; 상기 금속 배선 상에 칩을 실장하는 단계; 상기 칩을 보호하도록 상기 금속 배선 상에 몰드를 형성하는 단계; 상기 금속 배선으로부터 상기 박리층 및 상기 기판을 박리하는 단계; 및 상기 금속 배선의 하부에 상기 금속 배선과 전기적으로 연결되는 외부연결부재를 형성하는 단계;를 포함한다.
여기서, 상기 기판은 글라스(glass), 크리스탈린(crystalline), 폴리머(polymer), 세라믹(ceramic) 및 금속으로 구성된 군으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 한다.
또한, 상기 박리층은 접착제(adhesive) 또는 테잎(tape)으로 이루어진 것을 특징으로 하며, 상기 박리층은 UV, 레이저, 열 및 화학 처리로 구성된 군으로부터 선택되는 어느 하나를 통하여 박리 가능한 것을 특징으로 한다.
또한, 상기 금속층은 PVD, CVD 및 도금으로 구성된 군으로부터 선택되는 어느 하나의 공정으로 형성하는 것을 특징으로 한다.
또한, 상기 칩은 와이어 본딩 방식 또는 플립칩 본딩 방식으로 실장하는 것 을 특징으로 한다.
또한, 상기 몰드는 몰딩(molding), 스핀 코팅(spin coating), 라미네이션(lamination) 및 스크린 프린팅(screen printing)으로 구성된 군으로부터 선택되는 어느 하나의 공정으로 형성하는 것을 특징으로 한다.
또한, 상기 외부연결부재는 솔더볼인 것을 특징으로 한다.
또한, 상기 금속층을 패터닝하여 금속 배선을 형성하는 단계; 이후에 상기 금속 배선 사이에 재분배층을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
또한, 상기 재분배층은 단층 또는 다층으로 이루어진 것을 특징으로 한다.
또한, 상기 금속 배선으로부터 상기 박리층 및 상기 기판을 박리하는 단계; 이후에 상기 금속 배선 사이에 재분배층을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
그리고, 상기 목적을 달성하기 위한 본 발명의 제2 실시예에 의한 웨이퍼 레벨 패키지의 제조방법은, 기판 상에 박리층을 형성하는 단계; 상기 박리층 상에 전도성 접착제의 개재하에 칩을 실장하는 단계; 상기 박리층 상에 상기 칩을 보호하는 몰드를 형성하는 단계; 상기 몰드로부터 상기 박리층 및 상기 기판을 박리하는 단계; 및 상기 전도성 접착제의 하부에 상기 전도성 접착제와 전기적으로 연결되는 외부연결부재를 형성하는 단계;를 포함한다.
여기서, 상기 박리층 상에 전도성 접착제의 개재하에 칩을 실장하는 단계; 이후에 상기 칩의 양측에 언더필을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
또한, 상기 몰드로부터 상기 박리층 및 상기 기판을 박리하는 단계; 이후에 상기 전도성 접착제 사이에 재분배층을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 웨이퍼 레벨 패키지 및 그 제조방법에 의하면, 기판이 없는 패키지를 제조함으로써, 패키지의 박형화를 이룰 수 있다. 또한 패키지의 재료비 중 큰 비중을 차지하는 기판의 가격이 제조비에 들어가지 않아 패키지의 저가화를 이룰 수 있는 이점이 있다.
본 발명에 따른 웨이퍼 레벨 패키지 및 그 제조방법의 상기 목적에 대한 기술적 구성을 비롯한 작용효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.
실시예 1
먼저, 도 5를 참조하여 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지에 대하여 상세하게 설명한다.
도 5는 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지를 나타내는 단면도 이다.
도 5에 도시된 바와 같이, 본 발명의 제1 실시예에 의한 웨이퍼 레벨 패키지는, 소정 간격 이격된 복수의 금속 배선(120a)과, 상기 금속 배선(120a) 상에 실장된 칩(130)과, 상기 칩(130)을 보호하도록 상기 금속 배선(120a) 상부에 형성된 몰드(150), 및 상기 금속 배선(120a)의 하부에 전기적으로 연결되는 외부연결부재(170)를 포함한다.
상기 금속 배선(120a) 사이에는 재분배층(re-distribution layer, 160)이 더 형성되어 있을 수 있다. 여기서, 상기 재분배층(160)은 단층으로 이루어질 수도 있고, 또는 다층으로 이루어질 수도 있다.
상기 칩(130)은, 도면에 도시한 바와 같이 와이어(140)를 이용한 와이어 본딩 방식으로 실장된 것일 수도 있고, 또는 플립칩 본딩 방식(도시안함) 등으로 실장된 것일 수도 있다.
이 때, 상기 와이어(140)는 상기 칩(130)과 상기 금속 배선(120a) 간의 전기적 연결을 위한 것이며, 이는 금(Au)으로 이루어지는 것이 일반적이다.
상기 외부연결부재(170)는 솔더볼(solder ball) 등으로 이루어질 수 있다.
이와 같이 본 실시예에 따른 웨이퍼 레벨 패키지에는 기판이 포함되어 있지 않기 때문에, 패키지의 전체 두께를 획기적으로 감소시킬 수 있다. 그리고, 패키지의 재료비 중 큰 비중을 차지하는 기판의 가격이 제조비에 들어가지 않으므로 패키지의 가격을 낮출 수 있는 이점이 있다.
한편, 도 6 내지 도 8은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지의 여러가지 변형예를 나타내는 단면도들이다.
먼저, 도 6에 도시한 바와 같이, 상기 칩(130) 상에는 적어도 하나 이상의 칩(130)이 추가로 형성될 수도 있으며, 도 7에 도시한 바와 같이, 상기 칩(130)이 형성되지 않은 상기 금속 배선(120a) 상에 수동 소자(135)가 추가로 형성될 수도 있다.
즉, 본 발명에 의한 웨이퍼 레벨 패키지는, 그 내부에 형성되는 칩(130)이 단일칩으로 구성될 수도 있으나, 멀티칩 또는 수동 소자 등을 추가하여 그 기능을 다양화할 수도 있다.
또한, 도 8에 도시한 바와 같이, 상기 몰드(150)가 상기 금속 배선(120a) 사이 공간까지 연장 형성되어 있을 수 있다. 이 경우, 상기 몰드(150) 재료가 금속 배선(120a)들 사이에도 형성됨으로써, 몰드(150) 재료를 재분배층(160)으로 일부 적용할 수 있는 장점이 있다.
그러면, 이하, 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지의 제조방법에 대하여 도 9 내지 도 17을 참조하여 상세히 설명한다.
도 9 내지 도 17은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 9에 도시한 바와 같이, 기판(100) 상에 박리층(110)을 형성한다.
상기 기판(100)은 글라스(glass), 크리스탈린(crystalline), 폴리 머(polymer), 세라믹(ceramic), 또는 금속 등으로 이루어질 수 있다.
상기 박리층(110)은 접착제(adhesive) 또는 테잎(tape)으로 이루어질 수 있으며, 이는 UV, 레이저(laser), 열 및 화학 처리로 구성된 군으로부터 선택되는 어느 하나를 통하여 박리 가능한 것이 바람직하다.
그런 다음, 도 10에 도시한 바와 같이, 상기 박리층(110) 상에 금속층(120)을 형성한다. 상기 금속층(120)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 도금 공정 등으로 형성할 수 있다.
다음으로, 도 11에 도시한 바와 같이, 상기 금속층(120) 상에 칩(130)을 실장한다. 상기 칩(130)은, 도면에 도시한 바와 같이 와이어(140)를 이용한 와이어 본딩 방식으로 실장할 수도 있고, 또는 플립칩 본딩 방식(도시안함) 등으로 실장할 수도 있다.
여기서, 상기 칩(130) 상에는, 앞서 도 6에 도시한 바와 같이 적어도 하나 이상의 칩(130)이 추가로 형성될 수도 있고, 또는 도 7에 도시한 바와 같이 상기 칩(130) 주변에 수동 소자(135)가 추가로 형성될 수도 있다.
그 다음에, 도 12에 도시한 바와 같이, 상기 금속층(120) 상에 상기 칩(130) 및 와이어(140)를 보호하는 몰드(150)를 형성한다. 상기 몰드(150)는 몰딩(molding), 스핀 코팅(spin coating), 라미네이션(lamination), 또는 스크린 프린팅(screen printing) 등의 공정으로 형성하는 것이 바람직하다.
그런 후에, 도 13에 도시한 바와 같이, 상기 금속층(120)으로부터 상기 박리층(110) 및 상기 기판(100)을 박리한다. 상기 박리층(110)은, 상술한 바와 같이 UV, 레이저, 열, 또는 화학 처리 등에 의해 박리 가능한 것이므로, 이러한 UV, 레이저, 열, 또는 화학 처리를 통하여 상기 금속층(120)으로부터 상기 박리층(110)을 박리하는 동시에 기판(100)을 제거할 수 있다.
다음으로, 도 14에 도시한 바와 같이, 상기 금속층(120)을 패터닝하여 상기 칩(130) 등과 전기적으로 연결되는 금속 배선(120a)을 형성한다.
그런 다음, 도 15에 도시한 바와 같이, 상기 금속 배선(120a) 사이에 재분배층(160)을 형성한다. 상기 재분배층(160)은 포토레지스트(photoresist; PR) 등으로 이루어질 수 있다. 그리고 상기 재분배층(160)은 단층, 또는 다층으로 이루어질 수 있으며, 상기 재분배층(160)의 형성 공정은 생략될 수도 있다.
그 다음에, 도 16에 도시한 바와 같이, 상기 금속 배선(120a)의 하부에 상기 금속 배선(120a)과 전기적으로 연결되는 외부연결부재(170)를 형성한다. 상기 외부연결부재(170)는 솔더볼 등으로 이루어질 수 있다.
다음으로, 도 17에 도시한 바와 같이, 웨이퍼 레벨 상태로 완성된 패키지의 스크라이브 라인(도시안함)을 따라 각각의 패키지로 절단한다.
상술한 바와 같이, 본 발명에 따라 제조된 웨이퍼 레벨 패키지는, 종래의 기판이 포함된 패키지와는 달리, 완성된 패키지에 기판 자체가 포함되어 있지 않기 때문에, 패키지의 전체 두께를 획기적으로 감소시킬 수 있고, 패키지의 가격 또한 낮출 수 있다.
한편, 앞서 설명한 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지는 다음 에서 설명하는 방법에 의해서도 제조될 수 있다.
그러면, 이하, 도 18 내지 도 22를 참조하여 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지의 다른 제조방법에 대해 설명하기로 한다.
도 18 내지 도 22는 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지의 다른 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 앞서의 도 9 및 도 10에 도시한 바와 같이, 기판(100) 상에 박리층(110) 및 금속층(120)을 차례로 형성을 형성한다. 여기서, 상기 기판(100)은 상술한 바와 같이 글라스, 크리스탈린, 폴리머, 세라믹, 또는 금속 등으로 이루어질 수 있다. 상기 박리층(110)은 UV, 레이저, 열, 또는 화학 처리 등을 통하여 박리 가능한 접착제(adhesive) 또는 테잎(tape) 등으로 이루어질 수 있다. 그리고, 상기 금속층(120)은 PVD, CVD, 또는 도금 공정 등으로 형성할 수 있다.
그런 다음, 도 18에 도시한 바와 같이, 상기 금속층(120)을 패터닝하여 금속 배선(120a)을 형성한다.
다음으로, 도 19에 도시한 바와 같이, 상기 금속 배선(120a) 사이에 재분배층(160)을 형성한다. 상기 재분배층(160)은 단층, 또는 다층으로 이루어질 수 있으며, 상기 재분배층(160)의 형성 공정은 생략될 수도 있다.
한편, 상기 재분배층(160)의 형성 공정을 생략할 경우, 상기 재분배층(160)은, 후술하는 공정 중의 한 공정인 금속 배선(120a)으로부터 상기 박리층(110) 및 기판(100)을 박리하는 공정(도 22 참조) 후에 상기 금속 배선(120a) 사이에 형성할 수도 있다. 이와 같이 하면, 앞서 설명한 도 8에 도시한 바와 같은 패키지, 즉 몰 드(150)가 일부 금속 배선(120a)들의 사이 공간까지 연장 형성된 패키지를 제조할 수 있으며, 이 경우 역시 상기 재분배층(160)의 형성 공정은 생략될 수도 있다.
상술한 바와 같이, 몰드(150)가 금속 배선(120a)들 사이에도 형성될 경우, 몰드(150) 재료를 재분배층(160)으로 일부 적용할 수 있는 장점이 있다.
그 다음에, 도 20에 도시한 바와 같이, 상기 금속 배선(120a) 상에 칩(130)을 실장한다. 상기 칩(130)은, 도면에 도시한 바와 같이 와이어(140)를 이용한 와이어 본딩 방식으로 실장할 수도 있고, 또는 플립칩 본딩 방식(도시안함) 등으로 실장할 수도 있다.
그 다음에, 도 21에 도시한 바와 같이, 상기 칩(130) 및 와이어(140)를 보호하도록 상기 금속 배선(120a) 상에 몰드(150)를 형성한다. 상기 몰드(150)는 몰딩, 스핀 코팅, 라미네이션, 또는 스크린 프린팅 등의 공정으로 형성할 수 있다.
그런 후에, 도 22에 도시한 바와 같이, 상기 금속 배선(120a)으로부터 상기 박리층(110) 및 상기 기판(100)을 박리한다.
그런 다음, 앞서의 16 및 도 17에 도시한 바와 같이, 상기 금속 배선(120a)의 하부에 상기 금속 배선(120a)과 전기적으로 연결되는 외부연결부재(170), 예컨대 솔더볼을 형성한 후(도 16 참조), 이와 같이 웨이퍼 레벨 상태로 완성된 패키지의 스크라이브 라인(도시안함)을 따라 각각의 패키지로 절단한다(도 17 참조).
이와 같이 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지의 다른 제조방법에 의하면, 금속층(120)을 형성한 후에 바로 패터닝 공정을 진행하여 금속 배선(120a)을 형성하고, 상기 금속 배선(120a) 상부에 칩(130)을 실장시킨 후 몰 드(150)를 형성하고 있다.
이 경우, 상기 금속 배선(120a) 형성을 위한 패터닝 공정이 칩(130)의 실장 공정보다 먼저 수행되므로, 상기 칩(130)의 실장 시 위치조정 등이 유리하다는 장점이 있다.
또한, 상기 재분배층(160)을 상기 기판(100) 상부의 금속 배선(120a) 사이에 형성한 다음, 칩(130)을 실장하고 몰드(150)를 형성한 후 기판(100)을 제거하는 순서로 패키지를 제조함으로써, 기판(100)과 같이 재분배층(160)에 대한 기능 체크(function check)를 가능케 할 수 있어 수율 향상에 기여할 수 있다.
실시예 2
도 23을 참조하여 본 발명의 제2 실시예에 대해 설명하기로 한다. 다만, 제2 실시예의 구성 중 제1 실시예와 동일한 부분에 대한 설명은 생략하고, 제2 실시예에서 달라지는 구성에 대해서만 상술하기로 한다.
도 23은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지를 나타내는 단면도이다.
도 23에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패지지는, 칩(130), 상기 칩(130)을 보호하는 몰드(150), 상기 칩(130)의 하부에 형성된 전도성 접착제(200), 및 상기 전도성 접착제(200)의 하부에 전기적으로 연결되는 외부연결부재(170)를 포함하여 구성된다.
상기 전도성 접착제(200) 사이에는 재분배층(160)이 형성되어 있다. 상기 재분배층(160)은 단층 또는 다층으로 이루어질 수 있다. 한편, 상기 재분배층(160)은 형성되어 있지 않을 수도 있다.
그리고, 상기 칩(130)의 양측에는 언더필(under fill; 210)이 형성되어 있다. 상기 언더필(210)은 상기 칩(130)의 접착 강도를 보완해주는 역할을 하는데, 이는 형성되어 있지 않을 수도 있다.
상기 전도성 접착제(200)는 ACF(Anisotropic Conductive Film) 등으로 이루어지는 것이 바람직하다.
상기 외부연결부재(170)는 솔더볼 등으로 이루어질 수 있다.
이러한 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지는, 제1 실시예에 따른 웨이퍼 레벨 패키지에 형성되어 있는 금속 배선(120a)을 포함하고 있지 않으며, 칩(130)이 전도성 접착제(200)에 의해 외부연결부재(170)와 전기적으로 연결되어 있다.
즉, 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지는, 금속 배선(120a)이 없더라도, 칩(130) 하부의 전도성 접착제(200)에 의해 외부연결부재(170)와 접속될 수 있는 플립칩 본딩 방식의 칩(130)을 포함하고 있는 웨이퍼 레벨 패키지에만 적용이 가능한 것이다.
상술한 바와 같은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지는, 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지와 마찬가지로 기판을 포함하고 있지 않으므로, 패키지의 두께를 감소시켜 패키지를 박형화할 수 있을 뿐만 아니라, 기판의 가격이 제조비에 들어가지 않으므로 패키지의 가격을 낮출 수 있다.
또한, 본 발명의 제2 실시예에서는 금속 배선(120a)의 형성 과정이 필요 없으므로, 전체적인 공정 수를 줄일 수 있는 장점이 있다.
본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지의 제조방법에 대하여 도 24 내지 도 31을 참조하여 상세히 설명한다. 다만, 제2 실시예의 구성 중 제1 실시예와 동일한 부분에 대한 설명은 생략하고, 제2 실시예에서 달라지는 구성에 대해서만 상술하기로 한다.
도 24 내지 도 31은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 24에 도시한 바와 같이, 기판(100) 상에 박리층(110)을 형성한다.
그런 다음, 도 25에 도시한 바와 같이, 상기 박리층(110) 상에 전도성 접착제(200)의 개재하에 칩(130)을 실장한다. 상기 전도성 접착제(200)는 ACF(Anisotropic Conductive Film)로 이루어지는 것이 바람직하다.
*그 다음에, 도 26에 도시한 바와 같이, 상기 칩(130)의 양측에 언더필(under fill; 210)을 형성한다. 상기 언더필(210)은 상기 칩(130)의 접착 강도를 보완해주는 역할을 하며, 언더필(210)의 형성 공정은 생략될 수도 있다.
다음으로, 도 27에 도시한 바와 같이, 상기 박리층(110) 상에 상기 칩(130)을 보호하는 몰드(150)를 형성한다.
그런 다음, 도 28에 도시한 바와 같이, 상기 몰드(150)로부터 상기 박리 층(110) 및 상기 기판(100)을 박리한다.
그 다음에, 도 29에 도시한 바와 같이, 상기 전도성 접착제(200) 사이에 재분배층(160)을 형성한다. 상기 재분배층(160)의 형성 공정은 생략될 수도 있다.
그런 후에, 도 30에 도시한 바와 같이, 상기 전도성 접착제(200)의 하부에 상기 전도성 접착제(200)와 전기적으로 연결되는 외부연결부재(170), 예컨대 솔더볼을 형성한다.
그 다음에, 도 31에 도시한 바와 같이,웨이퍼 레벨 상태로 완성된 패키지의 스크라이브 라인(도시안함)을 따라 각각의 패키지로 절단한다.
상술한 바와 같이, 본 발명의 제2 실시예에 따라 제조된 웨이퍼 레벨 패키지는, 제1 실시예에 따른 웨이퍼 레벨 패키지와 마찬가지로 기판을 포함하고 있지 않기 때문에, 패키지의 박형화 및 저가화를 이룰 수 있다.
그리고, 이러한 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지의 제조방법은, 전도성 접착제(200)를 이용한 플립칩 본딩 방식의 패키지에만 적용이 가능한 것으로서, 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지 제조방법에서의 금속층(120) 형성 공정 및 상기 금속층(120)의 패터닝 공정이 생략 가능하여 전체적인 공정 수를 줄일 수 있는 장점이 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1 내지 도 4는 종래 기술에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
도 5는 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지를 나타내는 단면도.
도 6 내지 도 8은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지의 여러가지 변형예를 나타내는 단면도들.
도 9 내지 도 17은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
도 18 내지 도 22는 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지의 다른 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
도 23은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지를 나타내는 단면도.
도 24 내지 도 31은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 기판 110: 박리층
120: 금속층 120a: 금속 배선
130: 칩 140: 와이어
150: 몰드 160: 재분배층
170: 외부연결부재 200: 전도성 접착제
210: 언더필

Claims (9)

  1. 칩;
    상기 칩을 보호하는 몰드;
    상기 칩의 하부에 형성된 전도성 접착제; 및
    상기 전도성 접착제의 하부에 전기적으로 연결되는 외부연결부재;
    를 포함하는 웨이퍼 레벨 패키지.
  2. 제1항에 있어서,
    상기 전도성 접착제 사이에 형성된 재분배층을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  3. 제2항에 있어서,
    상기 재분배층은 단층 또는 다층으로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지.
  4. 제1항에 있어서,
    상기 칩의 양측에 형성된 언더필을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  5. 제1항에 있어서,
    상기 전도성 접착제는 ACF(Anisotropic Conductive Film)로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지.
  6. 제1항에 있어서,
    상기 외부연결부재는 솔더볼인 것을 특징으로 하는 웨이퍼 레벨 패키지.
  7. 기판 상에 박리층을 형성하는 단계;
    상기 박리층 상에 전도성 접착제의 개재하에 칩을 실장하는 단계;
    상기 박리층 상에 상기 칩을 보호하는 몰드를 형성하는 단계;
    상기 몰드로부터 상기 박리층 및 상기 기판을 박리하는 단계; 및
    상기 전도성 접착제의 하부에 상기 전도성 접착제와 전기적으로 연결되는 외부연결부재를 형성하는 단계;
    를 포함하는 웨이퍼 레벨 패키지의 제조방법.
  8. 제7항에 있어서,
    상기 박리층 상에 전도성 접착제의 개재하에 칩을 실장하는 단계; 이후에
    상기 칩의 양측에 언더필을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  9. 제7항에 있어서,
    상기 몰드로부터 상기 박리층 및 상기 기판을 박리하는 단계; 이후에
    상기 전도성 접착제 사이에 재분배층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
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