JP4303205B2 - 強誘電体キャパシタの製造方法 - Google Patents
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Description
【技術分野】
本発明は、強誘電体メモリ等に好適な強誘電体キャパシタの製造方法に関する。
【背景技術】
【０００１】
強誘電体メモリでは、複数個のメモリセルがマトリクス状に配置され、各メモリセルに強誘電体キャパシタが設けられている。また、強誘電体キャパシタには、スタック型のものとプレーナ型のものとがあり、プレーナ型強誘電体キャパシタには、プレート線が複数列の上部電極群に対して共通化されたものがある。
【０００２】
図１０Ａ及び図１０Ｂ乃至図１３Ａ及び図１３Ｂは、従来の強誘電体キャパシタの製造方法を工程順に示す図である。ここで、図１０Ａ乃至図１３Ａは、上面図であり、図１０Ｂ乃至図１３Ｂは、夫々図１０Ａ乃至図１３Ａ中のＩ−Ｉ線に沿った断面を示す断面図である。
【０００３】
従来の製造方法では、先ず、電界効果トランジスタ（図示せず）を半導体基板（図示せず）の表面に形成する。次に、各トランジスタを覆う層間絶縁膜１０１を形成する。次いで、図１０Ａ及び図１０Ｂに示すように、層間絶縁膜１０１の上に、下部電極膜（下部電極の原料膜）１０３、強誘電体膜１０４及び上部電極膜（上部電極の原料膜）１０５を順次形成する。その後、上部電極膜５上に、形成しようとする上部電極と同数の上部電極エッチング用レジストマスク１１１を形成する。このとき、上部電極エッチング用レジストマスク１１１の形状は、形成しようとする個々の上部電極の設計上の平面形状（長方形）と一致させる。しかし、レジストマスク１１１を形成するためのフォトリソグラフィの際に、コントラスト不足によって、図１０Ａに示すように、各レジストマスク１１１の４隅が湾曲する。
【０００４】
続いて、上部電極エッチング用レジストマスク１１１を用いて上部電極膜１０５のパターニングを行い、その後、上部電極エッチング用レジストマスク１１１を除去する。
【０００５】
次に、上部電極膜１０５上に、強誘電体膜エッチング用レジストマスク（図示せず）を形成する。そして、この強誘電体膜エッチング用レジストマスクを用いて強誘電体膜１０４のエッチングを行い、その後、図１２Ａ及び図１２Ｂに示すように、強誘電体膜エッチング用レジストマスクを除去する。
【０００６】
続いて、図１３Ａ及び図１３Ｂに示すように、上部電極膜１０３、強誘電体膜１０４及び下部電極膜１０５上に、下部電極エッチング用レジストマスク１１２を形成する。そして、下部電極エッチング用レジストマスク１１２を用いて下部電極膜１０５のエッチングを行い、その後、図１４Ａ及び図１４Ｂに示すように、下部電極エッチング用レジストマスク１１２を除去する。
【０００７】
このようにして、強誘電体キャパシタが作製される。
【０００８】
しかし、このような従来の製造方法では、上述のように、上部電極エッチング用レジストマスク１１１の４隅に湾曲部が発生しており、これを起因として、上部電極が設計値よりも小さくなっている。例えば、上部電極エッチング用レジストマスク１１１を、平面形状が、一辺の長さが１μｍの正方形であるｉ線レジストから形成する場合、そのパターンは約１０％設計値よりも小さくなる。そして、このような面積の損失は、今後、集積度の向上に伴って上部電極の形状を小さくすると、より顕著となるため、集積度を高める際の障害となる。
【０００９】
【特許文献１】
特開２００２−００９２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、高い集積率で広い面積の上部電極を容易に形成することができる強誘電体キャパシタの製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係る強誘電体キャパシタの製造方法では、先ず、下地膜上に、第１の導電膜、強誘電体膜及び第２の導電膜を順次形成する。次に、相異なる第１乃至第３のマスクを用いて前記第２の導電膜のエッチングを行うことにより、前記第２の導電膜を平面形状が長方形の上部電極の平面形状にパターニングする。このとき、前記第１のマスクとして、平面視で、前記長方形の互いに平行な任意の１組の辺と平行な第１の方向に前記長方形よりも広く延び、かつ前記第２の導電膜の前記上部電極を形成する予定の領域を覆う部位を有するマスクを用いる。また、前記第２のマスクとして、平面視で、前記第１の方向に直交する第２の方向に前記長方形よりも広く延び、かつ前記第２の導電膜の前記上部電極を形成する予定の領域を覆う部位を有するマスクを用いる。また、前記第３のマスクとして、平面視で、前記第２の導電膜の前記上部電極を形成する予定の領域を覆う部位を有するマスクを用いる。そして、前記第２の導電膜をパターニングする際には、前記第３のマスクを用いた前記第２の導電膜のエッチングを行うことにより、前記強誘電体膜の一部を露出させ、次に、前記第１のマスクを用いた前記第２の導電膜及び前記強誘電体膜のエッチングを前記第１のマスクを後退させながら行うことにより、前記強誘電体膜をキャパシタ絶縁膜の平面形状にパターニングすると共に、前記第２の導電膜の前記第２の方向における寸法を確定し、次に、前記第２のマスクを用いた前記第２の導電膜及び前記第１の導電膜のエッチングを前記第２のマスクを後退させながら行うことにより、前記第１の導電膜を下部電極の平面形状にパターニングすると共に、前記第２の導電膜の隅部の湾曲した部分を除去しながら前記第２の導電膜の前記第１の方向における寸法を確定する。
【発明の効果】
【００１２】
本発明によれば、高い集積率で広い面積の上部電極を容易に形成することができる。このため、単位面積当たりの容量を増加させることができる。この結果、強誘電体キャパシタの性能を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１Ａ及び図１Ｂ乃至図６Ａ及び図６Ｂは、本発明の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す図である。ここで、図１Ａ乃至図６Ａは、上面図であり、図１Ｂ乃至図６Ｂは、夫々図１Ａ乃至図６Ａ中のＩ−Ｉ線に沿った断面を示す断面図である。また、図７Ａ及び図７Ｂは、強誘電体メモリのメモリセルの構造を示す断面図である。図８は、電極間の関係を示すレイアウト図であり、図７Ａ及び図７Ｂは、夫々図８中のＩＩＩ−ＩＩＩ線、ＩＶ−ＩＶ線に沿った断面を示す断面図に相当する。
【００１４】
本実施形態では、メモリセルとして、１Ｔ１Ｃ（１トランジスタ−１キャパシタ）型プレーナ型強誘電体メモリセルがアレイ状に配置された強誘電体メモリを製造する。また、強誘電体キャパシタの上部電極の平面形状は、設計上長方形（正方形も含まれる。）である。以下の説明では、メモリセルアレイ中のワード線が延びる方向を行方向といい、これに直交する方向を列方向という。
【００１５】
先ず、各メモリセルのスイッチング素子として、電界効果トランジスタ４１（図７Ｂ参照）を半導体基板４０（図７Ａ及び図７Ｂ参照）の表面に形成する。次に、各トランジスタ４１を覆う層間絶縁膜１を形成する。
【００１６】
次いで、図１Ａ及び図１Ｂに示すように、層間絶縁膜１の上に、Ａｌ2Ｏ3膜２、Ｐｔ膜３（第１の導電膜）、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）膜４（強誘電体膜）及びＩｒＯ2膜５（第２の導電膜）を順次形成する。Ａｌ2Ｏ3膜２、Ｐｔ膜３、ＰＺＴ膜４及びＩｒＯ2膜５の厚さは、夫々例えば５０ｎｍ、１５０ｎｍ、２００ｎｍ、２５０ｎｍである。
【００１７】
その後、図２Ａ及び図２Ｂに示すように、ＩｒＯ2膜５上に、キャパシタ画定用レジストマスク１１（第３のマスク）を形成する。このとき、キャパシタ画定用レジストマスク１１の形状は、次の３つの条件を満たすものとする。
（１）第１に、キャパシタ画定用レジストマスク１１が、行方向（第１の方向）で互いに隣り合う２列のメモリセルを構成する２列の上部電極の全て及びこれらの２列分の上部電極の間の領域の全てを覆うこと。
（２）第２に、キャパシタ画定用レジストマスク１１の行方向の両端部が、平面視で前記２列の上部電極の外側の辺よりも外側にあること。
（３）第３に、キャパシタ画定用レジストマスク１１の列方向（第２の方向）の両端部が、平面視で前記２列の上部電極の外側の辺よりも外側にあること。
【００１８】
キャパシタ画定用レジストマスク１１の形状は、好ましくは、上記３つの条件を満たす長方形状である。但し、フォトリソグラフィ時のコントラスト不足に起因して、図２Ａに示すように、その４隅が湾曲することがある。
【００１９】
続いて、キャパシタ画定用レジストマスク１１を用いてＩｒＯ2膜５のパターニングを行い、その後、キャパシタ画定用レジストマスク１１を除去する。キャパシタ画定用レジストマスク１１を用いたパターニングにより、強誘電体キャパシタが形成される領域がほぼ画定される。
【００２０】
次に、図３Ａ及び図３Ｂに示すように、ＩｒＯ2膜５上に、複数個の第１のレジストマスク１２を形成する。このとき、各第１のレジストマスク１２の形状は、次の３つの条件を満たすものとする。
（１）第１に、各第１のレジストマスク１２が、行方向で互いに隣り合う２個のメモリセルを構成する２個の上部電極の双方及びこれらの上部電極の間の領域の全てを覆うこと。
（２）第２に、各第１のレジストマスク１２の行方向の両端部が、前記２個の上部電極の外側の辺よりも外側で、かつＩｒＯ2膜５の露出している部分よりも内側にあること。
（３）第３に、各第１のレジストマスク１２の列方向の両端部が、前記２個の上部電極の行方向に延びる両辺と実質的に一致する直線状となっていること。より詳細には、後述のエッチング工程で各第１のレジストマスク１２の端部を後退させるため、この後退量の分だけ上部電極の両辺よりも外側に、第１のレジストマスク１２の両端部の位置を設定する。
【００２１】
第１のレジストマスク１２の形状は、好ましくは、上記３つの条件を満たす長方形状である。但し、フォトリソグラフィ時のコントラスト不足に起因して、図３Ａに示すように、その４隅が湾曲することがある。
【００２２】
次いで、第１のレジストマスク１２を用いてＰＺＴ膜４及びＩｒＯ2膜５のエッチングを行い、その後、図４Ａ及び図４Ｂに示すように、第１のレジストマスク１２を除去する。このエッチングでは、誘導結合型プラズマエッチング装置を用い、ウエハステージの温度を２５℃、Ｃｌ2ガスの流量を１０ｍｌ／分、Ａｒガスの流量を４０ｍｌ／分、ソースパワーを１４００Ｗ（１３．５６ＭＨｚ）、バイアスパワーを８００Ｗ（４００ｋＨｚ）、真空度を０．５（Ｐａ）とする。また、このエッチングは、ＰＺＴ膜４のＩｒＯ2膜５から露出していた部分が除去され、かつ所定量のオーバーエッチングを行った時点で終了とする。
【００２３】
このような条件の下でエッチングを行った場合、ＰＺＴ膜４のパターニングと同時に、ＩｒＯ2膜５の露出した部分のパターニングも進行する。この結果、図４Ａ及び図４Ｂに示すように、第１のレジストマスク１２に覆われていた領域にＩｒＯ2膜５が残存し、ＩｒＯ2膜５が露出していた領域からＰＺＴ膜４が露出し、その周囲からＰｔ膜３が露出する。なお、オーバーエッチングの際に、ＩｒＯ2膜５にのみ覆われていた領域から露出したＰＺＴ膜４も、若干エッチングされる。
【００２４】
なお、このエッチングでは、第１のレジストマスク１２を水平方向に後退させながら行うことが好ましい。これは、エッチング中に、第１のレジストマスク１２及びＩｒＯ2膜５の側面に、導電性物質（デポ物）が付着して上部電極と下部電極との間のリークが生じることを未然に防ぐためである。即ち、第１のレジストマスク１２を後退させない場合には、導電性物質がＩｒＯ2膜５の側面等に残存する虞があるが、誘電体膜エッチング用レジストマスク１２を後退させることにより、ＩｒＯ2膜５も後退することになるため、常に導電性物質を除去することが可能となる。また、第１のレジストマスク１２の後退量は、実質的に、形成しようとしている上部電極の行方向に延びる辺から第１のレジストマスク１２がはみ出している量とする。レジスト膜の後退量の調整は、例えば、プラズマ源として誘導結合型プラズマを用い、エッチングガスとして塩素及びアルゴンを用い、ウエハ側に４００ｋＨｚの低周波バイアスを印加した装置を用いてエッチングを行う場合、塩素とアルゴンとのガス流量比を変更することにより行うことができる。
【００２５】
このようなエッチングを行うことにより、第１のレジストマスク１２の後退に伴って、前述のように、ＩｒＯ2膜５も後退し、その列方向の寸法が実質的に上部電極の設計値と一致するようになる。この結果、図３Ａに示すように、第１のレジストマスク１２に湾曲部が存在していても、上部電極の列方向の寸法が設計値よりも小さくなることが防止される。
【００２６】
続いて、図５Ａ及び図５Ｂに示すように、Ｐｔ膜３、ＰＺＴ膜４及びＩｒＯ2膜５上に、第２のレジストマスク１３を形成する。このとき、第２のレジストマスク１３の形状は、次の５つの条件を満たす「Ｕ」の字形状とする。
（１）第１に、メモリセルアレイの列方向に関し、第２のレジストマスク１３が、２列のメモリセルを構成する２列の上部電極の全て、及び各列内で隣り合う上部電極の間の領域を全て覆うこと。即ち、列方向に互いに平行に延びる２個の平行部１３ａが存在すること。
（２）第２に、メモリセルアレイの行方向に関し、各平行部１３ａの互いに対向する側の端部が、平面視で互いに隣り合う２個の上部電極の内側の辺と実質的に一致する直線状となっていること。より詳細には、後述のエッチング工程で第２のレジストマスク１３の端部を後退させるため、この後退量の分だけ上部電極の内側の辺よりも外側に、平行部１３ａの端部の位置を設定する。
（３）第３に、メモリセルアレイの行方向に関し、各平行部１３ａの互いに離間する側の端部が、平面視で互いに隣り合う２個の上部電極の外側の辺と実質的に一致する直線状となっていること。より詳細には、後述のエッチング工程で第２のレジストマスク１３の端部を後退させるため、この後退量の分だけ上部電極の外側の辺よりも外側に、平行部１３ａの端部の位置を設定する。
（４）第４に、第２のレジストマスク１３が、各平行部１３ａの延長線上で、少なくともＰｔ膜３の一部を覆っていること。即ち、Ｐｔ膜３上で平行部１３ａ同士を連結する連結部１３ｂが存在すること。
（５）第５に、連結部１３ｂはＩｒＯ2膜５から離間して設けられること。
【００２７】
次に、第２のレジストマスク１３を用いてＰｔ膜３、ＰＺＴ膜４及びＩｒＯ2膜５のエッチングを行い、その後、図６Ａ及び図６Ｂに示すように、第２のレジストマスク１３を除去する。このエッチングでは、誘導結合型プラズマエッチング装置を用い、ウエハステージの温度を２５℃、Ｃｌ2ガスの流量を２５ｍｌ／分、Ａｒガスの流量を２５ｍｌ／分、ソースパワーを１４００Ｗ（１３．５６ＭＨｚ）、バイアスパワーを８００Ｗ（４００ｋＨｚ）、真空度を０．５（Ｐａ）とする。また、このエッチングは、Ｐｔ膜３のＰＺＴ膜４から露出していた部分が除去され、かつ所定量のオーバーエッチングを行った時点で終了とする。
【００２８】
このような条件の下でエッチングを行った場合、Ｐｔ膜３のパターニングと同時に、ＰＺＴ膜４及びＩｒＯ2膜５の露出した部分のパターニングも進行する。この結果、図６Ａ及び図６Ｂに示すように、第２のレジストマスク１３に覆われていた領域にのみＩｒＯ2膜５が残存する。即ち、島状に散在していたＩｒＯ2膜５の各々が、２個に分割される。また、ＩｒＯ2膜５が露出していた領域からＰＺＴ膜４が露出し、ＰＺＴ膜３が露出していた領域からＰｔ膜３が露出し、その周囲からＡｌ2Ｏ3膜２が露出する。そして、残存するＰｔ膜３のうち、平行部１３ａに覆われていた部位が下部電極かつプレート線となり、連結部１３ｂに覆われていた部位がプレート線コンタクト部となる。なお、オーバーエッチングの際に、ＰＺＴ膜４にのみ覆われていた領域から露出したＰｔ膜３も、若干エッチングされる。また、条件によっては、ＰＺＴ膜３が露出していた領域で、Ｐｔ膜３が露出せずにＰＺＴ膜３が薄膜化されるだけの場合もあるが、このことを原因として問題が生じることはない。
【００２９】
なお、このエッチングでも、第２のレジストマスク１３を水平方向に後退させながら行うことが好ましい。このようなエッチングを行うことにより、第１のレジストマスク１２を用いたエッチングと同様に、導電性物質の付着によるリークが防止される。また、第２のレジストマスク１３の後退量は、形成しようとしている上部電極の列方向に延びる辺から第２のレジストマスク１３がはみ出している量とする。このようなエッチングを行うことにより、第２のレジストマスク１３の後退に伴って、ＩｒＯ2膜５が第２のレジストマスク１３の脇から徐々に露出し、この部分もエッチングされる。この結果、図４Ａに示すように、ＩｒＯ2膜５に丸まった部分が存在する場合でも、この部分が除去され、図６Ａに示すように、実質的に設計通りの大きさ及び形状（長方形）を備えたＩｒＯ2膜５からなる上部電極が得られる。
【００３０】
このようにして、ＩｒＯ2膜５からなる上部電極、ＰＺＴ膜４からなるキャパシタ絶縁膜、Ｐｔ膜３からなる下部電極を備えた強誘電体キャパシタが作製される。Ｐｔ膜３は、下部電極として機能するだけでなく、後述のように、プレート線としても機能する。
【００３１】
その後、図７Ａ及び図７Ｂに示すように、強誘電体キャパシタを覆うＡｌ2Ｏ3膜６を保護膜として形成し、更に全面に層間絶縁膜７を形成する。保護膜たるＡｌ2Ｏ3膜６により、強誘電体キャパシタの、側方からの水素の拡散等による劣化が抑制される。続いて、層間絶縁膜７、Ａｌ2Ｏ3膜６及び層間絶縁膜１に、トランジスタ４１の高濃度ソース・ドレイン拡散層３５まで到達するコンタクトホールを形成する。そして、このコンタクトホール内にコンタクトプラグ８を埋め込む。また、層間絶縁膜７及びＡｌ2Ｏ3膜６に、ＩｒＯ2膜５まで到達する配線用のコンタクトホールを形成する。そして、このコンタクトホールを介してＩｒＯ2膜５に接続されると共に、コンタクトプラグ８に接続される配線９並びにビット配線１０を形成する。
【００３２】
更に、図８に示すように、層間絶縁膜７等にＰｔ膜３まで到達するプレート線用コンタクトホールを形成し、このコンタクトホール内にコンタクトプラグ１５を埋め込み、その上層に、プレート線（Ｐｔ膜３）に一定電圧を供給する定電圧源に接続された配線を形成し、この配線とコンタクトプラグ１５とを接続する。
【００３３】
そして、保護膜等を形成して強誘電体メモリを完成させる。
【００３４】
また、半導体基板４０の表面に形成した電界効果トランジスタ４１には、図７Ａ及び図７Ｂに示すように、ゲート絶縁膜３１、ゲート電極３２、キャップ膜３３、サイドウォール絶縁膜３４、高濃度ソース・ドレイン拡散層３５及び低濃度ソース・ドレイン拡散層３６が設けられている。また、電界効果トランジスタが形成された素子活性領域は、素子分離絶縁膜３７により区画されている。
【００３５】
図９は、上述のようにして製造した強誘電体メモリの構成を示す等価回路図である。図９中の強誘電体キャパシタ２１は、Ｐｔ膜３、ＰＺＴ膜４及びＩｒＯ2膜５を備えた強誘電体キャパシタに相当する。ＭＯＳトランジスタ２２は、電界効果トランジスタ４１に相当する。ビット線２３は、ビット配線１０に相当する。ワード線２４は、ゲート電極３２に相当する。プレート線２５は、Ｐｔ膜３に相当する。
【００３６】
このような製造方法によれば、設計通りの形状及び面積を備えた上部電極を形成することができる。このため、高い集積率で広い面積の上部電極を得ることができる。従って、例えば、平面形状が、一辺の長さが１μｍの正方形であるｉ線レジストから形成する場合、従来の製造方法と比較すると、上部電極の面積の増加分（約１０%）だけ、容量を増加させることができる。
【００３７】
また、要求されるキャパシタ特性等の制約により下部電極を薄くする必要がある場合でも、本実施形態では、下部電極となるＩｒＯ2膜３と層間絶縁膜１との間に、保護膜としてＡｌ2Ｏ3膜２を形成しているので、層間絶縁膜１のエッチングを抑制しながら、下部電極を薄く形成することができる。即ち、Ａｌ2Ｏ3膜２のエッチングレートは、ＩｒＯ2膜３と比較すると低いので、ＩｒＯ2膜３を薄くしても、層間絶縁膜１のエッチングを抑制しながら、Ｐｔ膜５等のエッチングを確実に行うことができる。
【００３８】
なお、各膜の厚さ及びエッチング条件は、上記のものに限定されない。但し、例えば、第１のレジストマスク１２を用いたエッチングに関して、ＰＺＴ膜４のＩｒＯ2膜５から露出していた部分のオーバーエッチングを行われた時点で、ＩｒＯ2膜５の第１のレジストマスク１２から露出していた部分が十分エッチングされるように、即ち、ＩｒＯ2膜５のエッチングが終了しているように、各膜の厚さ及びエッチング条件を定めることが好ましい。
【００３９】
エッチング条件の設定としては、例えば、エッチング条件をスパッタ性の強い方向に向けることにより、ＰＺＴ膜４のエッチングレートに対してＩｒＯ2膜３のエッチングレートを上げることができる。例えば、Ａｒガスの比率を上げることや、バイアスパワーを上げてイオンエネルギを上げること等により、エッチング条件をスパッタ性の強い方向に向けることができる。また、これとは逆方向の調整を行えば、ＰＺＴ膜４のエッチングレートをＩｒＯ2膜３のエッチングレートに対して上げることができる。
【００４０】
また、例えば、第２のレジストマスク１３を用いたエッチングに関しても、Ｐｔ膜３のＰＺＴ膜４から露出していた部分のオーバーエッチングを行われた時点で、ＩｒＯ2膜５の第２のレジストマスク１３から露出していた部分が十分エッチングされるように、即ち、ＩｒＯ2膜５のエッチングが終了しているように、各膜の厚さ及びエッチング条件を定めることが好ましい。但し、このとき、前述のように、ＰＺＴ膜４のＩｒＯ2膜５から露出していた部分は完全に除去される必要はない。
【００４１】
更に、上述の実施形態では、触媒作用の強いＰｔ膜３を下部電極の原料膜（第１の導電膜）として用いているが、Ｐｔ膜３が広く露出していると、その後に成膜する層間絶縁膜７中の水分等がＰｔ膜３に到達し、Ｐｔ膜３の触媒作用により水素等に分解される。この結果、ＰＺＴ膜４が還元されて劣化する虞がある。このため、このため、Ｐｔ膜３をできるだけ露出させないように、各膜の膜厚、エッチング条件及びエッチング量を設定することが好ましい。上述の実施形態では、このような条件の下でエッチングを行っている。また、このことは、Ｐｔ膜３に限らず、他の触媒作用の強い材料を下部電極の原料膜として用いる場合にも、同様である。
【００４２】
なお、ＩｒＯ2膜５及びＰｔ膜３の化学的なエッチングは、比較的困難であるため、エッチング条件の変更によりエッチング選択比を調整することは難しく、膜厚を変更することで調整をすることが有効である。但し、膜厚を調整する場合でも、要求されるキャパシタ特性等の制約により下部電極を薄くする必要がある場合には、上述の実施形態のように、Ａｌ2Ｏ3膜２のような比較的エッチングレートが遅い保護膜を形成することが好ましい。
【００４３】
また、上述の実施形態では、上部電極の原料膜であるＩｒＯ2膜５のパターニングと並行してＰＺＴ膜４及びＰｔ膜３のパターニングを行っているが、必ずしも並行して行う必要はない。例えば、ＩｒＯ2膜５のパターニングを完了させてから、ＰＺＴ膜４及びＰｔ膜３のパターニングを行ってもよい。
【００４４】
更に、ＩｒＯ2膜５のパターニングに際して、必ずしもレジストマスクを後退させる必要はない。例えば、設計上の上部電極の幅と実質的に一致させた幅のレジストマスクを形成し、これを用いてＩｒＯ2膜５のパターニングを行ってもよい。
【００４５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４６】
（付記１）
強誘電体キャパシタの製造方法は、
下地膜上に、第１の導電膜、強誘電体膜及び第２の導電膜を順次形成する工程と、
相異なるマスクを用いて前記第２の導電膜のエッチングを複数回行うことにより、前記第２の導電膜を平面形状が長方形の上部電極の平面形状にパターニングする工程と、
を有し、
前記相異なるマスクのうちのいずれか１個の第１のマスクは、平面視で、前記長方形の互いに平行な任意の１組の辺と平行な第１の方向に延び、かつ前記第２の導電膜の前記上部電極を形成する予定の領域を覆う部位を有し、
前記相異なるマスクのうちの他のいずれか１個の第２のマスクは、平面視で、前記第１の方向に直交する第２の方向に延び、かつ前記第２の導電膜の前記上部電極を形成する予定の領域を覆う部位を有する。
【００４７】
（付記２）
付記１に記載の強誘電体キャパシタの製造方法において、
前記第１のマスクの前記第１の方向に延びる部位の幅を、前記上部電極の第２の方向の設計寸法と実質的に一致させる。
【００４８】
（付記３）
付記１に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクの前記第２の方向に延びる部位の幅を、前記上部電極の第１の方向の設計寸法と実質的に一致させる。
【００４９】
（付記４）
付記１に記載の強誘電体キャパシタの製造方法において、
前記第１のマスクを用いて前記第２の導電膜のエッチングを行う際に、前記第１の方向に延びる部位の幅を狭める。
【００５０】
（付記５）
付記４に記載の強誘電体キャパシタの製造方法において、
前記第１のマスクの前記第１の方向に延びる部位の幅を、前記上部電極の第２の方向の設計寸法よりも大きくし、
前記第１のマスクを用いて前記第２の導電膜のエッチングを行う際に、前記第１の方向に延びる部位の幅を、前記上部電極の第２の方向の設計寸法まで狭める。
【００５１】
（付記６）
付記１に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクを用いて前記第２の導電膜のエッチングを行う際に、前記第２の方向に延びる部位の幅を狭める。
【００５２】
（付記７）
付記６に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクの前記第２の方向に延びる部位の幅を、前記上部電極の第１の方向の設計寸法よりも大きくし、
前記第２のマスクを用いて前記第２の導電膜のエッチングを行う際に、前記第２の方向に延びる部位の幅を、前記上部電極の第１の方向の設計寸法まで狭める。
【００５３】
（付記８）
付記１に記載の強誘電体キャパシタの製造方法において、
前記第２の導電膜をパターニングする工程は、
少なくとも前記第１のマスクを用いた前記強誘電体膜のエッチングを行うことにより、前記強誘電体膜をキャパシタ絶縁膜の平面形状にパターニングする工程と、
少なくとも前記第２のマスクを用いた前記第１の導電膜のエッチングを行うことにより、前記第１の導電膜を下部電極の平面形状にパターニングする工程と、
を有する。
【００５４】
（付記９）
付記１に記載の強誘電体キャパシタの製造方法は、
前記第１の導電膜を形成する工程の前に、前記下地膜上にアルミナ膜を形成する工程を有する。
【００５５】
（付記１０）
付記１に記載の強誘電体キャパシタの製造方法において、
前記第２の導電膜をパターニングする工程は、
前記第１のマスクを用いたエッチング及び前記第２のマスクを用いたエッチングを行う前に、少なくともキャパシタ絶縁膜を形成する予定の領域を覆う第３のマスクを用いて前記第２の導電膜をエッチングする。
【００５６】
（付記１１）
付記１０に記載の強誘電体キャパシタの製造方法において、
前記第１のマスクを用いて前記第２の導電膜をエッチングする際に、前記強誘電体膜の一部もエッチングする。
【００５７】
（付記１２）
付記１１に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクを用いて前記第２の導電膜をエッチングする際に、前記強誘電体膜の一部及び前記第１の導電膜の一部もエッチングする。
【００５８】
（付記１３）
付記１０に記載の強誘電体キャパシタの製造方法において、
前記第３のマスクは、第２の方向に延びる部位を有する。
【００５９】
（付記１４）
付記１３に記載の強誘電体キャパシタの製造方法において、
前記第２の導電膜の前記第３のマスクを用いたエッチングにより残存した領域１個につき、前記第２のマスクを２個用いる。
【００６０】
（付記１５）
付記１１に記載の強誘電体キャパシタの製造方法において、
前記第１のマスクを用いて前記第２の導電膜をエッチングする際の条件を、
前記強誘電体膜のオーバーエッチングが終了した時点で、前記第２の導電膜のパターニングが終了しているものとする。
【００６１】
（付記１６）
付記１２に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクを用いて前記第２の導電膜をエッチングする際の条件を、
前記第１の導電膜のオーバーエッチングが終了した時点で、前記第２の導電膜のパターニングが終了しているものとする。
【００６２】
（付記１７）
付記１２に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクは、前記第１の導電膜のプレート線との接続部を形成する予定の領域を覆う部位を有する。
【００６３】
（付記１８）
付記１７に記載の強誘電体キャパシタの製造方法において、
前記接続部を、前記第２の導電膜の前記第１のマスクを用いたエッチングにより残存した領域から離間した位置に設ける。
【００６４】
（付記１９）
． 付記４に記載の強誘電体キャパシタの製造方法において、
前記第１のマスクを用いて前記第２の導電膜のエッチングを行う際に、エッチングガスとして塩素及びアルゴンの混合ガスを用いる。
【００６５】
（付記２０）
付記６に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクを用いて前記第２の導電膜のエッチングを行う際に、エッチングガスとして塩素及びアルゴンの混合ガスを用いる。
【産業上の利用可能性】
【００６６】
以上詳述したように、本発明によれば、高い集積率で広い面積の上部電極を容易に形成することができる。このため、単位面積当たりの容量を増加させることができる。この結果、強誘電体キャパシタの性能を向上させることができる。
【図面の簡単な説明】
【００６７】
【図１Ａ】本発明の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１Ｂ】本発明の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図２Ａ】図１Ａに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図２Ｂ】図１Ｂに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図３Ａ】図２Ａに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図３Ｂ】図２Ｂに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図４Ａ】図３Ａに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図４Ｂ】図３Ｂに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図５Ａ】図４Ａに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図５Ｂ】図４Ｂに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図６Ａ】図５Ａに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図６Ｂ】図５Ｂに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図７Ａ】強誘電体メモリのメモリセルの構造を示す断面図である。
【図７Ｂ】強誘電体メモリのメモリセルの構造を示す断面図である。
【図８】電極間の関係を示すレイアウト図である。
【図９】強誘電体メモリの構成を示す等価回路図である。
【図１０Ａ】従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１０Ｂ】従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図１１Ａ】図１０Ａに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１１Ｂ】図１０Ｂに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図１２Ａ】図１１Ａに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１２Ｂ】図１１Ｂに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１３Ａ】図１２Ａに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１３Ｂ】図１２Ｂに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図１４Ａ】図１３Ａに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１４Ｂ】図１３Ｂに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
本発明は、強誘電体メモリ等に好適な強誘電体キャパシタの製造方法に関する。
【背景技術】
【０００１】
強誘電体メモリでは、複数個のメモリセルがマトリクス状に配置され、各メモリセルに強誘電体キャパシタが設けられている。また、強誘電体キャパシタには、スタック型のものとプレーナ型のものとがあり、プレーナ型強誘電体キャパシタには、プレート線が複数列の上部電極群に対して共通化されたものがある。
【０００２】
図１０Ａ及び図１０Ｂ乃至図１３Ａ及び図１３Ｂは、従来の強誘電体キャパシタの製造方法を工程順に示す図である。ここで、図１０Ａ乃至図１３Ａは、上面図であり、図１０Ｂ乃至図１３Ｂは、夫々図１０Ａ乃至図１３Ａ中のＩ−Ｉ線に沿った断面を示す断面図である。
【０００３】
従来の製造方法では、先ず、電界効果トランジスタ（図示せず）を半導体基板（図示せず）の表面に形成する。次に、各トランジスタを覆う層間絶縁膜１０１を形成する。次いで、図１０Ａ及び図１０Ｂに示すように、層間絶縁膜１０１の上に、下部電極膜（下部電極の原料膜）１０３、強誘電体膜１０４及び上部電極膜（上部電極の原料膜）１０５を順次形成する。その後、上部電極膜５上に、形成しようとする上部電極と同数の上部電極エッチング用レジストマスク１１１を形成する。このとき、上部電極エッチング用レジストマスク１１１の形状は、形成しようとする個々の上部電極の設計上の平面形状（長方形）と一致させる。しかし、レジストマスク１１１を形成するためのフォトリソグラフィの際に、コントラスト不足によって、図１０Ａに示すように、各レジストマスク１１１の４隅が湾曲する。
【０００４】
続いて、上部電極エッチング用レジストマスク１１１を用いて上部電極膜１０５のパターニングを行い、その後、上部電極エッチング用レジストマスク１１１を除去する。
【０００５】
次に、上部電極膜１０５上に、強誘電体膜エッチング用レジストマスク（図示せず）を形成する。そして、この強誘電体膜エッチング用レジストマスクを用いて強誘電体膜１０４のエッチングを行い、その後、図１２Ａ及び図１２Ｂに示すように、強誘電体膜エッチング用レジストマスクを除去する。
【０００６】
続いて、図１３Ａ及び図１３Ｂに示すように、上部電極膜１０３、強誘電体膜１０４及び下部電極膜１０５上に、下部電極エッチング用レジストマスク１１２を形成する。そして、下部電極エッチング用レジストマスク１１２を用いて下部電極膜１０５のエッチングを行い、その後、図１４Ａ及び図１４Ｂに示すように、下部電極エッチング用レジストマスク１１２を除去する。
【０００７】
このようにして、強誘電体キャパシタが作製される。
【０００８】
しかし、このような従来の製造方法では、上述のように、上部電極エッチング用レジストマスク１１１の４隅に湾曲部が発生しており、これを起因として、上部電極が設計値よりも小さくなっている。例えば、上部電極エッチング用レジストマスク１１１を、平面形状が、一辺の長さが１μｍの正方形であるｉ線レジストから形成する場合、そのパターンは約１０％設計値よりも小さくなる。そして、このような面積の損失は、今後、集積度の向上に伴って上部電極の形状を小さくすると、より顕著となるため、集積度を高める際の障害となる。
【０００９】
【特許文献１】
特開２００２−００９２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、高い集積率で広い面積の上部電極を容易に形成することができる強誘電体キャパシタの製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係る強誘電体キャパシタの製造方法では、先ず、下地膜上に、第１の導電膜、強誘電体膜及び第２の導電膜を順次形成する。次に、相異なる第１乃至第３のマスクを用いて前記第２の導電膜のエッチングを行うことにより、前記第２の導電膜を平面形状が長方形の上部電極の平面形状にパターニングする。このとき、前記第１のマスクとして、平面視で、前記長方形の互いに平行な任意の１組の辺と平行な第１の方向に前記長方形よりも広く延び、かつ前記第２の導電膜の前記上部電極を形成する予定の領域を覆う部位を有するマスクを用いる。また、前記第２のマスクとして、平面視で、前記第１の方向に直交する第２の方向に前記長方形よりも広く延び、かつ前記第２の導電膜の前記上部電極を形成する予定の領域を覆う部位を有するマスクを用いる。また、前記第３のマスクとして、平面視で、前記第２の導電膜の前記上部電極を形成する予定の領域を覆う部位を有するマスクを用いる。そして、前記第２の導電膜をパターニングする際には、前記第３のマスクを用いた前記第２の導電膜のエッチングを行うことにより、前記強誘電体膜の一部を露出させ、次に、前記第１のマスクを用いた前記第２の導電膜及び前記強誘電体膜のエッチングを前記第１のマスクを後退させながら行うことにより、前記強誘電体膜をキャパシタ絶縁膜の平面形状にパターニングすると共に、前記第２の導電膜の前記第２の方向における寸法を確定し、次に、前記第２のマスクを用いた前記第２の導電膜及び前記第１の導電膜のエッチングを前記第２のマスクを後退させながら行うことにより、前記第１の導電膜を下部電極の平面形状にパターニングすると共に、前記第２の導電膜の隅部の湾曲した部分を除去しながら前記第２の導電膜の前記第１の方向における寸法を確定する。
【発明の効果】
【００１２】
本発明によれば、高い集積率で広い面積の上部電極を容易に形成することができる。このため、単位面積当たりの容量を増加させることができる。この結果、強誘電体キャパシタの性能を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１Ａ及び図１Ｂ乃至図６Ａ及び図６Ｂは、本発明の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す図である。ここで、図１Ａ乃至図６Ａは、上面図であり、図１Ｂ乃至図６Ｂは、夫々図１Ａ乃至図６Ａ中のＩ−Ｉ線に沿った断面を示す断面図である。また、図７Ａ及び図７Ｂは、強誘電体メモリのメモリセルの構造を示す断面図である。図８は、電極間の関係を示すレイアウト図であり、図７Ａ及び図７Ｂは、夫々図８中のＩＩＩ−ＩＩＩ線、ＩＶ−ＩＶ線に沿った断面を示す断面図に相当する。
【００１４】
本実施形態では、メモリセルとして、１Ｔ１Ｃ（１トランジスタ−１キャパシタ）型プレーナ型強誘電体メモリセルがアレイ状に配置された強誘電体メモリを製造する。また、強誘電体キャパシタの上部電極の平面形状は、設計上長方形（正方形も含まれる。）である。以下の説明では、メモリセルアレイ中のワード線が延びる方向を行方向といい、これに直交する方向を列方向という。
【００１５】
先ず、各メモリセルのスイッチング素子として、電界効果トランジスタ４１（図７Ｂ参照）を半導体基板４０（図７Ａ及び図７Ｂ参照）の表面に形成する。次に、各トランジスタ４１を覆う層間絶縁膜１を形成する。
【００１６】
次いで、図１Ａ及び図１Ｂに示すように、層間絶縁膜１の上に、Ａｌ2Ｏ3膜２、Ｐｔ膜３（第１の導電膜）、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）膜４（強誘電体膜）及びＩｒＯ2膜５（第２の導電膜）を順次形成する。Ａｌ2Ｏ3膜２、Ｐｔ膜３、ＰＺＴ膜４及びＩｒＯ2膜５の厚さは、夫々例えば５０ｎｍ、１５０ｎｍ、２００ｎｍ、２５０ｎｍである。
【００１７】
その後、図２Ａ及び図２Ｂに示すように、ＩｒＯ2膜５上に、キャパシタ画定用レジストマスク１１（第３のマスク）を形成する。このとき、キャパシタ画定用レジストマスク１１の形状は、次の３つの条件を満たすものとする。
（１）第１に、キャパシタ画定用レジストマスク１１が、行方向（第１の方向）で互いに隣り合う２列のメモリセルを構成する２列の上部電極の全て及びこれらの２列分の上部電極の間の領域の全てを覆うこと。
（２）第２に、キャパシタ画定用レジストマスク１１の行方向の両端部が、平面視で前記２列の上部電極の外側の辺よりも外側にあること。
（３）第３に、キャパシタ画定用レジストマスク１１の列方向（第２の方向）の両端部が、平面視で前記２列の上部電極の外側の辺よりも外側にあること。
【００１８】
キャパシタ画定用レジストマスク１１の形状は、好ましくは、上記３つの条件を満たす長方形状である。但し、フォトリソグラフィ時のコントラスト不足に起因して、図２Ａに示すように、その４隅が湾曲することがある。
【００１９】
続いて、キャパシタ画定用レジストマスク１１を用いてＩｒＯ2膜５のパターニングを行い、その後、キャパシタ画定用レジストマスク１１を除去する。キャパシタ画定用レジストマスク１１を用いたパターニングにより、強誘電体キャパシタが形成される領域がほぼ画定される。
【００２０】
次に、図３Ａ及び図３Ｂに示すように、ＩｒＯ2膜５上に、複数個の第１のレジストマスク１２を形成する。このとき、各第１のレジストマスク１２の形状は、次の３つの条件を満たすものとする。
（１）第１に、各第１のレジストマスク１２が、行方向で互いに隣り合う２個のメモリセルを構成する２個の上部電極の双方及びこれらの上部電極の間の領域の全てを覆うこと。
（２）第２に、各第１のレジストマスク１２の行方向の両端部が、前記２個の上部電極の外側の辺よりも外側で、かつＩｒＯ2膜５の露出している部分よりも内側にあること。
（３）第３に、各第１のレジストマスク１２の列方向の両端部が、前記２個の上部電極の行方向に延びる両辺と実質的に一致する直線状となっていること。より詳細には、後述のエッチング工程で各第１のレジストマスク１２の端部を後退させるため、この後退量の分だけ上部電極の両辺よりも外側に、第１のレジストマスク１２の両端部の位置を設定する。
【００２１】
第１のレジストマスク１２の形状は、好ましくは、上記３つの条件を満たす長方形状である。但し、フォトリソグラフィ時のコントラスト不足に起因して、図３Ａに示すように、その４隅が湾曲することがある。
【００２２】
次いで、第１のレジストマスク１２を用いてＰＺＴ膜４及びＩｒＯ2膜５のエッチングを行い、その後、図４Ａ及び図４Ｂに示すように、第１のレジストマスク１２を除去する。このエッチングでは、誘導結合型プラズマエッチング装置を用い、ウエハステージの温度を２５℃、Ｃｌ2ガスの流量を１０ｍｌ／分、Ａｒガスの流量を４０ｍｌ／分、ソースパワーを１４００Ｗ（１３．５６ＭＨｚ）、バイアスパワーを８００Ｗ（４００ｋＨｚ）、真空度を０．５（Ｐａ）とする。また、このエッチングは、ＰＺＴ膜４のＩｒＯ2膜５から露出していた部分が除去され、かつ所定量のオーバーエッチングを行った時点で終了とする。
【００２３】
このような条件の下でエッチングを行った場合、ＰＺＴ膜４のパターニングと同時に、ＩｒＯ2膜５の露出した部分のパターニングも進行する。この結果、図４Ａ及び図４Ｂに示すように、第１のレジストマスク１２に覆われていた領域にＩｒＯ2膜５が残存し、ＩｒＯ2膜５が露出していた領域からＰＺＴ膜４が露出し、その周囲からＰｔ膜３が露出する。なお、オーバーエッチングの際に、ＩｒＯ2膜５にのみ覆われていた領域から露出したＰＺＴ膜４も、若干エッチングされる。
【００２４】
なお、このエッチングでは、第１のレジストマスク１２を水平方向に後退させながら行うことが好ましい。これは、エッチング中に、第１のレジストマスク１２及びＩｒＯ2膜５の側面に、導電性物質（デポ物）が付着して上部電極と下部電極との間のリークが生じることを未然に防ぐためである。即ち、第１のレジストマスク１２を後退させない場合には、導電性物質がＩｒＯ2膜５の側面等に残存する虞があるが、誘電体膜エッチング用レジストマスク１２を後退させることにより、ＩｒＯ2膜５も後退することになるため、常に導電性物質を除去することが可能となる。また、第１のレジストマスク１２の後退量は、実質的に、形成しようとしている上部電極の行方向に延びる辺から第１のレジストマスク１２がはみ出している量とする。レジスト膜の後退量の調整は、例えば、プラズマ源として誘導結合型プラズマを用い、エッチングガスとして塩素及びアルゴンを用い、ウエハ側に４００ｋＨｚの低周波バイアスを印加した装置を用いてエッチングを行う場合、塩素とアルゴンとのガス流量比を変更することにより行うことができる。
【００２５】
このようなエッチングを行うことにより、第１のレジストマスク１２の後退に伴って、前述のように、ＩｒＯ2膜５も後退し、その列方向の寸法が実質的に上部電極の設計値と一致するようになる。この結果、図３Ａに示すように、第１のレジストマスク１２に湾曲部が存在していても、上部電極の列方向の寸法が設計値よりも小さくなることが防止される。
【００２６】
続いて、図５Ａ及び図５Ｂに示すように、Ｐｔ膜３、ＰＺＴ膜４及びＩｒＯ2膜５上に、第２のレジストマスク１３を形成する。このとき、第２のレジストマスク１３の形状は、次の５つの条件を満たす「Ｕ」の字形状とする。
（１）第１に、メモリセルアレイの列方向に関し、第２のレジストマスク１３が、２列のメモリセルを構成する２列の上部電極の全て、及び各列内で隣り合う上部電極の間の領域を全て覆うこと。即ち、列方向に互いに平行に延びる２個の平行部１３ａが存在すること。
（２）第２に、メモリセルアレイの行方向に関し、各平行部１３ａの互いに対向する側の端部が、平面視で互いに隣り合う２個の上部電極の内側の辺と実質的に一致する直線状となっていること。より詳細には、後述のエッチング工程で第２のレジストマスク１３の端部を後退させるため、この後退量の分だけ上部電極の内側の辺よりも外側に、平行部１３ａの端部の位置を設定する。
（３）第３に、メモリセルアレイの行方向に関し、各平行部１３ａの互いに離間する側の端部が、平面視で互いに隣り合う２個の上部電極の外側の辺と実質的に一致する直線状となっていること。より詳細には、後述のエッチング工程で第２のレジストマスク１３の端部を後退させるため、この後退量の分だけ上部電極の外側の辺よりも外側に、平行部１３ａの端部の位置を設定する。
（４）第４に、第２のレジストマスク１３が、各平行部１３ａの延長線上で、少なくともＰｔ膜３の一部を覆っていること。即ち、Ｐｔ膜３上で平行部１３ａ同士を連結する連結部１３ｂが存在すること。
（５）第５に、連結部１３ｂはＩｒＯ2膜５から離間して設けられること。
【００２７】
次に、第２のレジストマスク１３を用いてＰｔ膜３、ＰＺＴ膜４及びＩｒＯ2膜５のエッチングを行い、その後、図６Ａ及び図６Ｂに示すように、第２のレジストマスク１３を除去する。このエッチングでは、誘導結合型プラズマエッチング装置を用い、ウエハステージの温度を２５℃、Ｃｌ2ガスの流量を２５ｍｌ／分、Ａｒガスの流量を２５ｍｌ／分、ソースパワーを１４００Ｗ（１３．５６ＭＨｚ）、バイアスパワーを８００Ｗ（４００ｋＨｚ）、真空度を０．５（Ｐａ）とする。また、このエッチングは、Ｐｔ膜３のＰＺＴ膜４から露出していた部分が除去され、かつ所定量のオーバーエッチングを行った時点で終了とする。
【００２８】
このような条件の下でエッチングを行った場合、Ｐｔ膜３のパターニングと同時に、ＰＺＴ膜４及びＩｒＯ2膜５の露出した部分のパターニングも進行する。この結果、図６Ａ及び図６Ｂに示すように、第２のレジストマスク１３に覆われていた領域にのみＩｒＯ2膜５が残存する。即ち、島状に散在していたＩｒＯ2膜５の各々が、２個に分割される。また、ＩｒＯ2膜５が露出していた領域からＰＺＴ膜４が露出し、ＰＺＴ膜３が露出していた領域からＰｔ膜３が露出し、その周囲からＡｌ2Ｏ3膜２が露出する。そして、残存するＰｔ膜３のうち、平行部１３ａに覆われていた部位が下部電極かつプレート線となり、連結部１３ｂに覆われていた部位がプレート線コンタクト部となる。なお、オーバーエッチングの際に、ＰＺＴ膜４にのみ覆われていた領域から露出したＰｔ膜３も、若干エッチングされる。また、条件によっては、ＰＺＴ膜３が露出していた領域で、Ｐｔ膜３が露出せずにＰＺＴ膜３が薄膜化されるだけの場合もあるが、このことを原因として問題が生じることはない。
【００２９】
なお、このエッチングでも、第２のレジストマスク１３を水平方向に後退させながら行うことが好ましい。このようなエッチングを行うことにより、第１のレジストマスク１２を用いたエッチングと同様に、導電性物質の付着によるリークが防止される。また、第２のレジストマスク１３の後退量は、形成しようとしている上部電極の列方向に延びる辺から第２のレジストマスク１３がはみ出している量とする。このようなエッチングを行うことにより、第２のレジストマスク１３の後退に伴って、ＩｒＯ2膜５が第２のレジストマスク１３の脇から徐々に露出し、この部分もエッチングされる。この結果、図４Ａに示すように、ＩｒＯ2膜５に丸まった部分が存在する場合でも、この部分が除去され、図６Ａに示すように、実質的に設計通りの大きさ及び形状（長方形）を備えたＩｒＯ2膜５からなる上部電極が得られる。
【００３０】
このようにして、ＩｒＯ2膜５からなる上部電極、ＰＺＴ膜４からなるキャパシタ絶縁膜、Ｐｔ膜３からなる下部電極を備えた強誘電体キャパシタが作製される。Ｐｔ膜３は、下部電極として機能するだけでなく、後述のように、プレート線としても機能する。
【００３１】
その後、図７Ａ及び図７Ｂに示すように、強誘電体キャパシタを覆うＡｌ2Ｏ3膜６を保護膜として形成し、更に全面に層間絶縁膜７を形成する。保護膜たるＡｌ2Ｏ3膜６により、強誘電体キャパシタの、側方からの水素の拡散等による劣化が抑制される。続いて、層間絶縁膜７、Ａｌ2Ｏ3膜６及び層間絶縁膜１に、トランジスタ４１の高濃度ソース・ドレイン拡散層３５まで到達するコンタクトホールを形成する。そして、このコンタクトホール内にコンタクトプラグ８を埋め込む。また、層間絶縁膜７及びＡｌ2Ｏ3膜６に、ＩｒＯ2膜５まで到達する配線用のコンタクトホールを形成する。そして、このコンタクトホールを介してＩｒＯ2膜５に接続されると共に、コンタクトプラグ８に接続される配線９並びにビット配線１０を形成する。
【００３２】
更に、図８に示すように、層間絶縁膜７等にＰｔ膜３まで到達するプレート線用コンタクトホールを形成し、このコンタクトホール内にコンタクトプラグ１５を埋め込み、その上層に、プレート線（Ｐｔ膜３）に一定電圧を供給する定電圧源に接続された配線を形成し、この配線とコンタクトプラグ１５とを接続する。
【００３３】
そして、保護膜等を形成して強誘電体メモリを完成させる。
【００３４】
また、半導体基板４０の表面に形成した電界効果トランジスタ４１には、図７Ａ及び図７Ｂに示すように、ゲート絶縁膜３１、ゲート電極３２、キャップ膜３３、サイドウォール絶縁膜３４、高濃度ソース・ドレイン拡散層３５及び低濃度ソース・ドレイン拡散層３６が設けられている。また、電界効果トランジスタが形成された素子活性領域は、素子分離絶縁膜３７により区画されている。
【００３５】
図９は、上述のようにして製造した強誘電体メモリの構成を示す等価回路図である。図９中の強誘電体キャパシタ２１は、Ｐｔ膜３、ＰＺＴ膜４及びＩｒＯ2膜５を備えた強誘電体キャパシタに相当する。ＭＯＳトランジスタ２２は、電界効果トランジスタ４１に相当する。ビット線２３は、ビット配線１０に相当する。ワード線２４は、ゲート電極３２に相当する。プレート線２５は、Ｐｔ膜３に相当する。
【００３６】
このような製造方法によれば、設計通りの形状及び面積を備えた上部電極を形成することができる。このため、高い集積率で広い面積の上部電極を得ることができる。従って、例えば、平面形状が、一辺の長さが１μｍの正方形であるｉ線レジストから形成する場合、従来の製造方法と比較すると、上部電極の面積の増加分（約１０%）だけ、容量を増加させることができる。
【００３７】
また、要求されるキャパシタ特性等の制約により下部電極を薄くする必要がある場合でも、本実施形態では、下部電極となるＩｒＯ2膜３と層間絶縁膜１との間に、保護膜としてＡｌ2Ｏ3膜２を形成しているので、層間絶縁膜１のエッチングを抑制しながら、下部電極を薄く形成することができる。即ち、Ａｌ2Ｏ3膜２のエッチングレートは、ＩｒＯ2膜３と比較すると低いので、ＩｒＯ2膜３を薄くしても、層間絶縁膜１のエッチングを抑制しながら、Ｐｔ膜５等のエッチングを確実に行うことができる。
【００３８】
なお、各膜の厚さ及びエッチング条件は、上記のものに限定されない。但し、例えば、第１のレジストマスク１２を用いたエッチングに関して、ＰＺＴ膜４のＩｒＯ2膜５から露出していた部分のオーバーエッチングを行われた時点で、ＩｒＯ2膜５の第１のレジストマスク１２から露出していた部分が十分エッチングされるように、即ち、ＩｒＯ2膜５のエッチングが終了しているように、各膜の厚さ及びエッチング条件を定めることが好ましい。
【００３９】
エッチング条件の設定としては、例えば、エッチング条件をスパッタ性の強い方向に向けることにより、ＰＺＴ膜４のエッチングレートに対してＩｒＯ2膜３のエッチングレートを上げることができる。例えば、Ａｒガスの比率を上げることや、バイアスパワーを上げてイオンエネルギを上げること等により、エッチング条件をスパッタ性の強い方向に向けることができる。また、これとは逆方向の調整を行えば、ＰＺＴ膜４のエッチングレートをＩｒＯ2膜３のエッチングレートに対して上げることができる。
【００４０】
また、例えば、第２のレジストマスク１３を用いたエッチングに関しても、Ｐｔ膜３のＰＺＴ膜４から露出していた部分のオーバーエッチングを行われた時点で、ＩｒＯ2膜５の第２のレジストマスク１３から露出していた部分が十分エッチングされるように、即ち、ＩｒＯ2膜５のエッチングが終了しているように、各膜の厚さ及びエッチング条件を定めることが好ましい。但し、このとき、前述のように、ＰＺＴ膜４のＩｒＯ2膜５から露出していた部分は完全に除去される必要はない。
【００４１】
更に、上述の実施形態では、触媒作用の強いＰｔ膜３を下部電極の原料膜（第１の導電膜）として用いているが、Ｐｔ膜３が広く露出していると、その後に成膜する層間絶縁膜７中の水分等がＰｔ膜３に到達し、Ｐｔ膜３の触媒作用により水素等に分解される。この結果、ＰＺＴ膜４が還元されて劣化する虞がある。このため、このため、Ｐｔ膜３をできるだけ露出させないように、各膜の膜厚、エッチング条件及びエッチング量を設定することが好ましい。上述の実施形態では、このような条件の下でエッチングを行っている。また、このことは、Ｐｔ膜３に限らず、他の触媒作用の強い材料を下部電極の原料膜として用いる場合にも、同様である。
【００４２】
なお、ＩｒＯ2膜５及びＰｔ膜３の化学的なエッチングは、比較的困難であるため、エッチング条件の変更によりエッチング選択比を調整することは難しく、膜厚を変更することで調整をすることが有効である。但し、膜厚を調整する場合でも、要求されるキャパシタ特性等の制約により下部電極を薄くする必要がある場合には、上述の実施形態のように、Ａｌ2Ｏ3膜２のような比較的エッチングレートが遅い保護膜を形成することが好ましい。
【００４３】
また、上述の実施形態では、上部電極の原料膜であるＩｒＯ2膜５のパターニングと並行してＰＺＴ膜４及びＰｔ膜３のパターニングを行っているが、必ずしも並行して行う必要はない。例えば、ＩｒＯ2膜５のパターニングを完了させてから、ＰＺＴ膜４及びＰｔ膜３のパターニングを行ってもよい。
【００４４】
更に、ＩｒＯ2膜５のパターニングに際して、必ずしもレジストマスクを後退させる必要はない。例えば、設計上の上部電極の幅と実質的に一致させた幅のレジストマスクを形成し、これを用いてＩｒＯ2膜５のパターニングを行ってもよい。
【００４５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４６】
（付記１）
強誘電体キャパシタの製造方法は、
下地膜上に、第１の導電膜、強誘電体膜及び第２の導電膜を順次形成する工程と、
相異なるマスクを用いて前記第２の導電膜のエッチングを複数回行うことにより、前記第２の導電膜を平面形状が長方形の上部電極の平面形状にパターニングする工程と、
を有し、
前記相異なるマスクのうちのいずれか１個の第１のマスクは、平面視で、前記長方形の互いに平行な任意の１組の辺と平行な第１の方向に延び、かつ前記第２の導電膜の前記上部電極を形成する予定の領域を覆う部位を有し、
前記相異なるマスクのうちの他のいずれか１個の第２のマスクは、平面視で、前記第１の方向に直交する第２の方向に延び、かつ前記第２の導電膜の前記上部電極を形成する予定の領域を覆う部位を有する。
【００４７】
（付記２）
付記１に記載の強誘電体キャパシタの製造方法において、
前記第１のマスクの前記第１の方向に延びる部位の幅を、前記上部電極の第２の方向の設計寸法と実質的に一致させる。
【００４８】
（付記３）
付記１に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクの前記第２の方向に延びる部位の幅を、前記上部電極の第１の方向の設計寸法と実質的に一致させる。
【００４９】
（付記４）
付記１に記載の強誘電体キャパシタの製造方法において、
前記第１のマスクを用いて前記第２の導電膜のエッチングを行う際に、前記第１の方向に延びる部位の幅を狭める。
【００５０】
（付記５）
付記４に記載の強誘電体キャパシタの製造方法において、
前記第１のマスクの前記第１の方向に延びる部位の幅を、前記上部電極の第２の方向の設計寸法よりも大きくし、
前記第１のマスクを用いて前記第２の導電膜のエッチングを行う際に、前記第１の方向に延びる部位の幅を、前記上部電極の第２の方向の設計寸法まで狭める。
【００５１】
（付記６）
付記１に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクを用いて前記第２の導電膜のエッチングを行う際に、前記第２の方向に延びる部位の幅を狭める。
【００５２】
（付記７）
付記６に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクの前記第２の方向に延びる部位の幅を、前記上部電極の第１の方向の設計寸法よりも大きくし、
前記第２のマスクを用いて前記第２の導電膜のエッチングを行う際に、前記第２の方向に延びる部位の幅を、前記上部電極の第１の方向の設計寸法まで狭める。
【００５３】
（付記８）
付記１に記載の強誘電体キャパシタの製造方法において、
前記第２の導電膜をパターニングする工程は、
少なくとも前記第１のマスクを用いた前記強誘電体膜のエッチングを行うことにより、前記強誘電体膜をキャパシタ絶縁膜の平面形状にパターニングする工程と、
少なくとも前記第２のマスクを用いた前記第１の導電膜のエッチングを行うことにより、前記第１の導電膜を下部電極の平面形状にパターニングする工程と、
を有する。
【００５４】
（付記９）
付記１に記載の強誘電体キャパシタの製造方法は、
前記第１の導電膜を形成する工程の前に、前記下地膜上にアルミナ膜を形成する工程を有する。
【００５５】
（付記１０）
付記１に記載の強誘電体キャパシタの製造方法において、
前記第２の導電膜をパターニングする工程は、
前記第１のマスクを用いたエッチング及び前記第２のマスクを用いたエッチングを行う前に、少なくともキャパシタ絶縁膜を形成する予定の領域を覆う第３のマスクを用いて前記第２の導電膜をエッチングする。
【００５６】
（付記１１）
付記１０に記載の強誘電体キャパシタの製造方法において、
前記第１のマスクを用いて前記第２の導電膜をエッチングする際に、前記強誘電体膜の一部もエッチングする。
【００５７】
（付記１２）
付記１１に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクを用いて前記第２の導電膜をエッチングする際に、前記強誘電体膜の一部及び前記第１の導電膜の一部もエッチングする。
【００５８】
（付記１３）
付記１０に記載の強誘電体キャパシタの製造方法において、
前記第３のマスクは、第２の方向に延びる部位を有する。
【００５９】
（付記１４）
付記１３に記載の強誘電体キャパシタの製造方法において、
前記第２の導電膜の前記第３のマスクを用いたエッチングにより残存した領域１個につき、前記第２のマスクを２個用いる。
【００６０】
（付記１５）
付記１１に記載の強誘電体キャパシタの製造方法において、
前記第１のマスクを用いて前記第２の導電膜をエッチングする際の条件を、
前記強誘電体膜のオーバーエッチングが終了した時点で、前記第２の導電膜のパターニングが終了しているものとする。
【００６１】
（付記１６）
付記１２に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクを用いて前記第２の導電膜をエッチングする際の条件を、
前記第１の導電膜のオーバーエッチングが終了した時点で、前記第２の導電膜のパターニングが終了しているものとする。
【００６２】
（付記１７）
付記１２に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクは、前記第１の導電膜のプレート線との接続部を形成する予定の領域を覆う部位を有する。
【００６３】
（付記１８）
付記１７に記載の強誘電体キャパシタの製造方法において、
前記接続部を、前記第２の導電膜の前記第１のマスクを用いたエッチングにより残存した領域から離間した位置に設ける。
【００６４】
（付記１９）
． 付記４に記載の強誘電体キャパシタの製造方法において、
前記第１のマスクを用いて前記第２の導電膜のエッチングを行う際に、エッチングガスとして塩素及びアルゴンの混合ガスを用いる。
【００６５】
（付記２０）
付記６に記載の強誘電体キャパシタの製造方法において、
前記第２のマスクを用いて前記第２の導電膜のエッチングを行う際に、エッチングガスとして塩素及びアルゴンの混合ガスを用いる。
【産業上の利用可能性】
【００６６】
以上詳述したように、本発明によれば、高い集積率で広い面積の上部電極を容易に形成することができる。このため、単位面積当たりの容量を増加させることができる。この結果、強誘電体キャパシタの性能を向上させることができる。
【図面の簡単な説明】
【００６７】
【図１Ａ】本発明の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１Ｂ】本発明の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図２Ａ】図１Ａに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図２Ｂ】図１Ｂに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図３Ａ】図２Ａに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図３Ｂ】図２Ｂに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図４Ａ】図３Ａに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図４Ｂ】図３Ｂに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図５Ａ】図４Ａに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図５Ｂ】図４Ｂに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図６Ａ】図５Ａに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図６Ｂ】図５Ｂに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図７Ａ】強誘電体メモリのメモリセルの構造を示す断面図である。
【図７Ｂ】強誘電体メモリのメモリセルの構造を示す断面図である。
【図８】電極間の関係を示すレイアウト図である。
【図９】強誘電体メモリの構成を示す等価回路図である。
【図１０Ａ】従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１０Ｂ】従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図１１Ａ】図１０Ａに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１１Ｂ】図１０Ｂに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図１２Ａ】図１１Ａに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１２Ｂ】図１１Ｂに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１３Ａ】図１２Ａに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１３Ｂ】図１２Ｂに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図１４Ａ】図１３Ａに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図１４Ｂ】図１３Ｂに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
Claims (3)
- 下地膜上に、第１の導電膜、強誘電体膜及び第２の導電膜を順次形成する工程と、
相異なる第１乃至第３のマスクを用いて前記第２の導電膜のエッチングを行うことにより、前記第２の導電膜を平面形状が長方形の上部電極の平面形状にパターニングする工程と、
を有し、
前記第１のマスクは、平面視で、前記長方形の互いに平行な任意の１組の辺と平行な第１の方向に前記長方形よりも広く延び、かつ前記第２の導電膜の前記上部電極を形成する予定の領域を覆う部位を有し、
前記第２のマスクは、平面視で、前記第１の方向に直交する第２の方向に前記長方形よりも広く延び、かつ前記第２の導電膜の前記上部電極を形成する予定の領域を覆う部位を有し、
前記第３のマスクは、平面視で、前記第２の導電膜の前記上部電極を形成する予定の領域を覆う部位を有し、
前記第２の導電膜をパターニングする工程は、
前記第３のマスクを用いた前記第２の導電膜のエッチングを行うことにより、前記強誘電体膜の一部を露出させる工程と、
次に、前記第１のマスクを用いた前記第２の導電膜及び前記強誘電体膜のエッチングを前記第１のマスクを後退させながら行うことにより、前記強誘電体膜をキャパシタ絶縁膜の平面形状にパターニングすると共に、前記第２の導電膜の前記第２の方向における寸法を確定する工程と、
次に、前記第２のマスクを用いた前記第２の導電膜及び前記第１の導電膜のエッチングを前記第２のマスクを後退させながら行うことにより、前記第１の導電膜を下部電極の平面形状にパターニングすると共に、前記第２の導電膜の隅部の湾曲した部分を除去しながら前記第２の導電膜の前記第１の方向における寸法を確定する工程と、
を有することを特徴とする強誘電体キャパシタの製造方法。 - 前記第１のマスクを用いて前記第２の導電膜のエッチングを行う際に、前記第１の方向に延びる部位の幅を狭めることを特徴とする請求項１に記載の強誘電体キャパシタの製造方法。
- 前記第２のマスクを用いて前記第２の導電膜のエッチングを行う際に、前記第２の方向に延びる部位の幅を狭めることを特徴とする請求項１又は２に記載の強誘電体キャパシタの製造方法。
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