JP4303205B2 - 強誘電体キャパシタの製造方法 - Google Patents
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Description
本発明は、強誘電体メモリ等に好適な強誘電体キャパシタの製造方法に関する。
【背景技術】
【0001】
強誘電体メモリでは、複数個のメモリセルがマトリクス状に配置され、各メモリセルに強誘電体キャパシタが設けられている。また、強誘電体キャパシタには、スタック型のものとプレーナ型のものとがあり、プレーナ型強誘電体キャパシタには、プレート線が複数列の上部電極群に対して共通化されたものがある。
【0002】
図10A及び図10B乃至図13A及び図13Bは、従来の強誘電体キャパシタの製造方法を工程順に示す図である。ここで、図10A乃至図13Aは、上面図であり、図10B乃至図13Bは、夫々図10A乃至図13A中のI−I線に沿った断面を示す断面図である。
【0003】
従来の製造方法では、先ず、電界効果トランジスタ(図示せず)を半導体基板(図示せず)の表面に形成する。次に、各トランジスタを覆う層間絶縁膜101を形成する。次いで、図10A及び図10Bに示すように、層間絶縁膜101の上に、下部電極膜(下部電極の原料膜)103、強誘電体膜104及び上部電極膜(上部電極の原料膜)105を順次形成する。その後、上部電極膜5上に、形成しようとする上部電極と同数の上部電極エッチング用レジストマスク111を形成する。このとき、上部電極エッチング用レジストマスク111の形状は、形成しようとする個々の上部電極の設計上の平面形状(長方形)と一致させる。しかし、レジストマスク111を形成するためのフォトリソグラフィの際に、コントラスト不足によって、図10Aに示すように、各レジストマスク111の4隅が湾曲する。
【0004】
続いて、上部電極エッチング用レジストマスク111を用いて上部電極膜105のパターニングを行い、その後、上部電極エッチング用レジストマスク111を除去する。
【0005】
次に、上部電極膜105上に、強誘電体膜エッチング用レジストマスク(図示せず)を形成する。そして、この強誘電体膜エッチング用レジストマスクを用いて強誘電体膜104のエッチングを行い、その後、図12A及び図12Bに示すように、強誘電体膜エッチング用レジストマスクを除去する。
【0006】
続いて、図13A及び図13Bに示すように、上部電極膜103、強誘電体膜104及び下部電極膜105上に、下部電極エッチング用レジストマスク112を形成する。そして、下部電極エッチング用レジストマスク112を用いて下部電極膜105のエッチングを行い、その後、図14A及び図14Bに示すように、下部電極エッチング用レジストマスク112を除去する。
【0007】
このようにして、強誘電体キャパシタが作製される。
【0008】
しかし、このような従来の製造方法では、上述のように、上部電極エッチング用レジストマスク111の4隅に湾曲部が発生しており、これを起因として、上部電極が設計値よりも小さくなっている。例えば、上部電極エッチング用レジストマスク111を、平面形状が、一辺の長さが1μmの正方形であるi線レジストから形成する場合、そのパターンは約10%設計値よりも小さくなる。そして、このような面積の損失は、今後、集積度の向上に伴って上部電極の形状を小さくすると、より顕著となるため、集積度を高める際の障害となる。
【0009】
【特許文献1】
特開2002−009256号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明の目的は、高い集積率で広い面積の上部電極を容易に形成することができる強誘電体キャパシタの製造方法を提供することにある。
【課題を解決するための手段】
【0011】
本発明に係る強誘電体キャパシタの製造方法では、先ず、下地膜上に、第1の導電膜、強誘電体膜及び第2の導電膜を順次形成する。次に、相異なる第1乃至第3のマスクを用いて前記第2の導電膜のエッチングを行うことにより、前記第2の導電膜を平面形状が長方形の上部電極の平面形状にパターニングする。このとき、前記第1のマスクとして、平面視で、前記長方形の互いに平行な任意の1組の辺と平行な第1の方向に前記長方形よりも広く延び、かつ前記第2の導電膜の前記上部電極を形成する予定の領域を覆う部位を有するマスクを用いる。また、前記第2のマスクとして、平面視で、前記第1の方向に直交する第2の方向に前記長方形よりも広く延び、かつ前記第2の導電膜の前記上部電極を形成する予定の領域を覆う部位を有するマスクを用いる。また、前記第3のマスクとして、平面視で、前記第2の導電膜の前記上部電極を形成する予定の領域を覆う部位を有するマスクを用いる。そして、前記第2の導電膜をパターニングする際には、前記第3のマスクを用いた前記第2の導電膜のエッチングを行うことにより、前記強誘電体膜の一部を露出させ、次に、前記第1のマスクを用いた前記第2の導電膜及び前記強誘電体膜のエッチングを前記第1のマスクを後退させながら行うことにより、前記強誘電体膜をキャパシタ絶縁膜の平面形状にパターニングすると共に、前記第2の導電膜の前記第2の方向における寸法を確定し、次に、前記第2のマスクを用いた前記第2の導電膜及び前記第1の導電膜のエッチングを前記第2のマスクを後退させながら行うことにより、前記第1の導電膜を下部電極の平面形状にパターニングすると共に、前記第2の導電膜の隅部の湾曲した部分を除去しながら前記第2の導電膜の前記第1の方向における寸法を確定する。
【発明の効果】
【0012】
本発明によれば、高い集積率で広い面積の上部電極を容易に形成することができる。このため、単位面積当たりの容量を増加させることができる。この結果、強誘電体キャパシタの性能を向上させることができる。
【発明を実施するための最良の形態】
【0013】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図1A及び図1B乃至図6A及び図6Bは、本発明の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す図である。ここで、図1A乃至図6Aは、上面図であり、図1B乃至図6Bは、夫々図1A乃至図6A中のI−I線に沿った断面を示す断面図である。また、図7A及び図7Bは、強誘電体メモリのメモリセルの構造を示す断面図である。図8は、電極間の関係を示すレイアウト図であり、図7A及び図7Bは、夫々図8中のIII−III線、IV−IV線に沿った断面を示す断面図に相当する。
【0014】
本実施形態では、メモリセルとして、1T1C(1トランジスタ−1キャパシタ)型プレーナ型強誘電体メモリセルがアレイ状に配置された強誘電体メモリを製造する。また、強誘電体キャパシタの上部電極の平面形状は、設計上長方形(正方形も含まれる。)である。以下の説明では、メモリセルアレイ中のワード線が延びる方向を行方向といい、これに直交する方向を列方向という。
【0015】
先ず、各メモリセルのスイッチング素子として、電界効果トランジスタ41(図7B参照)を半導体基板40(図7A及び図7B参照)の表面に形成する。次に、各トランジスタ41を覆う層間絶縁膜1を形成する。
【0016】
次いで、図1A及び図1Bに示すように、層間絶縁膜1の上に、Al2O3膜2、Pt膜3(第1の導電膜)、PZT(Pb(Zr,Ti)O3)膜4(強誘電体膜)及びIrO2膜5(第2の導電膜)を順次形成する。Al2O3膜2、Pt膜3、PZT膜4及びIrO2膜5の厚さは、夫々例えば50nm、150nm、200nm、250nmである。
【0017】
その後、図2A及び図2Bに示すように、IrO2膜5上に、キャパシタ画定用レジストマスク11(第3のマスク)を形成する。このとき、キャパシタ画定用レジストマスク11の形状は、次の3つの条件を満たすものとする。
(1)第1に、キャパシタ画定用レジストマスク11が、行方向(第1の方向)で互いに隣り合う2列のメモリセルを構成する2列の上部電極の全て及びこれらの2列分の上部電極の間の領域の全てを覆うこと。
(2)第2に、キャパシタ画定用レジストマスク11の行方向の両端部が、平面視で前記2列の上部電極の外側の辺よりも外側にあること。
(3)第3に、キャパシタ画定用レジストマスク11の列方向(第2の方向)の両端部が、平面視で前記2列の上部電極の外側の辺よりも外側にあること。
【0018】
キャパシタ画定用レジストマスク11の形状は、好ましくは、上記3つの条件を満たす長方形状である。但し、フォトリソグラフィ時のコントラスト不足に起因して、図2Aに示すように、その4隅が湾曲することがある。
【0019】
続いて、キャパシタ画定用レジストマスク11を用いてIrO2膜5のパターニングを行い、その後、キャパシタ画定用レジストマスク11を除去する。キャパシタ画定用レジストマスク11を用いたパターニングにより、強誘電体キャパシタが形成される領域がほぼ画定される。
【0020】
次に、図3A及び図3Bに示すように、IrO2膜5上に、複数個の第1のレジストマスク12を形成する。このとき、各第1のレジストマスク12の形状は、次の3つの条件を満たすものとする。
(1)第1に、各第1のレジストマスク12が、行方向で互いに隣り合う2個のメモリセルを構成する2個の上部電極の双方及びこれらの上部電極の間の領域の全てを覆うこと。
(2)第2に、各第1のレジストマスク12の行方向の両端部が、前記2個の上部電極の外側の辺よりも外側で、かつIrO2膜5の露出している部分よりも内側にあること。
(3)第3に、各第1のレジストマスク12の列方向の両端部が、前記2個の上部電極の行方向に延びる両辺と実質的に一致する直線状となっていること。より詳細には、後述のエッチング工程で各第1のレジストマスク12の端部を後退させるため、この後退量の分だけ上部電極の両辺よりも外側に、第1のレジストマスク12の両端部の位置を設定する。
【0021】
第1のレジストマスク12の形状は、好ましくは、上記3つの条件を満たす長方形状である。但し、フォトリソグラフィ時のコントラスト不足に起因して、図3Aに示すように、その4隅が湾曲することがある。
【0022】
次いで、第1のレジストマスク12を用いてPZT膜4及びIrO2膜5のエッチングを行い、その後、図4A及び図4Bに示すように、第1のレジストマスク12を除去する。このエッチングでは、誘導結合型プラズマエッチング装置を用い、ウエハステージの温度を25℃、Cl2ガスの流量を10ml/分、Arガスの流量を40ml/分、ソースパワーを1400W(13.56MHz)、バイアスパワーを800W(400kHz)、真空度を0.5(Pa)とする。また、このエッチングは、PZT膜4のIrO2膜5から露出していた部分が除去され、かつ所定量のオーバーエッチングを行った時点で終了とする。
【0023】
このような条件の下でエッチングを行った場合、PZT膜4のパターニングと同時に、IrO2膜5の露出した部分のパターニングも進行する。この結果、図4A及び図4Bに示すように、第1のレジストマスク12に覆われていた領域にIrO2膜5が残存し、IrO2膜5が露出していた領域からPZT膜4が露出し、その周囲からPt膜3が露出する。なお、オーバーエッチングの際に、IrO2膜5にのみ覆われていた領域から露出したPZT膜4も、若干エッチングされる。
【0024】
なお、このエッチングでは、第1のレジストマスク12を水平方向に後退させながら行うことが好ましい。これは、エッチング中に、第1のレジストマスク12及びIrO2膜5の側面に、導電性物質(デポ物)が付着して上部電極と下部電極との間のリークが生じることを未然に防ぐためである。即ち、第1のレジストマスク12を後退させない場合には、導電性物質がIrO2膜5の側面等に残存する虞があるが、誘電体膜エッチング用レジストマスク12を後退させることにより、IrO2膜5も後退することになるため、常に導電性物質を除去することが可能となる。また、第1のレジストマスク12の後退量は、実質的に、形成しようとしている上部電極の行方向に延びる辺から第1のレジストマスク12がはみ出している量とする。レジスト膜の後退量の調整は、例えば、プラズマ源として誘導結合型プラズマを用い、エッチングガスとして塩素及びアルゴンを用い、ウエハ側に400kHzの低周波バイアスを印加した装置を用いてエッチングを行う場合、塩素とアルゴンとのガス流量比を変更することにより行うことができる。
【0025】
このようなエッチングを行うことにより、第1のレジストマスク12の後退に伴って、前述のように、IrO2膜5も後退し、その列方向の寸法が実質的に上部電極の設計値と一致するようになる。この結果、図3Aに示すように、第1のレジストマスク12に湾曲部が存在していても、上部電極の列方向の寸法が設計値よりも小さくなることが防止される。
【0026】
続いて、図5A及び図5Bに示すように、Pt膜3、PZT膜4及びIrO2膜5上に、第2のレジストマスク13を形成する。このとき、第2のレジストマスク13の形状は、次の5つの条件を満たす「U」の字形状とする。
(1)第1に、メモリセルアレイの列方向に関し、第2のレジストマスク13が、2列のメモリセルを構成する2列の上部電極の全て、及び各列内で隣り合う上部電極の間の領域を全て覆うこと。即ち、列方向に互いに平行に延びる2個の平行部13aが存在すること。
(2)第2に、メモリセルアレイの行方向に関し、各平行部13aの互いに対向する側の端部が、平面視で互いに隣り合う2個の上部電極の内側の辺と実質的に一致する直線状となっていること。より詳細には、後述のエッチング工程で第2のレジストマスク13の端部を後退させるため、この後退量の分だけ上部電極の内側の辺よりも外側に、平行部13aの端部の位置を設定する。
(3)第3に、メモリセルアレイの行方向に関し、各平行部13aの互いに離間する側の端部が、平面視で互いに隣り合う2個の上部電極の外側の辺と実質的に一致する直線状となっていること。より詳細には、後述のエッチング工程で第2のレジストマスク13の端部を後退させるため、この後退量の分だけ上部電極の外側の辺よりも外側に、平行部13aの端部の位置を設定する。
(4)第4に、第2のレジストマスク13が、各平行部13aの延長線上で、少なくともPt膜3の一部を覆っていること。即ち、Pt膜3上で平行部13a同士を連結する連結部13bが存在すること。
(5)第5に、連結部13bはIrO2膜5から離間して設けられること。
【0027】
次に、第2のレジストマスク13を用いてPt膜3、PZT膜4及びIrO2膜5のエッチングを行い、その後、図6A及び図6Bに示すように、第2のレジストマスク13を除去する。このエッチングでは、誘導結合型プラズマエッチング装置を用い、ウエハステージの温度を25℃、Cl2ガスの流量を25ml/分、Arガスの流量を25ml/分、ソースパワーを1400W(13.56MHz)、バイアスパワーを800W(400kHz)、真空度を0.5(Pa)とする。また、このエッチングは、Pt膜3のPZT膜4から露出していた部分が除去され、かつ所定量のオーバーエッチングを行った時点で終了とする。
【0028】
このような条件の下でエッチングを行った場合、Pt膜3のパターニングと同時に、PZT膜4及びIrO2膜5の露出した部分のパターニングも進行する。この結果、図6A及び図6Bに示すように、第2のレジストマスク13に覆われていた領域にのみIrO2膜5が残存する。即ち、島状に散在していたIrO2膜5の各々が、2個に分割される。また、IrO2膜5が露出していた領域からPZT膜4が露出し、PZT膜3が露出していた領域からPt膜3が露出し、その周囲からAl2O3膜2が露出する。そして、残存するPt膜3のうち、平行部13aに覆われていた部位が下部電極かつプレート線となり、連結部13bに覆われていた部位がプレート線コンタクト部となる。なお、オーバーエッチングの際に、PZT膜4にのみ覆われていた領域から露出したPt膜3も、若干エッチングされる。また、条件によっては、PZT膜3が露出していた領域で、Pt膜3が露出せずにPZT膜3が薄膜化されるだけの場合もあるが、このことを原因として問題が生じることはない。
【0029】
なお、このエッチングでも、第2のレジストマスク13を水平方向に後退させながら行うことが好ましい。このようなエッチングを行うことにより、第1のレジストマスク12を用いたエッチングと同様に、導電性物質の付着によるリークが防止される。また、第2のレジストマスク13の後退量は、形成しようとしている上部電極の列方向に延びる辺から第2のレジストマスク13がはみ出している量とする。このようなエッチングを行うことにより、第2のレジストマスク13の後退に伴って、IrO2膜5が第2のレジストマスク13の脇から徐々に露出し、この部分もエッチングされる。この結果、図4Aに示すように、IrO2膜5に丸まった部分が存在する場合でも、この部分が除去され、図6Aに示すように、実質的に設計通りの大きさ及び形状(長方形)を備えたIrO2膜5からなる上部電極が得られる。
【0030】
このようにして、IrO2膜5からなる上部電極、PZT膜4からなるキャパシタ絶縁膜、Pt膜3からなる下部電極を備えた強誘電体キャパシタが作製される。Pt膜3は、下部電極として機能するだけでなく、後述のように、プレート線としても機能する。
【0031】
その後、図7A及び図7Bに示すように、強誘電体キャパシタを覆うAl2O3膜6を保護膜として形成し、更に全面に層間絶縁膜7を形成する。保護膜たるAl2O3膜6により、強誘電体キャパシタの、側方からの水素の拡散等による劣化が抑制される。続いて、層間絶縁膜7、Al2O3膜6及び層間絶縁膜1に、トランジスタ41の高濃度ソース・ドレイン拡散層35まで到達するコンタクトホールを形成する。そして、このコンタクトホール内にコンタクトプラグ8を埋め込む。また、層間絶縁膜7及びAl2O3膜6に、IrO2膜5まで到達する配線用のコンタクトホールを形成する。そして、このコンタクトホールを介してIrO2膜5に接続されると共に、コンタクトプラグ8に接続される配線9並びにビット配線10を形成する。
【0032】
更に、図8に示すように、層間絶縁膜7等にPt膜3まで到達するプレート線用コンタクトホールを形成し、このコンタクトホール内にコンタクトプラグ15を埋め込み、その上層に、プレート線(Pt膜3)に一定電圧を供給する定電圧源に接続された配線を形成し、この配線とコンタクトプラグ15とを接続する。
【0033】
そして、保護膜等を形成して強誘電体メモリを完成させる。
【0034】
また、半導体基板40の表面に形成した電界効果トランジスタ41には、図7A及び図7Bに示すように、ゲート絶縁膜31、ゲート電極32、キャップ膜33、サイドウォール絶縁膜34、高濃度ソース・ドレイン拡散層35及び低濃度ソース・ドレイン拡散層36が設けられている。また、電界効果トランジスタが形成された素子活性領域は、素子分離絶縁膜37により区画されている。
【0035】
図9は、上述のようにして製造した強誘電体メモリの構成を示す等価回路図である。図9中の強誘電体キャパシタ21は、Pt膜3、PZT膜4及びIrO2膜5を備えた強誘電体キャパシタに相当する。MOSトランジスタ22は、電界効果トランジスタ41に相当する。ビット線23は、ビット配線10に相当する。ワード線24は、ゲート電極32に相当する。プレート線25は、Pt膜3に相当する。
【0036】
このような製造方法によれば、設計通りの形状及び面積を備えた上部電極を形成することができる。このため、高い集積率で広い面積の上部電極を得ることができる。従って、例えば、平面形状が、一辺の長さが1μmの正方形であるi線レジストから形成する場合、従来の製造方法と比較すると、上部電極の面積の増加分(約10%)だけ、容量を増加させることができる。
【0037】
また、要求されるキャパシタ特性等の制約により下部電極を薄くする必要がある場合でも、本実施形態では、下部電極となるIrO2膜3と層間絶縁膜1との間に、保護膜としてAl2O3膜2を形成しているので、層間絶縁膜1のエッチングを抑制しながら、下部電極を薄く形成することができる。即ち、Al2O3膜2のエッチングレートは、IrO2膜3と比較すると低いので、IrO2膜3を薄くしても、層間絶縁膜1のエッチングを抑制しながら、Pt膜5等のエッチングを確実に行うことができる。
【0038】
なお、各膜の厚さ及びエッチング条件は、上記のものに限定されない。但し、例えば、第1のレジストマスク12を用いたエッチングに関して、PZT膜4のIrO2膜5から露出していた部分のオーバーエッチングを行われた時点で、IrO2膜5の第1のレジストマスク12から露出していた部分が十分エッチングされるように、即ち、IrO2膜5のエッチングが終了しているように、各膜の厚さ及びエッチング条件を定めることが好ましい。
【0039】
エッチング条件の設定としては、例えば、エッチング条件をスパッタ性の強い方向に向けることにより、PZT膜4のエッチングレートに対してIrO2膜3のエッチングレートを上げることができる。例えば、Arガスの比率を上げることや、バイアスパワーを上げてイオンエネルギを上げること等により、エッチング条件をスパッタ性の強い方向に向けることができる。また、これとは逆方向の調整を行えば、PZT膜4のエッチングレートをIrO2膜3のエッチングレートに対して上げることができる。
【0040】
また、例えば、第2のレジストマスク13を用いたエッチングに関しても、Pt膜3のPZT膜4から露出していた部分のオーバーエッチングを行われた時点で、IrO2膜5の第2のレジストマスク13から露出していた部分が十分エッチングされるように、即ち、IrO2膜5のエッチングが終了しているように、各膜の厚さ及びエッチング条件を定めることが好ましい。但し、このとき、前述のように、PZT膜4のIrO2膜5から露出していた部分は完全に除去される必要はない。
【0041】
更に、上述の実施形態では、触媒作用の強いPt膜3を下部電極の原料膜(第1の導電膜)として用いているが、Pt膜3が広く露出していると、その後に成膜する層間絶縁膜7中の水分等がPt膜3に到達し、Pt膜3の触媒作用により水素等に分解される。この結果、PZT膜4が還元されて劣化する虞がある。このため、このため、Pt膜3をできるだけ露出させないように、各膜の膜厚、エッチング条件及びエッチング量を設定することが好ましい。上述の実施形態では、このような条件の下でエッチングを行っている。また、このことは、Pt膜3に限らず、他の触媒作用の強い材料を下部電極の原料膜として用いる場合にも、同様である。
【0042】
なお、IrO2膜5及びPt膜3の化学的なエッチングは、比較的困難であるため、エッチング条件の変更によりエッチング選択比を調整することは難しく、膜厚を変更することで調整をすることが有効である。但し、膜厚を調整する場合でも、要求されるキャパシタ特性等の制約により下部電極を薄くする必要がある場合には、上述の実施形態のように、Al2O3膜2のような比較的エッチングレートが遅い保護膜を形成することが好ましい。
【0043】
また、上述の実施形態では、上部電極の原料膜であるIrO2膜5のパターニングと並行してPZT膜4及びPt膜3のパターニングを行っているが、必ずしも並行して行う必要はない。例えば、IrO2膜5のパターニングを完了させてから、PZT膜4及びPt膜3のパターニングを行ってもよい。
【0044】
更に、IrO2膜5のパターニングに際して、必ずしもレジストマスクを後退させる必要はない。例えば、設計上の上部電極の幅と実質的に一致させた幅のレジストマスクを形成し、これを用いてIrO2膜5のパターニングを行ってもよい。
【0045】
以下、本発明の諸態様を付記としてまとめて記載する。
【0046】
(付記1)
強誘電体キャパシタの製造方法は、
下地膜上に、第1の導電膜、強誘電体膜及び第2の導電膜を順次形成する工程と、
相異なるマスクを用いて前記第2の導電膜のエッチングを複数回行うことにより、前記第2の導電膜を平面形状が長方形の上部電極の平面形状にパターニングする工程と、
を有し、
前記相異なるマスクのうちのいずれか1個の第1のマスクは、平面視で、前記長方形の互いに平行な任意の1組の辺と平行な第1の方向に延び、かつ前記第2の導電膜の前記上部電極を形成する予定の領域を覆う部位を有し、
前記相異なるマスクのうちの他のいずれか1個の第2のマスクは、平面視で、前記第1の方向に直交する第2の方向に延び、かつ前記第2の導電膜の前記上部電極を形成する予定の領域を覆う部位を有する。
【0047】
(付記2)
付記1に記載の強誘電体キャパシタの製造方法において、
前記第1のマスクの前記第1の方向に延びる部位の幅を、前記上部電極の第2の方向の設計寸法と実質的に一致させる。
【0048】
(付記3)
付記1に記載の強誘電体キャパシタの製造方法において、
前記第2のマスクの前記第2の方向に延びる部位の幅を、前記上部電極の第1の方向の設計寸法と実質的に一致させる。
【0049】
(付記4)
付記1に記載の強誘電体キャパシタの製造方法において、
前記第1のマスクを用いて前記第2の導電膜のエッチングを行う際に、前記第1の方向に延びる部位の幅を狭める。
【0050】
(付記5)
付記4に記載の強誘電体キャパシタの製造方法において、
前記第1のマスクの前記第1の方向に延びる部位の幅を、前記上部電極の第2の方向の設計寸法よりも大きくし、
前記第1のマスクを用いて前記第2の導電膜のエッチングを行う際に、前記第1の方向に延びる部位の幅を、前記上部電極の第2の方向の設計寸法まで狭める。
【0051】
(付記6)
付記1に記載の強誘電体キャパシタの製造方法において、
前記第2のマスクを用いて前記第2の導電膜のエッチングを行う際に、前記第2の方向に延びる部位の幅を狭める。
【0052】
(付記7)
付記6に記載の強誘電体キャパシタの製造方法において、
前記第2のマスクの前記第2の方向に延びる部位の幅を、前記上部電極の第1の方向の設計寸法よりも大きくし、
前記第2のマスクを用いて前記第2の導電膜のエッチングを行う際に、前記第2の方向に延びる部位の幅を、前記上部電極の第1の方向の設計寸法まで狭める。
【0053】
(付記8)
付記1に記載の強誘電体キャパシタの製造方法において、
前記第2の導電膜をパターニングする工程は、
少なくとも前記第1のマスクを用いた前記強誘電体膜のエッチングを行うことにより、前記強誘電体膜をキャパシタ絶縁膜の平面形状にパターニングする工程と、
少なくとも前記第2のマスクを用いた前記第1の導電膜のエッチングを行うことにより、前記第1の導電膜を下部電極の平面形状にパターニングする工程と、
を有する。
【0054】
(付記9)
付記1に記載の強誘電体キャパシタの製造方法は、
前記第1の導電膜を形成する工程の前に、前記下地膜上にアルミナ膜を形成する工程を有する。
【0055】
(付記10)
付記1に記載の強誘電体キャパシタの製造方法において、
前記第2の導電膜をパターニングする工程は、
前記第1のマスクを用いたエッチング及び前記第2のマスクを用いたエッチングを行う前に、少なくともキャパシタ絶縁膜を形成する予定の領域を覆う第3のマスクを用いて前記第2の導電膜をエッチングする。
【0056】
(付記11)
付記10に記載の強誘電体キャパシタの製造方法において、
前記第1のマスクを用いて前記第2の導電膜をエッチングする際に、前記強誘電体膜の一部もエッチングする。
【0057】
(付記12)
付記11に記載の強誘電体キャパシタの製造方法において、
前記第2のマスクを用いて前記第2の導電膜をエッチングする際に、前記強誘電体膜の一部及び前記第1の導電膜の一部もエッチングする。
【0058】
(付記13)
付記10に記載の強誘電体キャパシタの製造方法において、
前記第3のマスクは、第2の方向に延びる部位を有する。
【0059】
(付記14)
付記13に記載の強誘電体キャパシタの製造方法において、
前記第2の導電膜の前記第3のマスクを用いたエッチングにより残存した領域1個につき、前記第2のマスクを2個用いる。
【0060】
(付記15)
付記11に記載の強誘電体キャパシタの製造方法において、
前記第1のマスクを用いて前記第2の導電膜をエッチングする際の条件を、
前記強誘電体膜のオーバーエッチングが終了した時点で、前記第2の導電膜のパターニングが終了しているものとする。
【0061】
(付記16)
付記12に記載の強誘電体キャパシタの製造方法において、
前記第2のマスクを用いて前記第2の導電膜をエッチングする際の条件を、
前記第1の導電膜のオーバーエッチングが終了した時点で、前記第2の導電膜のパターニングが終了しているものとする。
【0062】
(付記17)
付記12に記載の強誘電体キャパシタの製造方法において、
前記第2のマスクは、前記第1の導電膜のプレート線との接続部を形成する予定の領域を覆う部位を有する。
【0063】
(付記18)
付記17に記載の強誘電体キャパシタの製造方法において、
前記接続部を、前記第2の導電膜の前記第1のマスクを用いたエッチングにより残存した領域から離間した位置に設ける。
【0064】
(付記19)
. 付記4に記載の強誘電体キャパシタの製造方法において、
前記第1のマスクを用いて前記第2の導電膜のエッチングを行う際に、エッチングガスとして塩素及びアルゴンの混合ガスを用いる。
【0065】
(付記20)
付記6に記載の強誘電体キャパシタの製造方法において、
前記第2のマスクを用いて前記第2の導電膜のエッチングを行う際に、エッチングガスとして塩素及びアルゴンの混合ガスを用いる。
【産業上の利用可能性】
【0066】
以上詳述したように、本発明によれば、高い集積率で広い面積の上部電極を容易に形成することができる。このため、単位面積当たりの容量を増加させることができる。この結果、強誘電体キャパシタの性能を向上させることができる。
【図面の簡単な説明】
【0067】
【図1A】本発明の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図1B】本発明の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図2A】図1Aに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図2B】図1Bに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図3A】図2Aに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図3B】図2Bに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図4A】図3Aに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図4B】図3Bに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図5A】図4Aに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図5B】図4Bに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図6A】図5Aに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図6B】図5Bに引き続き、強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図7A】強誘電体メモリのメモリセルの構造を示す断面図である。
【図7B】強誘電体メモリのメモリセルの構造を示す断面図である。
【図8】電極間の関係を示すレイアウト図である。
【図9】強誘電体メモリの構成を示す等価回路図である。
【図10A】従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図10B】従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図11A】図10Aに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図11B】図10Bに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図12A】図11Aに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図12B】図11Bに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図13A】図12Aに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図13B】図12Bに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図14A】図13Aに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す上面図である。
【図14B】図13Bに引き続き、従来の強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
Claims (3)
- 下地膜上に、第1の導電膜、強誘電体膜及び第2の導電膜を順次形成する工程と、
相異なる第1乃至第3のマスクを用いて前記第2の導電膜のエッチングを行うことにより、前記第2の導電膜を平面形状が長方形の上部電極の平面形状にパターニングする工程と、
を有し、
前記第1のマスクは、平面視で、前記長方形の互いに平行な任意の1組の辺と平行な第1の方向に前記長方形よりも広く延び、かつ前記第2の導電膜の前記上部電極を形成する予定の領域を覆う部位を有し、
前記第2のマスクは、平面視で、前記第1の方向に直交する第2の方向に前記長方形よりも広く延び、かつ前記第2の導電膜の前記上部電極を形成する予定の領域を覆う部位を有し、
前記第3のマスクは、平面視で、前記第2の導電膜の前記上部電極を形成する予定の領域を覆う部位を有し、
前記第2の導電膜をパターニングする工程は、
前記第3のマスクを用いた前記第2の導電膜のエッチングを行うことにより、前記強誘電体膜の一部を露出させる工程と、
次に、前記第1のマスクを用いた前記第2の導電膜及び前記強誘電体膜のエッチングを前記第1のマスクを後退させながら行うことにより、前記強誘電体膜をキャパシタ絶縁膜の平面形状にパターニングすると共に、前記第2の導電膜の前記第2の方向における寸法を確定する工程と、
次に、前記第2のマスクを用いた前記第2の導電膜及び前記第1の導電膜のエッチングを前記第2のマスクを後退させながら行うことにより、前記第1の導電膜を下部電極の平面形状にパターニングすると共に、前記第2の導電膜の隅部の湾曲した部分を除去しながら前記第2の導電膜の前記第1の方向における寸法を確定する工程と、
を有することを特徴とする強誘電体キャパシタの製造方法。 - 前記第1のマスクを用いて前記第2の導電膜のエッチングを行う際に、前記第1の方向に延びる部位の幅を狭めることを特徴とする請求項1に記載の強誘電体キャパシタの製造方法。
- 前記第2のマスクを用いて前記第2の導電膜のエッチングを行う際に、前記第2の方向に延びる部位の幅を狭めることを特徴とする請求項1又は2に記載の強誘電体キャパシタの製造方法。
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