JP2750164B2 - メモリセルパターンの形成方法 - Google Patents
メモリセルパターンの形成方法Info
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- 238000005530 etching Methods 0.000 claims description 20
- 239000007772 electrode material Substances 0.000 claims description 15
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- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
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- Electrodes Of Semiconductors (AREA)
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明はメモリセルパターンの形成方法に係り、詳
しくは、スタック形式のメモリセル構造を有するDRAMの
前記メモリセル内のコンデンサの蓄積電極（ストレージ
電極）を形成する方法に関するものである。
しくは、スタック形式のメモリセル構造を有するDRAMの
前記メモリセル内のコンデンサの蓄積電極（ストレージ
電極）を形成する方法に関するものである。
（従来の技術） DRAMのスタック形式のメモリセルを第３図に示す。こ
の図においては、１は素子領域、２はワード線で、この
ワード線２は素子領域１上でMOS FETのゲート電極とな
る。また、３はメモリ電荷を蓄える電極（ストレージ電
極）で、コンタクトホール（セルコンタクト）４により
前記素子領域１と接合される。５は、ワード線２と直角
方向に配設される図示しないビット線と素子領域１を接
合するコンタクト（ビットコンタクト）を示す。このビ
ットコンタクト５と前記セルコンタクト４は、同一素子
領域１中でワード線２によって構成されたゲート電極の
両側に配置される。また、前記ストレージ電極３は、図
示しないがその表面部上に薄い絶縁膜（SiO2,Si3N4な
ど）を挟んでプレート電極が設けられてコンデンサを構
成するものであり、前記薄い絶縁膜部にメモリ電荷が蓄
えられる。
の図においては、１は素子領域、２はワード線で、この
ワード線２は素子領域１上でMOS FETのゲート電極とな
る。また、３はメモリ電荷を蓄える電極（ストレージ電
極）で、コンタクトホール（セルコンタクト）４により
前記素子領域１と接合される。５は、ワード線２と直角
方向に配設される図示しないビット線と素子領域１を接
合するコンタクト（ビットコンタクト）を示す。このビ
ットコンタクト５と前記セルコンタクト４は、同一素子
領域１中でワード線２によって構成されたゲート電極の
両側に配置される。また、前記ストレージ電極３は、図
示しないがその表面部上に薄い絶縁膜（SiO2,Si3N4な
ど）を挟んでプレート電極が設けられてコンデンサを構
成するものであり、前記薄い絶縁膜部にメモリ電荷が蓄
えられる。
このようなメモリセルは集積度を高めるために第３図
に示すように他のメモリセル部に互いに隣接して配置さ
れる。しかし、ストレージ電極３の面積は、大きい程蓄
えられる電荷量も増え、ソフトエラーが生じにくくな
り、またビット線からの信号に対するセンスアンプ回路
の動作感度に対するマージンも増すため、可能な限り大
きく形成することが望まれる。
に示すように他のメモリセル部に互いに隣接して配置さ
れる。しかし、ストレージ電極３の面積は、大きい程蓄
えられる電荷量も増え、ソフトエラーが生じにくくな
り、またビット線からの信号に対するセンスアンプ回路
の動作感度に対するマージンも増すため、可能な限り大
きく形成することが望まれる。
（発明が解決しようとする課題） しかるに、従来は、そのストレージ電極３を形成する
際に次のような問題点があった。
際に次のような問題点があった。
つまり、ストレージ電極３は1000〜4000Å程度の膜厚
のポリシリコンをホトリソ・エッチング工程で矩形状に
パターニングして形成されるが、面積の増大および集積
密度の点から第３図のようにストレージ電極３相互が近
接していると、1500〜5000Å厚のポリシリコンや高融点
金属で形成されるワード線２により生じる段差底部（第
３図のＡ部やＢ部）においてポリシリコンのブリッヂ状
の残り６が生じ、ストレージ電極３相互が短絡する。そ
こで、ホトリソ工程においては、かなりのオーバー露光
処理、エッチング工程においてはオーバーエッチング処
理がやむおえず行われている。
のポリシリコンをホトリソ・エッチング工程で矩形状に
パターニングして形成されるが、面積の増大および集積
密度の点から第３図のようにストレージ電極３相互が近
接していると、1500〜5000Å厚のポリシリコンや高融点
金属で形成されるワード線２により生じる段差底部（第
３図のＡ部やＢ部）においてポリシリコンのブリッヂ状
の残り６が生じ、ストレージ電極３相互が短絡する。そ
こで、ホトリソ工程においては、かなりのオーバー露光
処理、エッチング工程においてはオーバーエッチング処
理がやむおえず行われている。
しかるに、従来は第４図（ａ）に示す矩形のホトリソ
マスクパターン７を用いて矩形のストレージ電極３を形
成しているため、オーバー露光やオーバーエッチングを
行うと、第４図（ｂ）に示すように、縦幅や横幅の減り
に加えて角部の丸みが生じ、大きなマスク寸法からの変
換差が生じてしまう。この現象は、特にワード線２やビ
ット線の配線の寸法が１μｍからサブミクロン領域のデ
バイスでの微細な回路パターン形成の際に問題となり、
ストレージ電極３の面積が設計値よりも大きく減少する
ためにデバイス動作上の問題となりつつある。
マスクパターン７を用いて矩形のストレージ電極３を形
成しているため、オーバー露光やオーバーエッチングを
行うと、第４図（ｂ）に示すように、縦幅や横幅の減り
に加えて角部の丸みが生じ、大きなマスク寸法からの変
換差が生じてしまう。この現象は、特にワード線２やビ
ット線の配線の寸法が１μｍからサブミクロン領域のデ
バイスでの微細な回路パターン形成の際に問題となり、
ストレージ電極３の面積が設計値よりも大きく減少する
ためにデバイス動作上の問題となりつつある。
この発明は、以上述べたストレージ電極（蓄積電極）
形成での角部の丸まりを防止し、その分ストレージ電極
面積を増大させることができるメモリセルパターンの形
成方法を提供することを目的とする。
形成での角部の丸まりを防止し、その分ストレージ電極
面積を増大させることができるメモリセルパターンの形
成方法を提供することを目的とする。
（課題を解決するための手段） この発明は、２回のホトリソ・エッチング工程によ
り、直交する２本の帯状パターンの交点部分に矩形状の
蓄積電極を形成する。詳細には次のような形成方法とす
る。
り、直交する２本の帯状パターンの交点部分に矩形状の
蓄積電極を形成する。詳細には次のような形成方法とす
る。
まず第１図（ａ）に示すように、下地上の全面に蓄積
電極材料11を形成し、その上に帯状にレジストパターン
12を形成し、それをマスクとして蓄積電極材料11をエッ
チングすることにより、該蓄積電極材料11を第１図
（ｂ）に示すように帯状パターン13とする。次に、前記
レジストパターン12の除去後、今度は、前記蓄積電極材
料の帯状パターン13上に、第１図（ｃ）に示すように該
パターン13とは直交する方向に帯状のレジストパターン
14を形成し、それをマスクとして蓄積電極材料（パター
ン13）をエッチングすることにより、該蓄積電極材料の
帯状パターン13とレジストパターン14の交点部分の矩形
状の蓄積電極材料のみを第１図（ｄ）に示すように残
し、蓄積電極15を形成する。
電極材料11を形成し、その上に帯状にレジストパターン
12を形成し、それをマスクとして蓄積電極材料11をエッ
チングすることにより、該蓄積電極材料11を第１図
（ｂ）に示すように帯状パターン13とする。次に、前記
レジストパターン12の除去後、今度は、前記蓄積電極材
料の帯状パターン13上に、第１図（ｃ）に示すように該
パターン13とは直交する方向に帯状のレジストパターン
14を形成し、それをマスクとして蓄積電極材料（パター
ン13）をエッチングすることにより、該蓄積電極材料の
帯状パターン13とレジストパターン14の交点部分の矩形
状の蓄積電極材料のみを第１図（ｄ）に示すように残
し、蓄積電極15を形成する。
（作 用） 上記この発明においては、帯状パターンを利用してい
るため、第１図（ａ），（ｂ）に示すように１回目のホ
トリソ・エッチング工程を行った時にオーバー露光およ
びオーバーエッチングを行っても、第１図（ｂ）に点線
で示すように帯状パターン13は幅が狭くなるだけであ
り、次に第１図（ｃ），（ｄ）に示すように２回目のホ
トリソ・エッチング工程を行った時に同様にオーバー露
光およびオーバーエッチングを行った場合も、やはり第
１図（ｃ）に点線で示すように残存部の幅が狭くなるだ
けである。結局、この発明によれば、オーバー露光およ
びオーバーエッチングを行っても、第１図（ｄ）の完成
蓄積電極15において点線で示すように横幅および縦幅は
狭くなるが、角部の丸まりはなく、その分、従来の方法
に比較すれば、蓄積電極面積が増大することになる。
るため、第１図（ａ），（ｂ）に示すように１回目のホ
トリソ・エッチング工程を行った時にオーバー露光およ
びオーバーエッチングを行っても、第１図（ｂ）に点線
で示すように帯状パターン13は幅が狭くなるだけであ
り、次に第１図（ｃ），（ｄ）に示すように２回目のホ
トリソ・エッチング工程を行った時に同様にオーバー露
光およびオーバーエッチングを行った場合も、やはり第
１図（ｃ）に点線で示すように残存部の幅が狭くなるだ
けである。結局、この発明によれば、オーバー露光およ
びオーバーエッチングを行っても、第１図（ｄ）の完成
蓄積電極15において点線で示すように横幅および縦幅は
狭くなるが、角部の丸まりはなく、その分、従来の方法
に比較すれば、蓄積電極面積が増大することになる。
（実施例） 以下この発明の一実施例を第２図（ａ）〜（ｃ）を参
照して説明する。
照して説明する。
第２図（ａ）において、下地構造は、半導体基板上に
素子領域21とワード線22を形成し、さらにセルコンタク
ト23を設けて構成される。このような下地構造上の全面
に同第２図（ａ）に示すようにストレージ電極材料すな
わちポリシリコン膜24を形成する。さらに、そのポリシ
リコン膜24上に、該ポリシリコン膜24のストレージ電極
となる部分を覆って前記ワード線22と直角方向に帯状に
レジストパターン25をホトリソ工程で形成する。第２図
（ａ）では、２個所のストレージ電極形成部分を各１本
の帯状レジストパターン25が覆って、該帯状レジストパ
ターン25が隣接して２本形成されている。
素子領域21とワード線22を形成し、さらにセルコンタク
ト23を設けて構成される。このような下地構造上の全面
に同第２図（ａ）に示すようにストレージ電極材料すな
わちポリシリコン膜24を形成する。さらに、そのポリシ
リコン膜24上に、該ポリシリコン膜24のストレージ電極
となる部分を覆って前記ワード線22と直角方向に帯状に
レジストパターン25をホトリソ工程で形成する。第２図
（ａ）では、２個所のストレージ電極形成部分を各１本
の帯状レジストパターン25が覆って、該帯状レジストパ
ターン25が隣接して２本形成されている。
しかる後、そのレジストパターン25をマスクとしてポ
リシリコン膜24をエッチングすることにより、第２図
（ｂ）に示すようにこのポリシリコン膜24を、ストレー
ジ電極となる部分を含んで帯状パターン26とする。
リシリコン膜24をエッチングすることにより、第２図
（ｂ）に示すようにこのポリシリコン膜24を、ストレー
ジ電極となる部分を含んで帯状パターン26とする。
しかる後、前記レジストパターン25を除去した後、今
度は前記第２図（ｂ）に示すようにポリシリコン膜の帯
状パターン26上に、該帯状パターン26のストレージ電極
となる部分を覆ってワード線22と平行方向に帯状にレジ
ストパターン27をホトリソ工程で形成する。この時も第
２図（ｂ）においては、２個所のストレージ電極形成部
分を各１本の帯状レジストパターン27で覆って、該帯状
レジストパターン27が隣接して２本形成されている。
度は前記第２図（ｂ）に示すようにポリシリコン膜の帯
状パターン26上に、該帯状パターン26のストレージ電極
となる部分を覆ってワード線22と平行方向に帯状にレジ
ストパターン27をホトリソ工程で形成する。この時も第
２図（ｂ）においては、２個所のストレージ電極形成部
分を各１本の帯状レジストパターン27で覆って、該帯状
レジストパターン27が隣接して２本形成されている。
しかる後、そのレジストパターン27をマスクとして帯
状パターン26をエッチングする。このエッチングによ
り、レジストパターン27と帯状パターン26の交点部分の
矩形状の帯状パターン部分（ポリシリコン膜）のみが第
２図（ｃ）に示すように残り、ストレージ電極28が完成
する。
状パターン26をエッチングする。このエッチングによ
り、レジストパターン27と帯状パターン26の交点部分の
矩形状の帯状パターン部分（ポリシリコン膜）のみが第
２図（ｃ）に示すように残り、ストレージ電極28が完成
する。
このストレージ電極28は、上述のように２回のフォト
リソ・エッチング工程により帯状パターンの組合わせで
形成しているので、各フォトリソ工程時および各エッチ
ング工程時に、ストレージ電極28間のブリッジ状のポリ
シリコン残りを防止するためにオーバー露光およびオー
バーエッチングを行っても、（作用）の項で詳述したよ
うに縦幅および横幅は多少狭くなるが、角部の丸まりは
なく、その分、従来の方法に比較してストレージ電極面
積を増大させることができる。
リソ・エッチング工程により帯状パターンの組合わせで
形成しているので、各フォトリソ工程時および各エッチ
ング工程時に、ストレージ電極28間のブリッジ状のポリ
シリコン残りを防止するためにオーバー露光およびオー
バーエッチングを行っても、（作用）の項で詳述したよ
うに縦幅および横幅は多少狭くなるが、角部の丸まりは
なく、その分、従来の方法に比較してストレージ電極面
積を増大させることができる。
なお、第２図（ｂ）〜（ｃ）の２回目のエッチングに
おいては、第２図（ａ）〜（ｂ）の１回目のエッチング
においてポリシリコン膜24が無くなった領域を更にエッ
チングすることになるので、下地膜（SiO2膜）とのエッ
チング選択比を多少高めに設定することが必要となる場
合が考えられるが、通常のポリシリコンエッチングでの
酸化膜に対する選択比を10倍前後からそれ以上に設定す
ることは容易に可能である。
おいては、第２図（ａ）〜（ｂ）の１回目のエッチング
においてポリシリコン膜24が無くなった領域を更にエッ
チングすることになるので、下地膜（SiO2膜）とのエッ
チング選択比を多少高めに設定することが必要となる場
合が考えられるが、通常のポリシリコンエッチングでの
酸化膜に対する選択比を10倍前後からそれ以上に設定す
ることは容易に可能である。
（発明の効果） 以上詳細に説明したように、この発明によれば、蓄積
電極間のブリッジ状の残渣を無くすため、フォトリソ・
エッチング工程においてオーバー露光およびオーバーエ
ッチングを行っても、蓄積電極の角部の丸まりを防止で
き、その分、従来に比較して蓄積電極面積を増大させる
ことができる。したがって、ソフトエラーに強いなど高
性能・高信頼性のメモリセルを形成することが可能とな
る。
電極間のブリッジ状の残渣を無くすため、フォトリソ・
エッチング工程においてオーバー露光およびオーバーエ
ッチングを行っても、蓄積電極の角部の丸まりを防止で
き、その分、従来に比較して蓄積電極面積を増大させる
ことができる。したがって、ソフトエラーに強いなど高
性能・高信頼性のメモリセルを形成することが可能とな
る。
第１図はこの発明のメモリセルパターンの形成方法を示
す工程断面図、第２図はこの発明のメモリセルパターン
の形成方法の一実施例を示す工程断面図、第３図はDRAM
のスタック形式のメモリセルを示す平面図、第４図は従
来のホトリソマスクパターンとストレージ電極を示す平
面図である。 11……蓄積電極材料、12……レジストパターン、13……
帯状パターン、14……レジストパターン、15……蓄積電
極、21……素子領域、22……ワード線、23……セルコン
タクト、24……ポリシリコン膜、25……レジストパター
ン、26……帯状パターン、27……レジストパターン、28
……ストレージ電極。
す工程断面図、第２図はこの発明のメモリセルパターン
の形成方法の一実施例を示す工程断面図、第３図はDRAM
のスタック形式のメモリセルを示す平面図、第４図は従
来のホトリソマスクパターンとストレージ電極を示す平
面図である。 11……蓄積電極材料、12……レジストパターン、13……
帯状パターン、14……レジストパターン、15……蓄積電
極、21……素子領域、22……ワード線、23……セルコン
タクト、24……ポリシリコン膜、25……レジストパター
ン、26……帯状パターン、27……レジストパターン、28
……ストレージ電極。
Claims (1)
- 【請求項１】スタック形式のメモリセル構造を有する半
導体装置の前記メモリセル内のコンデンサの蓄積電極を
ホトリソ・エッチング工程で形成するメモリセルパター
ンの形成方法において、 （ａ）下地上の全面に蓄積電極材料を形成し、その上に
帯状にレジストパターンを形成し、それをマスクとして
蓄積電極材料をエッチングすることにより、該蓄積電極
材料を帯状パターンとする工程と、 （ｂ）その蓄積電極材料の帯状パターン上に、前記レジ
ストパターンの除去後、今度はその蓄積電極材料の帯状
パターンと直交する方向に帯状のレジストパターンを形
成し、それをマスクとして蓄積電極材料をエッチングす
ることにより、該蓄積電極材料の帯状パターンとレジス
トパターンの交点部分の矩形状の蓄積電極材料のみを残
し、蓄積電極を形成する工程とを具備してなるメモリセ
ルパターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211347A JP2750164B2 (ja) | 1989-08-18 | 1989-08-18 | メモリセルパターンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211347A JP2750164B2 (ja) | 1989-08-18 | 1989-08-18 | メモリセルパターンの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0376158A JPH0376158A (ja) | 1991-04-02 |
| JP2750164B2 true JP2750164B2 (ja) | 1998-05-13 |
Family
ID=16604466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1211347A Expired - Fee Related JP2750164B2 (ja) | 1989-08-18 | 1989-08-18 | メモリセルパターンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2750164B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077568A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 強誘電体キャパシタの製造方法 |
-
1989
- 1989-08-18 JP JP1211347A patent/JP2750164B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0376158A (ja) | 1991-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |