JPH0376158A

JPH0376158A - メモリセルパターンの形成方法

Info

Publication number: JPH0376158A
Application number: JP1211347A
Authority: JP
Inventors: Yoshio Ito; 由夫伊東
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-08-18
Filing date: 1989-08-18
Publication date: 1991-04-02
Anticipated expiration: 2013-05-13
Also published as: JP2750164B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明はメモリセルパターンの形成方法に係り、詳し
くは、スタック形式のメモリセル構造を有するＤＲＡＭ
の前記メモリセル内のコンデンサの蓄積電極（ストレー
ジ電極）を形成する方法に関するものである。

（従来の技術）ＤＲＡＭのスタック形式のメモリセルを第３図に示す、
この図において、１は素子領域、２はワード線で、この
ワード線２は素子領域１上で？ＩＯ３ＦＥＴのゲート電
極となる。また、３はメモリ電荷を蓄える電極（ストレ
ージ電極）で、コンタクトホール（セルコンタクト）４
により前記素子領域１と接合される。５は、ワード線２
と直角方向に配役さ、れる図示しないビット線と素子領
域１を接合するコンタクト（ピントコンタクト）を示す
。このビットコンタクト５と前記セルコンタクト４は、
同一素子領域１中でワード線２によって槽底されたゲー
ト電極の両側に配置される。また、前記ストレージ電極
３は、図示しないがその表面部上に薄い絶縁膜（Ｓｉｎ
ｇ、　５ｉａＮ４など）を挟んでプレート電極が設けら
れてコンデンサを槽底するものであり、前記薄い絶縁腹
部にメモリ電荷が蓄えられる。

このようなメモリセルは集積度を高めるために第３図に
示すように他のメモリセル部に互いに隣接して配置され
る。しかし、ストレージ電極３の面積は、大きい程蓄え
られる電荷量も増え、ソフトエラーが生じにくくなり、
またビット線からの信号に対するセンスアンプ回路の動
作感度に対するマージンも増すため、可能な限り大きく
形成することが望まれる。

（発明が解決しようとする課題〉しかるに、従来は、そのストレージ電極３を形威する際
に次のような問題点があった。

つまり、ストレージ電極３は１０００〜４０００人程度
の膜厚のポリシリコンをホトリソ・エッチング工程で矩
形状にパターニングして形成されるが、面積の増大およ
び集積密度の点から第３図のようにストレージ電極３相
互が近接していると、１５００〜５０００人厚のポリシ
リコ大要高融点金属で形威されるワード線２により生じ
る段差底部（第３図のＡ部やＢ部）においてポリシリコ
ンのプリフヂ状の残り６が生じ、ストレージ電極３相互
が短絡する。

そこで、ホトリソ工程においては、かなりのオーバー露
光処理、エツチング工程においてはオーバーエンチング
処理がやむおえず行われている。

しかるに、従来は第４図（ａ）に示す矩形のホトリソマ
スクパターン７を用いて矩形のストレージ電極３を形威
しているため、オーバー露光やオーバーエツチングを行
うと、第４図（′ｂ）に示すように、縦幅や横幅の減り
に加えて角部の丸みが生じ、大きなマスク寸法からの変
換差が生してしまう。この現象は、特にワード１２やピ
ント線の配線の寸法が１Ｂからサブミクロン領域のデバ
イスでの微細な回路パターン形成の際に問題となり、ス
トレージ電極３の面積が設計値よりも大きく減少するた
めにデバイス動作上のｒ！１１題となりつつある。

この発明は、以上述べたストレージ電極（蓄積電極）形
成での角部の丸まりを防止し、その分ストレージ電極面
積を増大させることができるメモリセルパターンの形成
方法を提供することを目的とする。

（課題を解決するための手段）この発明は、２回のホトリソ・エッチング工程により、
直交する２本の帯状パターンの交点部分に矩形状の蓄積
電極を形成する。詳細には次のような形成方法とする。

まず第１図（ａ）に示すように、下地上の全面に蓄積電
極材料１１を形威し、その上に帯状にレジストパターン
１２を形威し、それをマスクとして蓄積電極材料１１を
エツチングすることにより、該蓄積電極材料１１を第１
図（ｂｌに示すように帯状パターン１３とする０次に、
前記レジストパターン１２の除去後、今度は、前記蓄積
電極材料の帯状パターン１３上に、第１図ｔｅｌに示す
ように該パターン１３とは直交する方向に帯状のレジス
トパターン１４を形威し、それをマスクとして蓄積電極
材料（パターン１３）をエツチングすることにより、該
蓄積電極材料の帯状パターン１３とレジストパターン１
４の交点部分の矩形状の蓄積電極材料のみを第１図（ｄ
ｌに示すように残し、蓄積電極１５を形成する。

（作　用〉上記この発明においては、帯状パターンを利用している
ため、第１図＋８）、（ｂｌに示すように１回目のホト
リソ・エッチング工程を行った時にオーバー露光および
オーバーエツチングを行っても、第１図（ｂｌに点線で
示すように帯状パターン１３は幅が狭くなるだけであり
、次に第１図（（＋）、　（ｄ）に示すように２回目の
ホトリソ・エッチング工程を行った時に同様にオーバー
露光およびオーバーエツチングを行った場合も、やはり
第１図（Ｃ１に点線で示すように残存部の幅が狭くなる
だけである。結局、この発明によれば、オーバー露光お
よびオーバーエツチングを行っても、第１図（ｄｌの完
成蓄積電極１５において点線で示すように横幅および縦
幅は狭くなるが、角部の丸まりはなく、その分、従来の
方法に比較すれば、蓄積電極面積が増大することになる
。

（実施例）以下この発明の一実施例を第２図（ａ）〜（Ｃ１を参照
して説明する。

第２図（ａｌにおいて、下地構造は、半導体基板上に素
子領域２１とワード線２２を形成し、さらにセルコンタ
クト２３を設けて構成される。このような下地構造上の
全面に同第２図（ａｌに示すようにストレージ電極材料
すなわちポリシリコン膜２４を形成する。さらに、その
ポリシリコン膜２４上に、該ポリシリコン膜２４のスト
レージ電極となる部分を覆って前記ワード線２２と直角
方向に帯状にレジストパターン２５をホトリソ工程で形
成する。第２図ｔａｌでは、２個所のストレージ電極形
成部分を各１本の帯状レジストパターン２５が覆って、
該帯状レジストパターン２５が隣接して２本形成されて
いる。

しかる後、そのレジストパターン２５をマスクとしてポ
リシリコン膜２４をエツチングすることにより、第２図
山）に示すようにこのポリシリコン膜２４を、ストレー
ジ電極となる部分を含んで帯状パターン２６とする。

しかる後、前記レジストパターン２５を除去した後、今
度は前記第２図山）に示すようにポリシリコン膜の帯状
パターン２６上に、該帯状パターン２６のストレージ電
極となる部分を覆ってワード線２２と平行方向に帯状に
レジストパターン２７をホトリソ工程で形成する。この
時も第２図（ｂｌにおいては、２個所のストレージ電極
形成部分を各１本の帯状レジストパターン２７で覆って
、該帯状レジストパターン２７が隣接して２本形成され
ている。

しかる後、そのレジストパターン２７をマスクとして帯
状パターン２６をエツチングする。このエツチングによ
り、レジストパターン２７と帯状パターン２６の交点部
分の矩形状の帯状パターン部分（ポリシリコンｌ１ｌ）
のみが第２図（Ｃ１に示すように残り、ストレージ電極
２８が完成する。

このストレージ電極２８は、上述のように２回のフォト
リソ・エツチング工程により帯状パターンの組合わせで
形成しているので、各フォトリソ工程時および各エツチ
ング工程時に、ストレージ電極２８間のブリッジ状のポ
リシリコン残りを防止するためにオーバー露光およびオ
ーバーエツチングを行っても、（作用）の項で詳述した
ように縦幅およびｊａＩｌｌＩは多少狭くなるが、角部
の丸まりはなく、その分、従来の方法に比較してストレ
ージ電極面積を増大させることができる。

なお、第２図（ｂ）〜（Ｃ）の２回目のエツチングにお
いては、第２図（ａｌ〜（ｂｌの１回目のエツチングに
おいてポリシリコン膜２４が無くなった領域を更にエツ
チングすることになるので、下地Ｉｌｌ　（Ｓｉｍｉｌ
Ｉりとのエツチング選択比を多少高めに設定することが
必要となる場合が考えられるが、通常のポリシリコンエ
ツチングでの酸化膜に対する選択比を１０倍前後からそ
れ以上に設定することは容易に可能である。

（発明の効果）以上詳細に説明したように、この発明によれば、蓄積電
極間のブリッジ状の残渣を無くすため、フォトリソ・エ
ツチング工程においてオーバー露光およびオーバーエツ
チングを行っても、蓄積電極の角部の丸まりを防止でき
、その分、従来に比較して蓄積電極面積を増大させるこ
とができる。したがって、ソフトエラーに強いなど高性
能・高信頼性のメモリセルを形成することが可能となる
。

【図面の簡単な説明】

第１図はこの発明のメモリセルパターンの形成方法を示
す工程断面図、第２図はこの発明のメモリセルパターン
の形成方法の一実施例を示す工程断面図、第３図はＤＲ
ＡＭのスタック形式のメモリセルを示す平面図、第４図
は従来のホトリソマスクパターンとストレージ電極を示
す平面図である。１１・・・蓄積電極材料、１２・・・レジストパターン
、１３・・・帯状パターン、１４・・・レジストパター
ン、１５・・・蓄積電極、２１・・・素子領域、２２・
・・ワード線、２３・・・セルコンタクト、２４・・・
ポリシリコン膜、２５・・・レジストパターン、６・・・帯状パターン、７・・・レジストパターン、８・・・ストレージ電極。本発明の一実施例第２図本発明の方法第１図ＤＲＡＭのスタック形式のメモリセル第３図ホトリソマスクパターンストレージ電極（０）（ｂ）従来例第４図

Claims

【特許請求の範囲】スタック形式のメモリセル構造を有する半導体装置の前
記メモリセル内のコンデンサの蓄積電極をホトリソ・エ
ッチング工程で形成するメモリセルパターンの形成方法
において、（ａ）下地上の全面に蓄積電極材料を形成し、その上に
帯状にレジストパターンを形成し、それをマスクとして
蓄積電極材料をエッチングすることにより、該蓄積電極
材料を帯状パターンとする工程と、（ｂ）その蓄積電極材料の帯状パターン上に、前記レジ
ストパターンの除去後、今度はその蓄積電極材料の帯状
パターンと直交する方向に帯状のレジストパターンを形
成し、それをマスクとして蓄積電極材料をエッチングす
ることにより、該蓄積電極材料の帯状パターンとレジス
トパターンの交点部分の矩形状の蓄積電極材料のみを残
し、蓄積電極を形成する工程とを具備してなるメモリセ
ルパターンの形成方法。