JP4398524B2 - 境界領域の導電層形成を防止する半導体メモリ装置のゲート形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置のゲート形成方法に関するものであり、より詳しくは、セルアレー領域と周辺回路領域との間の境界領域の導電層形成を防止する半導体メモリ装置のゲート方法に関するものである。
【０００２】
【従来の技術】
ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＦＬＡＳＨメモリ等のように、スタックゲート（ｓｔａｃｋｅｄ ｇａｔｅ）構造を有する製品において、スタックゲートを形成するため、下端ゲート物質と上端ゲート物質に対するセルフアライン（ｓｅｌｆ−ａｌｉｇｎ）エッチングを行われるようになる。
【０００３】
図１から図４は、従来の半導体メモリ装置のゲート形成方法を順次的に示す断面図である。
【０００４】
図１を参照すると、従来の半導体メモリ装置のゲート形成方法は、まず、セルアレー領域ａと、セルアレー領域ａと周辺回路領域（図面に未図示）の間の境界領域ｂを有する半導体基板１０上にフィールド酸化膜１２を形成する。
【０００５】
セルアレー領域ａの活性領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）からフィールド酸化膜１２の一部とオーバーラップ（ｏｖｅｒｌａｐ）するようにフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）形成用第１ポリシリコン層１４と、第１ポリシリコン層１４上に絶縁層１６を形成する。
【０００６】
セルアレー領域ａの活性領域に形成された第１ポリシリコン層１４下部にゲート絶縁膜１３が付加的に形成されている。
【０００７】
絶縁層１６を含む半導体基板１０上にコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）及び単一ゲート（ｓｉｎｇｌｅ ｇａｔｅ）形成用第２ポリシリコン層１８を形成する。
【０００８】
第２ポリシリコン層１８上に第１ポリシリコン層１４と第２ポリシリコン層１８が積層された領域の一部が露出されるようにスタックゲート形成用第１フォトレジスト膜パターン２０を形成する。
【０００９】
図２において、第１フォトレジスト膜パターン２０をマスクとして使用して第２ポリシリコン層１８及び絶縁層１６、そして第１ポリシリコン層１４をセルフアラインエッチングで除去してセルアレー領域ａのスタックゲート２２を形成する。
【００１０】
スタックゲート２２は、フローティングゲート１４ａ及びコトロールゲート１８ａ、そしてプローティングゲート１４ａとコントロールゲート１８ａの間に形成された絶縁層１６ａを含んで非揮発性メモリ装置のゲートで使用する。
【００１１】
図３において、スタックゲート形成用フォトレジスト膜パターン２０を除去してから、境界領域ｂの第２ポリシリコン層１８の一部が露出されるように単一ゲート形成用第２フォトレジスト膜パターン２４を形成する。
【００１２】
最後に、第２フォトレジスト膜パターン２４をマスクとして使用して第２ポリシリコン層１８をエッチングして除去すると、周辺回路領域に単一ゲート（図示せず）が形成される。このとき、図４に示されたように、境界領域ｂにポリシリコン層１４ｂ、１８ｂ及び絶縁層１６ｂによる導電性構造物２６を残す。
【００１３】
導電性構造物２６は、スタックゲート２２形成のためのセルフアラインエッチング及び境界領域ｂの第２ポリシリコン層１８単一層エッチング時、導電性構造物２６にプラズマによる局部的なチャージアップ（ｃｈａｒｇｅ−ｕｐ）現象が発生される。
【００１４】
そのため、導電性構造物２６にアーク（ａｒｃ）が発生し爆発することによって、構造的な変形を生じさせるだけではなく、これによるポリシリコン粒子（ｐａｒｔｉｃｌｅ）の汚染という問題が発生する。
【００１５】
【発明が解決しようとする課題】
本発明は、上述の諸般問題点を解決するため提案されたものであり、セルアレー領域と周辺回路領域との間の境界領域にポリシリコン構造物を形成させない半導体メモリ装置のゲート形成方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上述の目的を達成するため提案された本発明の特徴によると、半導体メモリ装置のゲート形成方法は、セルアレー領域と、セルアレー領域と周辺回路領域との間の境界領域を有し、セルアレー領域は、活性領域と非活性領域を有する半導体メモリ装置のゲート形成方法において、境界領域及びセルアレー領域の非活性領域の半導体基板上にフィールド酸化膜を形成する段階と、セルアレー領域の活性領域から境界領域のフィールド酸化膜の一部に延長して第１導電層パターンを形成し、その上部に絶縁層を有するように形成する段階と、絶縁層を含んで半導体基板上に第２導電層を形成する段階と、第１導電層及び第２導電層が積層された領域と第２導電層だけの単一層領域の境界を中心に、境界両側の一部が各々露出されるように第１マスクパターンを形成する段階と、第１マスクパターンによって露出された部位の第２導電層及び絶縁層、そして第１導電層をセルフアラインエッチングで除去してセルアレー領域のスタックゲートを形成する段階と、第１マスクパターンを除去する段階と、境界領域の第２導電層だけの単一層が形成された領域を露出させる第２マスクパターンを形成する段階と、第２マスクパターンによって露出された部位の第２導電層をエッチングして除去する段階とを含む。
【００１７】
この望ましい実施形態において、第１導電層は、フローティングゲート形成用ポリシリコン層である１境界領域の導電層形成を防止する。
【００１８】
この望ましい実施形態において、第２導電層は、セルアレー領域のコントロールゲート及び周辺回路領域の単一ゲート形成用ポリシリコン層である１境界領域の導電層形成を防止する。
【００１９】
上述の目的を達成するための本発明の特徴によると、半導体メモリ装置のゲート形成方法は、セルアレー領域と、セルアレー領域と周辺回路領域との間の境界領域を有し、セルアレー領域は、活性領域と非活性領域を有する半導体メモリ装置のゲート形成方法において、境界領域及びセルアレー領域の非活性領域の半導体基板上にフィールド酸化膜を形成する段階と、セルアレー領域から境界領域から境界領域のフィールド酸化膜の一部に延長して第１導電層パターンを形成し、その上部に絶縁層を有するように形成する段階と、絶縁層を含む半導体基板上に第２導電層を形成する段階と、境界領域の第２導電層のみの単一層領域の一部が露出されるように第１マスクパターンを形成する段階と、第１マスクパターンによって露出された部位の第２導電層をエッチングして除去する段階と、第１マスクパターンを除去する段階と、第１導電層及び第２導電層が積層された領域と、この領域に延長してエッチングされずに残っている第２導電層のみの単一層領域が露出されるように第２導電層だけの単一領域が露出されるように第２マスクパターンを形成する段階と、第２マスクパターンによって露出された部位の第２導電層及び絶縁層、および、第１導電層をセルフアラインエッチングで除去してセルアレー領域のスタックゲートを形成する段階とを含む。
【００２０】
この望ましい実施形態において、第１導電層は、フローティングゲート形成用ポリシリコン層である４境界領域の導電層形成を防止する。
【００２１】
この望ましい実施形態において、第２導電層は、セルアレー領域のコントロールゲート及び周辺回路領域の単一ゲート形成用ポリシリコン層である。
【００２２】
（作用）
本発明による半導体メモリ装置のゲート形成方法は、セルアレー領域と周辺回路領域との間の境界領域にポリシリコン構造物を形成させないことによって、アーク発生及びこれによる周辺素子のポリシリコン粒子汚染問題を防止する。
【００２３】
【発明の実施の形態】
図８を参照すると、本発明の実施形態による新規した半導体メモリ装置のゲート形成方法は、セルアレー領域ａと、セルアレー領域ａと周辺回路領域（図示せず）の間の境界領域ｂを有する半導体基板１００上にフィールド酸化膜１０２を形成する。セルアレー領域ａから境界領域ｂの一部に延長してフローティングゲート形成用ポリシリコン層１０４を形成するが、その上部に絶縁層１０６を有するように形成する。絶縁層１０６を含んで半導体基板１００上にコンタクトゲート及び単一ゲート形成用ポリシリコン層１０８を形成し、セルフアラインエッチング及び単一ゲートポリエッチングで、各々スタックゲート１１２及び単一ゲートを形成する。セルフアラインエッチング領域及び単一ゲートポリエッチング領域を調節して境界領域ｂのポリシリコン構造物が全部除去されるようにする。このような半導体メモリ装置の製造方法によって、境界領域ｂに残存するポリシリコン構造物によるアーク発生及びポリシリコン粒子汚染が防止できる。
【００２４】
以下、図５乃至図８を参照して、本発明の実施形態を詳細に説明する。
【００２５】
図５乃至図８は、本発明の実施形態による半導体メモリ装置のゲート形成方法を順次的に示す断面図である。
【００２６】
図５を参照すると、本発明の実施形態による半導体メモリ装置のゲート形成方法は、まず半導体メモリ装置は、セルアレー領域ａ及び周辺回路領域（図示せず）、そしてこの領域の境界領域ｂを有し、境界領域ｂ及びセルアレー領域ａの非活性領域の半導体基板１００上にフィールド酸化膜１０２を形成する。
【００２７】
セルアレー領域ａの非活性領域から境界領域ｂの一部に延長してフローティングゲート形成用第１ポリシリコン層１０４を形成する。
【００２８】
セルアレー領域ａの活性領域の第１ポリシリコン層１０４下部にゲート絶縁膜１０３がさらに形成されているし、第１ポリシリコン層１０４上にはＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）等の絶縁層１０６が付加的に形成されている。
【００２９】
絶縁層１０６を含むフィールド酸化膜１０２上にコントロールゲート及び単一ゲート形成用第２ポリシリコン層１０８を形成する。
【００３０】
第１ポリシリコン層１０４及び第２ポリシリコン層１０８が積層された領域と第２ポリシリコン層１０８だけの単一層領域の境界を中心に、境界両側の一部が、各々露出されるようにスタックゲート形成用第１フォトレジスト膜パターン１１０を形成する。
【００３１】
図６において、第１フォトレジスト膜パターン１１０をマスクとして使用して第２ポリシリコン層１０８及び絶縁層１０６、そして第１ポリシリコン層１０４をセルフアラインエッチングで除去してセルアレー領域ａのスタックゲート１１２を形成する。
【００３２】
スタックゲート１１２は、フローティングゲート１０４ａ及びコトロールゲート１０８ａ、そしてフローティングゲート１０４ａとコントロールゲート１０８ａの間に形成された絶縁層１０６ａを含む非揮発性メモリ装置のゲートとして使用される。
【００３３】
第２ポリシリコン層１０８だけの単一層領域は、積層領域のポリシリコン層１０４、１０８がエッチングされる間、参照番号１１１で示したように、フィールド酸化膜１０２がある程度エッチングされる。
【００３４】
図７を参照すると、第１フォトレジスト膜パターン１１０を除去してから、境界領域ｂのエッチングされないで残っている第２ポリシリコン層１０８ｂだけが単一層が形成された領域が露出されるように単一ゲート形成用第２フォトレジスト膜パターン１１４を形成する。
【００３５】
最後に、第２フォトレジスト膜パターン１１４をマスクとして使用して第２ポリシリコン層１０８ｂをエッチングして除去してから、第２フォトレジスト膜パターン１１４を除去すると、周辺回路領域に単一ゲート（図示せず）が形成され、図８に図示されたように、境界領域ｂにポリシリコン構造物を有しない半導体メモリ装置が完成される。
【００３６】
第２ポリシリコン層１０８ｂがエッチングされる間、フィールド酸化膜１０２の符号１１５で示した部位がもっとエッチングされた符号１１６で示したフィールド酸化膜１０２の厚さを有する。フィールド酸化膜１１６の厚さは、フィールド酸化膜１０２の厚さ約４０００オングストロームに対して少なくとも２０００オングストローム以上を有するように調節する。
【００３７】
一方、第１フォトレジスト膜パターン１１０と第２フォトレジスト膜パターン１１４の使用順序を変える場合、即ちセルフアラインエッチングと単一ゲートポリエッチング順序を変える場合も、同じ結果を示すようになる。
【００３８】
言い換えれば、図５の第２ポリシリコン層１０８上に境界領域ｂの第２ポリシリコン層１０８だけの単一層領域の一部が露出されるように第２フォトレジスト膜パターン１１４を形成する。そして、第２フォトレジスト膜パターン１１４をマスクとして使用して第２ポリシリコン層１０８をエッチングして除去する。
【００３９】
第２フォトレジスト膜パターン１１４を除去してから、第１ポリシリコン層１０４及び第２ポリシリコン層１０８が積層された領域の一部と、この領域に延長されて形成されたエッチングされないで残っている第２ポリシリコン層１０８だけの単一層領域が露出されるように第１フォトレジスト膜パターン１１０を形成する。
【００４０】
第１フォトレジスト膜パターン１１０をマスクとして使用して第２ポリシリコン層１０８及び絶縁層１０６、そして第１ポリシリコン層１０４をセルフアラインエッチングで除去してセルアレー領域ａのスタックゲート１１２を形成する。
【００４１】
第１フォトレジスト膜パターン１１０を除去して境界領域ｂにポリシリコン構造物を有しない半導体メモリ装置が完成される。
【００４２】
【発明の効果】
本発明は、スタックゲート形成時、セルアレー領域と周辺回路領域の境界領域にポリシリコン構造物を形成させないことによって、ポリシリコン構造物によるアーク発生及びポリシリコン粒子汚染が防止できるという効果がある。
【図面の簡単な説明】
【図１】 従来の半導体メモリ装置のゲート形成方法を示す断面図である。
【図２】 従来の半導体メモリ装置のゲート形成方法を示す断面図である。
【図３】 従来の半導体メモリ装置のゲート形成方法を示す断面図である。
【図４】 従来の半導体メモリ装置のゲート形成方法を示す断面図である。
【図５】 本発明の実施形態による半導体メモリ装置のゲート形成方法を示す断面図である。
【図６】 本発明の実施形態による半導体メモリ装置のゲート形成方法を示す断面図である。
【図７】 本発明の実施形態による半導体メモリ装置のゲート形成方法を示す断面図である。
【図８】 本発明の実施形態による半導体メモリ装置のゲート形成方法を示す断面図である。
【符号の説明】
１０、１００：半導体基板
１２、１０２：フィールド酸化膜
１３、１０３：ゲート絶縁膜
１４、１０４：第１導電層
１６、１０６：絶縁層
１８、１０８：第２導電層
２０、１１０：第１マスク層
２２、１１２：スタックゲート
２４、１１４：第２マスク層
２６：導電性構造物
【発明の属する技術分野】
本発明は、半導体メモリ装置のゲート形成方法に関するものであり、より詳しくは、セルアレー領域と周辺回路領域との間の境界領域の導電層形成を防止する半導体メモリ装置のゲート方法に関するものである。
【０００２】
【従来の技術】
ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＦＬＡＳＨメモリ等のように、スタックゲート（ｓｔａｃｋｅｄ ｇａｔｅ）構造を有する製品において、スタックゲートを形成するため、下端ゲート物質と上端ゲート物質に対するセルフアライン（ｓｅｌｆ−ａｌｉｇｎ）エッチングを行われるようになる。
【０００３】
図１から図４は、従来の半導体メモリ装置のゲート形成方法を順次的に示す断面図である。
【０００４】
図１を参照すると、従来の半導体メモリ装置のゲート形成方法は、まず、セルアレー領域ａと、セルアレー領域ａと周辺回路領域（図面に未図示）の間の境界領域ｂを有する半導体基板１０上にフィールド酸化膜１２を形成する。
【０００５】
セルアレー領域ａの活性領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）からフィールド酸化膜１２の一部とオーバーラップ（ｏｖｅｒｌａｐ）するようにフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）形成用第１ポリシリコン層１４と、第１ポリシリコン層１４上に絶縁層１６を形成する。
【０００６】
セルアレー領域ａの活性領域に形成された第１ポリシリコン層１４下部にゲート絶縁膜１３が付加的に形成されている。
【０００７】
絶縁層１６を含む半導体基板１０上にコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）及び単一ゲート（ｓｉｎｇｌｅ ｇａｔｅ）形成用第２ポリシリコン層１８を形成する。
【０００８】
第２ポリシリコン層１８上に第１ポリシリコン層１４と第２ポリシリコン層１８が積層された領域の一部が露出されるようにスタックゲート形成用第１フォトレジスト膜パターン２０を形成する。
【０００９】
図２において、第１フォトレジスト膜パターン２０をマスクとして使用して第２ポリシリコン層１８及び絶縁層１６、そして第１ポリシリコン層１４をセルフアラインエッチングで除去してセルアレー領域ａのスタックゲート２２を形成する。
【００１０】
スタックゲート２２は、フローティングゲート１４ａ及びコトロールゲート１８ａ、そしてプローティングゲート１４ａとコントロールゲート１８ａの間に形成された絶縁層１６ａを含んで非揮発性メモリ装置のゲートで使用する。
【００１１】
図３において、スタックゲート形成用フォトレジスト膜パターン２０を除去してから、境界領域ｂの第２ポリシリコン層１８の一部が露出されるように単一ゲート形成用第２フォトレジスト膜パターン２４を形成する。
【００１２】
最後に、第２フォトレジスト膜パターン２４をマスクとして使用して第２ポリシリコン層１８をエッチングして除去すると、周辺回路領域に単一ゲート（図示せず）が形成される。このとき、図４に示されたように、境界領域ｂにポリシリコン層１４ｂ、１８ｂ及び絶縁層１６ｂによる導電性構造物２６を残す。
【００１３】
導電性構造物２６は、スタックゲート２２形成のためのセルフアラインエッチング及び境界領域ｂの第２ポリシリコン層１８単一層エッチング時、導電性構造物２６にプラズマによる局部的なチャージアップ（ｃｈａｒｇｅ−ｕｐ）現象が発生される。
【００１４】
そのため、導電性構造物２６にアーク（ａｒｃ）が発生し爆発することによって、構造的な変形を生じさせるだけではなく、これによるポリシリコン粒子（ｐａｒｔｉｃｌｅ）の汚染という問題が発生する。
【００１５】
【発明が解決しようとする課題】
本発明は、上述の諸般問題点を解決するため提案されたものであり、セルアレー領域と周辺回路領域との間の境界領域にポリシリコン構造物を形成させない半導体メモリ装置のゲート形成方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上述の目的を達成するため提案された本発明の特徴によると、半導体メモリ装置のゲート形成方法は、セルアレー領域と、セルアレー領域と周辺回路領域との間の境界領域を有し、セルアレー領域は、活性領域と非活性領域を有する半導体メモリ装置のゲート形成方法において、境界領域及びセルアレー領域の非活性領域の半導体基板上にフィールド酸化膜を形成する段階と、セルアレー領域の活性領域から境界領域のフィールド酸化膜の一部に延長して第１導電層パターンを形成し、その上部に絶縁層を有するように形成する段階と、絶縁層を含んで半導体基板上に第２導電層を形成する段階と、第１導電層及び第２導電層が積層された領域と第２導電層だけの単一層領域の境界を中心に、境界両側の一部が各々露出されるように第１マスクパターンを形成する段階と、第１マスクパターンによって露出された部位の第２導電層及び絶縁層、そして第１導電層をセルフアラインエッチングで除去してセルアレー領域のスタックゲートを形成する段階と、第１マスクパターンを除去する段階と、境界領域の第２導電層だけの単一層が形成された領域を露出させる第２マスクパターンを形成する段階と、第２マスクパターンによって露出された部位の第２導電層をエッチングして除去する段階とを含む。
【００１７】
この望ましい実施形態において、第１導電層は、フローティングゲート形成用ポリシリコン層である１境界領域の導電層形成を防止する。
【００１８】
この望ましい実施形態において、第２導電層は、セルアレー領域のコントロールゲート及び周辺回路領域の単一ゲート形成用ポリシリコン層である１境界領域の導電層形成を防止する。
【００１９】
上述の目的を達成するための本発明の特徴によると、半導体メモリ装置のゲート形成方法は、セルアレー領域と、セルアレー領域と周辺回路領域との間の境界領域を有し、セルアレー領域は、活性領域と非活性領域を有する半導体メモリ装置のゲート形成方法において、境界領域及びセルアレー領域の非活性領域の半導体基板上にフィールド酸化膜を形成する段階と、セルアレー領域から境界領域から境界領域のフィールド酸化膜の一部に延長して第１導電層パターンを形成し、その上部に絶縁層を有するように形成する段階と、絶縁層を含む半導体基板上に第２導電層を形成する段階と、境界領域の第２導電層のみの単一層領域の一部が露出されるように第１マスクパターンを形成する段階と、第１マスクパターンによって露出された部位の第２導電層をエッチングして除去する段階と、第１マスクパターンを除去する段階と、第１導電層及び第２導電層が積層された領域と、この領域に延長してエッチングされずに残っている第２導電層のみの単一層領域が露出されるように第２導電層だけの単一領域が露出されるように第２マスクパターンを形成する段階と、第２マスクパターンによって露出された部位の第２導電層及び絶縁層、および、第１導電層をセルフアラインエッチングで除去してセルアレー領域のスタックゲートを形成する段階とを含む。
【００２０】
この望ましい実施形態において、第１導電層は、フローティングゲート形成用ポリシリコン層である４境界領域の導電層形成を防止する。
【００２１】
この望ましい実施形態において、第２導電層は、セルアレー領域のコントロールゲート及び周辺回路領域の単一ゲート形成用ポリシリコン層である。
【００２２】
（作用）
本発明による半導体メモリ装置のゲート形成方法は、セルアレー領域と周辺回路領域との間の境界領域にポリシリコン構造物を形成させないことによって、アーク発生及びこれによる周辺素子のポリシリコン粒子汚染問題を防止する。
【００２３】
【発明の実施の形態】
図８を参照すると、本発明の実施形態による新規した半導体メモリ装置のゲート形成方法は、セルアレー領域ａと、セルアレー領域ａと周辺回路領域（図示せず）の間の境界領域ｂを有する半導体基板１００上にフィールド酸化膜１０２を形成する。セルアレー領域ａから境界領域ｂの一部に延長してフローティングゲート形成用ポリシリコン層１０４を形成するが、その上部に絶縁層１０６を有するように形成する。絶縁層１０６を含んで半導体基板１００上にコンタクトゲート及び単一ゲート形成用ポリシリコン層１０８を形成し、セルフアラインエッチング及び単一ゲートポリエッチングで、各々スタックゲート１１２及び単一ゲートを形成する。セルフアラインエッチング領域及び単一ゲートポリエッチング領域を調節して境界領域ｂのポリシリコン構造物が全部除去されるようにする。このような半導体メモリ装置の製造方法によって、境界領域ｂに残存するポリシリコン構造物によるアーク発生及びポリシリコン粒子汚染が防止できる。
【００２４】
以下、図５乃至図８を参照して、本発明の実施形態を詳細に説明する。
【００２５】
図５乃至図８は、本発明の実施形態による半導体メモリ装置のゲート形成方法を順次的に示す断面図である。
【００２６】
図５を参照すると、本発明の実施形態による半導体メモリ装置のゲート形成方法は、まず半導体メモリ装置は、セルアレー領域ａ及び周辺回路領域（図示せず）、そしてこの領域の境界領域ｂを有し、境界領域ｂ及びセルアレー領域ａの非活性領域の半導体基板１００上にフィールド酸化膜１０２を形成する。
【００２７】
セルアレー領域ａの非活性領域から境界領域ｂの一部に延長してフローティングゲート形成用第１ポリシリコン層１０４を形成する。
【００２８】
セルアレー領域ａの活性領域の第１ポリシリコン層１０４下部にゲート絶縁膜１０３がさらに形成されているし、第１ポリシリコン層１０４上にはＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）等の絶縁層１０６が付加的に形成されている。
【００２９】
絶縁層１０６を含むフィールド酸化膜１０２上にコントロールゲート及び単一ゲート形成用第２ポリシリコン層１０８を形成する。
【００３０】
第１ポリシリコン層１０４及び第２ポリシリコン層１０８が積層された領域と第２ポリシリコン層１０８だけの単一層領域の境界を中心に、境界両側の一部が、各々露出されるようにスタックゲート形成用第１フォトレジスト膜パターン１１０を形成する。
【００３１】
図６において、第１フォトレジスト膜パターン１１０をマスクとして使用して第２ポリシリコン層１０８及び絶縁層１０６、そして第１ポリシリコン層１０４をセルフアラインエッチングで除去してセルアレー領域ａのスタックゲート１１２を形成する。
【００３２】
スタックゲート１１２は、フローティングゲート１０４ａ及びコトロールゲート１０８ａ、そしてフローティングゲート１０４ａとコントロールゲート１０８ａの間に形成された絶縁層１０６ａを含む非揮発性メモリ装置のゲートとして使用される。
【００３３】
第２ポリシリコン層１０８だけの単一層領域は、積層領域のポリシリコン層１０４、１０８がエッチングされる間、参照番号１１１で示したように、フィールド酸化膜１０２がある程度エッチングされる。
【００３４】
図７を参照すると、第１フォトレジスト膜パターン１１０を除去してから、境界領域ｂのエッチングされないで残っている第２ポリシリコン層１０８ｂだけが単一層が形成された領域が露出されるように単一ゲート形成用第２フォトレジスト膜パターン１１４を形成する。
【００３５】
最後に、第２フォトレジスト膜パターン１１４をマスクとして使用して第２ポリシリコン層１０８ｂをエッチングして除去してから、第２フォトレジスト膜パターン１１４を除去すると、周辺回路領域に単一ゲート（図示せず）が形成され、図８に図示されたように、境界領域ｂにポリシリコン構造物を有しない半導体メモリ装置が完成される。
【００３６】
第２ポリシリコン層１０８ｂがエッチングされる間、フィールド酸化膜１０２の符号１１５で示した部位がもっとエッチングされた符号１１６で示したフィールド酸化膜１０２の厚さを有する。フィールド酸化膜１１６の厚さは、フィールド酸化膜１０２の厚さ約４０００オングストロームに対して少なくとも２０００オングストローム以上を有するように調節する。
【００３７】
一方、第１フォトレジスト膜パターン１１０と第２フォトレジスト膜パターン１１４の使用順序を変える場合、即ちセルフアラインエッチングと単一ゲートポリエッチング順序を変える場合も、同じ結果を示すようになる。
【００３８】
言い換えれば、図５の第２ポリシリコン層１０８上に境界領域ｂの第２ポリシリコン層１０８だけの単一層領域の一部が露出されるように第２フォトレジスト膜パターン１１４を形成する。そして、第２フォトレジスト膜パターン１１４をマスクとして使用して第２ポリシリコン層１０８をエッチングして除去する。
【００３９】
第２フォトレジスト膜パターン１１４を除去してから、第１ポリシリコン層１０４及び第２ポリシリコン層１０８が積層された領域の一部と、この領域に延長されて形成されたエッチングされないで残っている第２ポリシリコン層１０８だけの単一層領域が露出されるように第１フォトレジスト膜パターン１１０を形成する。
【００４０】
第１フォトレジスト膜パターン１１０をマスクとして使用して第２ポリシリコン層１０８及び絶縁層１０６、そして第１ポリシリコン層１０４をセルフアラインエッチングで除去してセルアレー領域ａのスタックゲート１１２を形成する。
【００４１】
第１フォトレジスト膜パターン１１０を除去して境界領域ｂにポリシリコン構造物を有しない半導体メモリ装置が完成される。
【００４２】
【発明の効果】
本発明は、スタックゲート形成時、セルアレー領域と周辺回路領域の境界領域にポリシリコン構造物を形成させないことによって、ポリシリコン構造物によるアーク発生及びポリシリコン粒子汚染が防止できるという効果がある。
【図面の簡単な説明】
【図１】 従来の半導体メモリ装置のゲート形成方法を示す断面図である。
【図２】 従来の半導体メモリ装置のゲート形成方法を示す断面図である。
【図３】 従来の半導体メモリ装置のゲート形成方法を示す断面図である。
【図４】 従来の半導体メモリ装置のゲート形成方法を示す断面図である。
【図５】 本発明の実施形態による半導体メモリ装置のゲート形成方法を示す断面図である。
【図６】 本発明の実施形態による半導体メモリ装置のゲート形成方法を示す断面図である。
【図７】 本発明の実施形態による半導体メモリ装置のゲート形成方法を示す断面図である。
【図８】 本発明の実施形態による半導体メモリ装置のゲート形成方法を示す断面図である。
【符号の説明】
１０、１００：半導体基板
１２、１０２：フィールド酸化膜
１３、１０３：ゲート絶縁膜
１４、１０４：第１導電層
１６、１０６：絶縁層
１８、１０８：第２導電層
２０、１１０：第１マスク層
２２、１１２：スタックゲート
２４、１１４：第２マスク層
２６：導電性構造物
Claims (3)
- セルアレー領域と、前記セルアレー領域と周辺回路領域との間の境界領域とを有し、前記セルアレー領域は、活性領域と非活性領域を有する半導体メモリ装置のゲート形成方法において、
前記境界領域及び前記セルアレー領域の非活性領域の半導体基板上にフィールド酸化膜を形成する段階と、
前記セルアレー領域の活性領域から前記境界領域のフィールド酸化膜の一部に延長して第１導電層パターンを、その上部に絶縁層を有するように形成する段階と、
前記絶縁層を覆って前記半導体基板上に第２導電層を形成する段階と、
前記第１導電層及び第２導電層が積層された領域と前記第２導電層だけの単一層領域の境界を中心に、前記境界両側の一部が各々露出されるように、セルアレー領域から周辺回路領域に向かう方向において、セルアレー領域と周辺回路領域の境界で露出された領域がフィールド酸化膜上部に限定されるように第１マスクパターンを形成する段階と、
前記第１マスクパターンによって露出された部位の前記第２導電層及び絶縁層、そして第１導電層をセルフアラインエッチングで除去してセルアレー領域のスタックゲートを形成する段階と、
前記第１マスクパターンを除去する段階と、
前記境界領域の前記第２導電層だけの単一層が形成された領域を露出させる第２マスクパターンを形成する段階と、
前記第２マスクパターンによって露出された部位の第２導電層をエッチングして除去する段階とを含むことを特徴とする境界領域の導電層形成を防止する半導体メモリ装置のゲート形成方法。 - 前記第１導電層は、フローティングゲート形成用ポリシリコン層であることを特徴とする請求項１に記載の境界領域の導電層形成を防止する半導体メモリ装置のゲート形成方法。
- 前記第２導電層は、セルアレー領域のコントロールゲート及び周辺回路領域の単一ゲート形成用ポリシリコン層であることを特徴とする請求項１に記載の境界領域の導電層形成を防止する半導体メモリ装置のゲート形成方法。
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