JP2914655B2 - 非揮発性メモリ素子の製造方法 - Google Patents
非揮発性メモリ素子の製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【発明の属する技術分野】本発明は非揮発性メモリ素子
及びその製造方法に関するもので、特に浮遊ゲート電極
と制御ゲート電極の結合度を増加させてプログラミング
特性を改善することができる非揮発性メモリ素子及びそ
の製造方法に関する。
及びその製造方法に関するもので、特に浮遊ゲート電極
と制御ゲート電極の結合度を増加させてプログラミング
特性を改善することができる非揮発性メモリ素子及びそ
の製造方法に関する。
【０００２】
【従来の技術】従来の非揮発性メモリ素子を図６に示
す。図６において、１１は半導体基板で、表面には選択
的にフィールド絶縁膜１２が形成される。このフィール
ド絶縁膜１２間の基板１１のアクティブ領域表面には第
１ゲート絶縁膜１３が形成され、この第１ゲート絶縁膜
１３上には浮遊ゲート電極１４が形成される。この浮遊
ゲート電極１４の表面は第２ゲート絶縁膜１５で覆わ
れ、この第２ゲート絶縁膜１５上およびフィールド絶縁
膜１２上には制御ゲート電極１６が形成される。また、
図６の断面と直交する方向で浮遊ゲート電極１４両側の
基板１１表面内には図示しないがソース・ドレイン領域
が形成され、その上にはソース・ドレイン電極が形成さ
れる。
す。図６において、１１は半導体基板で、表面には選択
的にフィールド絶縁膜１２が形成される。このフィール
ド絶縁膜１２間の基板１１のアクティブ領域表面には第
１ゲート絶縁膜１３が形成され、この第１ゲート絶縁膜
１３上には浮遊ゲート電極１４が形成される。この浮遊
ゲート電極１４の表面は第２ゲート絶縁膜１５で覆わ
れ、この第２ゲート絶縁膜１５上およびフィールド絶縁
膜１２上には制御ゲート電極１６が形成される。また、
図６の断面と直交する方向で浮遊ゲート電極１４両側の
基板１１表面内には図示しないがソース・ドレイン領域
が形成され、その上にはソース・ドレイン電極が形成さ
れる。
【０００３】このように構成された非揮発性メモリ素子
は、浮遊ゲート電極１４に電子を注入するか、注入しな
いかにより、チャンネルのスレッシュホルード電圧を変
化させてプログラミングする。
は、浮遊ゲート電極１４に電子を注入するか、注入しな
いかにより、チャンネルのスレッシュホルード電圧を変
化させてプログラミングする。
【０００４】プログラムする方法は、制御ゲート電極１
６とドレイン電極に、ソース電極に比して相対的に高い
電圧を加えるが、この時、制御ゲート電極１６に加えら
れた電圧がカップリング効果によって浮遊ゲート電極１
４に誘導され、この誘導電圧が、ドレイン領域の周りで
発生されたホットエレクトロンを引き入れる。浮遊ゲー
ト電極１４に誘導されるカップリング誘導電圧は、制御
ゲート電極１６と浮遊ゲート電極１４のオーバーラップ
面積が大きければ大きいほど、すなわち結合度（Ｃｏｕ
ｐｌｉｎｇ Ｒａｔｉｏ：Ｋｃ）が大きければ大きいほ
ど、大きく現れる。結合度が大きければ、プログラミン
グ効率及び特性がよくなる。
６とドレイン電極に、ソース電極に比して相対的に高い
電圧を加えるが、この時、制御ゲート電極１６に加えら
れた電圧がカップリング効果によって浮遊ゲート電極１
４に誘導され、この誘導電圧が、ドレイン領域の周りで
発生されたホットエレクトロンを引き入れる。浮遊ゲー
ト電極１４に誘導されるカップリング誘導電圧は、制御
ゲート電極１６と浮遊ゲート電極１４のオーバーラップ
面積が大きければ大きいほど、すなわち結合度（Ｃｏｕ
ｐｌｉｎｇ Ｒａｔｉｏ：Ｋｃ）が大きければ大きいほ
ど、大きく現れる。結合度が大きければ、プログラミン
グ効率及び特性がよくなる。
【０００５】この結合度ｋｃは、制御ゲート電極１６と
浮遊ゲート電極１４間の静電容量（Ｃｐｐ）と、浮遊ゲ
ート電極１４と半導体基板１１間の静電容量（Ｃｏｘ）
によって決定される。スタックドゲート非揮発性メモリ
素子の結合度は、Ｋｃ＝Ｃｐｐ／（Ｃｐｐ＋Ｃｏｘ）と
なるので、Ｃｏｘに比してＣｐｐ値が大きいほど、ｋｃ
は大きくなる。Ｃｐｐを増加させるためには、第２ゲー
ト絶縁膜１５の誘電率を大きくするか、第２ゲート絶縁
膜１５の厚さを薄くするか、または浮遊ゲート電極１４
と制御ゲート電極１６のオーバーラップされる面積を増
加させなければならない。
浮遊ゲート電極１４間の静電容量（Ｃｐｐ）と、浮遊ゲ
ート電極１４と半導体基板１１間の静電容量（Ｃｏｘ）
によって決定される。スタックドゲート非揮発性メモリ
素子の結合度は、Ｋｃ＝Ｃｐｐ／（Ｃｐｐ＋Ｃｏｘ）と
なるので、Ｃｏｘに比してＣｐｐ値が大きいほど、ｋｃ
は大きくなる。Ｃｐｐを増加させるためには、第２ゲー
ト絶縁膜１５の誘電率を大きくするか、第２ゲート絶縁
膜１５の厚さを薄くするか、または浮遊ゲート電極１４
と制御ゲート電極１６のオーバーラップされる面積を増
加させなければならない。
【０００６】
【発明が解決しようとする課題】しかし、浮遊ゲート電
極１４と制御ゲート電極１６のオーバーラップ面積を増
加させると、セル面積の増加をもたらすようになる。制
御ゲート電極１６と浮遊ゲート電極１４のオーバーラッ
プ面積を、浮遊ゲート電極１４と半導体基板１１間のオ
ーバーラップ面積より相対的に大きくするためには、図
６の図示のように浮遊ゲート電極１４がフィールド絶縁
膜１２上に長く延びていなければならず、このためには
フィールド絶縁膜１２の幅が増加されなければならな
い。結果的にセルの大きさが増加する。
極１４と制御ゲート電極１６のオーバーラップ面積を増
加させると、セル面積の増加をもたらすようになる。制
御ゲート電極１６と浮遊ゲート電極１４のオーバーラッ
プ面積を、浮遊ゲート電極１４と半導体基板１１間のオ
ーバーラップ面積より相対的に大きくするためには、図
６の図示のように浮遊ゲート電極１４がフィールド絶縁
膜１２上に長く延びていなければならず、このためには
フィールド絶縁膜１２の幅が増加されなければならな
い。結果的にセルの大きさが増加する。
【０００７】フィールド絶縁膜上１２に延在する浮遊ゲ
ート電極１４の長さを増加させずにプログラムが容易な
電圧が浮遊ゲート電極１４に加えられるようにするため
には、制御ゲート電極１６に印加する電圧を増加させな
ければならない。浮遊ゲート電極１４に誘導される電圧
が大きいほど、浮遊ゲート電極１４への電子注入が飽和
状態に達する時間が短くなって、プログラミング速度が
早くなる。しかし、制御ゲート電極電圧を増大させる方
法は、電力消耗の点で問題がある。
ート電極１４の長さを増加させずにプログラムが容易な
電圧が浮遊ゲート電極１４に加えられるようにするため
には、制御ゲート電極１６に印加する電圧を増加させな
ければならない。浮遊ゲート電極１４に誘導される電圧
が大きいほど、浮遊ゲート電極１４への電子注入が飽和
状態に達する時間が短くなって、プログラミング速度が
早くなる。しかし、制御ゲート電極電圧を増大させる方
法は、電力消耗の点で問題がある。
【０００８】そこで、特開昭６０−２０６０７２号公報
あるいは特開平３−２８３４６７号公報に開示されるよ
うに、側面部でも浮遊ゲート電極と制御ゲート電極がオ
ーバーラップするようにして、結合度を増大させること
が行われているが、不充分である。
あるいは特開平３−２８３４６７号公報に開示されるよ
うに、側面部でも浮遊ゲート電極と制御ゲート電極がオ
ーバーラップするようにして、結合度を増大させること
が行われているが、不充分である。
【０００９】
【課題を解決するための手段】本発明では、浮遊ゲート
電極の両端部をフィールド絶縁膜上に浮いた状態で延在
させ、浮遊ゲート電極の両端部においては該両端部を囲
み、該両端部の下面まで覆って制御ゲート電極を形成す
る。
電極の両端部をフィールド絶縁膜上に浮いた状態で延在
させ、浮遊ゲート電極の両端部においては該両端部を囲
み、該両端部の下面まで覆って制御ゲート電極を形成す
る。
【００１０】
【発明の実施の形態】次に添付図面を参照して本発明に
よる非揮発性メモリ素子及びその製造方法の実施の形態
を詳細に説明する。図１は完成した素子の平面図、図２
ないし図４は素子を製造工程順に示す断面図、図５は製
造途中の素子の平面図であり、図２および図３は図１の
ＩＩ−ＩＩ線断面図、図４は図１のＩＶ−ＩＶ線断面図
である。これらの図、特に図３（ｂ）を参照してまず素
子の構造を説明する。図３（ｂ）において、２１は半導
体基板であり、この半導体基板２１のフィールド領域表
面にはフィールド絶縁膜２２が形成され、このフィール
ド絶縁膜２２の側面には、該フィールド絶縁膜２２の厚
さより高く、シリコン酸化膜からなる側壁絶縁膜２３が
形成される。一方、フィールド絶縁膜２２間の、半導体
基板２１のアクティブ領域表面には第１ゲート絶縁膜２
４が形成される。この第１ゲート絶縁膜２４上には、ポ
リシリコンからなる浮遊ゲート電極２５が形成される。
この浮遊ゲート電極２５は、両端部が前記側壁絶縁膜２
３の上端部を越えてフィールド絶縁膜２２上に浮いた状
態で延在している。この浮遊ゲート電極２５の露出表面
には第２ゲート絶縁膜２６が形成される。そして、この
第２ゲート絶縁膜２６を挟んで浮遊ゲート電極２５の表
面部を覆うように、ポリシリコンからなる制御ゲート電
極２７が設けられる。この制御ゲート電極２７は、浮遊
ゲート電極２５の両端部においては該両端部を囲み、該
両端部の下面まで覆って設けられる。また、図４（ｂ）
に示すように、図３（ｂ）の断面とは直交する方向で浮
遊ゲート電極２５の両側の半導体基板２１表面内には不
純物領域２８が形成される。
よる非揮発性メモリ素子及びその製造方法の実施の形態
を詳細に説明する。図１は完成した素子の平面図、図２
ないし図４は素子を製造工程順に示す断面図、図５は製
造途中の素子の平面図であり、図２および図３は図１の
ＩＩ−ＩＩ線断面図、図４は図１のＩＶ−ＩＶ線断面図
である。これらの図、特に図３（ｂ）を参照してまず素
子の構造を説明する。図３（ｂ）において、２１は半導
体基板であり、この半導体基板２１のフィールド領域表
面にはフィールド絶縁膜２２が形成され、このフィール
ド絶縁膜２２の側面には、該フィールド絶縁膜２２の厚
さより高く、シリコン酸化膜からなる側壁絶縁膜２３が
形成される。一方、フィールド絶縁膜２２間の、半導体
基板２１のアクティブ領域表面には第１ゲート絶縁膜２
４が形成される。この第１ゲート絶縁膜２４上には、ポ
リシリコンからなる浮遊ゲート電極２５が形成される。
この浮遊ゲート電極２５は、両端部が前記側壁絶縁膜２
３の上端部を越えてフィールド絶縁膜２２上に浮いた状
態で延在している。この浮遊ゲート電極２５の露出表面
には第２ゲート絶縁膜２６が形成される。そして、この
第２ゲート絶縁膜２６を挟んで浮遊ゲート電極２５の表
面部を覆うように、ポリシリコンからなる制御ゲート電
極２７が設けられる。この制御ゲート電極２７は、浮遊
ゲート電極２５の両端部においては該両端部を囲み、該
両端部の下面まで覆って設けられる。また、図４（ｂ）
に示すように、図３（ｂ）の断面とは直交する方向で浮
遊ゲート電極２５の両側の半導体基板２１表面内には不
純物領域２８が形成される。
【００１１】このような素子は次のようにして形成され
る。まず図２（ａ）に示すように、半導体基板２１のフ
ィールド領域表面にフィールド絶縁膜２２と臨時膜２９
を積層形成する。このフィールド絶縁膜２２と臨時膜２
９は、半導体基板２１上の全面にフィールド絶縁膜とし
てシリコン酸化膜、臨時膜としてシリコン窒化膜を順次
蒸着したのち、アクティブ領域の前記シリコン窒化膜と
シリコン酸化膜を写真食刻工程によって除去し、シリコ
ン窒化膜とシリコン酸化膜をフィールド領域にのみ残す
ことにより形成される。ここで、図１に示すように、ア
クティブ領域Ａは、ロームセルなどをアレーに配列する
ためにストライプ形状に長く形成され、同様にフィール
ド領域Ｆもストライプ形状に長く形成され、このアクテ
ィブ領域Ａとフィールド領域Ｆは交互に配列される。そ
の後、半導体基板２１上の全面にシリコン酸化膜を形成
し、これをエッチバックすることにより、フィールド絶
縁膜２２および臨時膜２９の側面に側壁絶縁膜２３を形
成する。
る。まず図２（ａ）に示すように、半導体基板２１のフ
ィールド領域表面にフィールド絶縁膜２２と臨時膜２９
を積層形成する。このフィールド絶縁膜２２と臨時膜２
９は、半導体基板２１上の全面にフィールド絶縁膜とし
てシリコン酸化膜、臨時膜としてシリコン窒化膜を順次
蒸着したのち、アクティブ領域の前記シリコン窒化膜と
シリコン酸化膜を写真食刻工程によって除去し、シリコ
ン窒化膜とシリコン酸化膜をフィールド領域にのみ残す
ことにより形成される。ここで、図１に示すように、ア
クティブ領域Ａは、ロームセルなどをアレーに配列する
ためにストライプ形状に長く形成され、同様にフィール
ド領域Ｆもストライプ形状に長く形成され、このアクテ
ィブ領域Ａとフィールド領域Ｆは交互に配列される。そ
の後、半導体基板２１上の全面にシリコン酸化膜を形成
し、これをエッチバックすることにより、フィールド絶
縁膜２２および臨時膜２９の側面に側壁絶縁膜２３を形
成する。
【００１２】その後、図２（ｂ）に示すように、半導体
基板２１のアクティブ領域表面にシリコン酸化膜で第１
ゲート絶縁膜２４を形成する。続いて、全面にポリシリ
コンを蒸着し、このポリシリコンを写真食刻工程でパタ
ーニングすることにより、浮遊ゲート電極２５を形成す
る。この浮遊ゲート電極２５は、半導体基板２１のアク
ティブ領域中、チャンネル領域部分に形成されるが、両
端部は側壁絶縁膜２３の上端部を越えて臨時膜２９上に
延在するように形成される。次に、図３（ａ）に示すよ
うに、臨時膜２９をウェットエッチングの等方性食刻法
で除去する。これにより、浮遊ゲート電極２５の両端部
は、フィールド絶縁膜２２上に浮いた状となる。
基板２１のアクティブ領域表面にシリコン酸化膜で第１
ゲート絶縁膜２４を形成する。続いて、全面にポリシリ
コンを蒸着し、このポリシリコンを写真食刻工程でパタ
ーニングすることにより、浮遊ゲート電極２５を形成す
る。この浮遊ゲート電極２５は、半導体基板２１のアク
ティブ領域中、チャンネル領域部分に形成されるが、両
端部は側壁絶縁膜２３の上端部を越えて臨時膜２９上に
延在するように形成される。次に、図３（ａ）に示すよ
うに、臨時膜２９をウェットエッチングの等方性食刻法
で除去する。これにより、浮遊ゲート電極２５の両端部
は、フィールド絶縁膜２２上に浮いた状となる。
【００１３】次に、浮遊ゲート電極２５の露出表面部
に、図３（ｂ）に示すように、シリコン酸化膜からなる
第２ゲート絶縁膜２６を形成する。さらに、ポリシリコ
ンの蒸着とパターニングを行うことにより、前記第２ゲ
ート絶縁膜２６を挟んで浮遊ゲート電極２５の表面部を
覆うように制御ゲート電極２７を形成する。この制御ゲ
ート電極２７は、浮遊ゲート電極２５の両端部において
は、該両端部を囲んで形成され、浮遊ゲート電極２５の
両端部の下面も覆っている。
に、図３（ｂ）に示すように、シリコン酸化膜からなる
第２ゲート絶縁膜２６を形成する。さらに、ポリシリコ
ンの蒸着とパターニングを行うことにより、前記第２ゲ
ート絶縁膜２６を挟んで浮遊ゲート電極２５の表面部を
覆うように制御ゲート電極２７を形成する。この制御ゲ
ート電極２７は、浮遊ゲート電極２５の両端部において
は、該両端部を囲んで形成され、浮遊ゲート電極２５の
両端部の下面も覆っている。
【００１４】なお、セルアレーを形成する場合、図１に
示すようにアクティブ領域Ａのストライプが形成された
方向を横方向とすると、制御ゲート電極２７は縦方向に
形成する。このとき同時に、図５のように横方向に形成
されている中間形態の浮遊ゲート電極２５を縦方向にパ
ターニングして、制御ゲート電極２７の下部の浮遊ゲー
ト電極２５のみを残して、セル単位別の浮遊ゲート電極
２５を形成する。このとき、さらに第１ゲート絶縁膜２
４もパターニングされ、第１ゲート絶縁膜２４は浮遊ゲ
ート電極２５の下のみに残される。
示すようにアクティブ領域Ａのストライプが形成された
方向を横方向とすると、制御ゲート電極２７は縦方向に
形成する。このとき同時に、図５のように横方向に形成
されている中間形態の浮遊ゲート電極２５を縦方向にパ
ターニングして、制御ゲート電極２７の下部の浮遊ゲー
ト電極２５のみを残して、セル単位別の浮遊ゲート電極
２５を形成する。このとき、さらに第１ゲート絶縁膜２
４もパターニングされ、第１ゲート絶縁膜２４は浮遊ゲ
ート電極２５の下のみに残される。
【００１５】その後、図３（ｂ）の断面と直交する方向
において浮遊ゲート電極２５と制御ゲート電極２７の両
側の半導体基板２１アクティブ領域に不純物イオンを注
入して拡散させることにより、図４（ｂ）に示すように
不純物領域２８を形成する。この不純物領域２８は、チ
ャンネル領域の左右に形成されて、ソース領域とドレイ
ン領域の役割を果たす。
において浮遊ゲート電極２５と制御ゲート電極２７の両
側の半導体基板２１アクティブ領域に不純物イオンを注
入して拡散させることにより、図４（ｂ）に示すように
不純物領域２８を形成する。この不純物領域２８は、チ
ャンネル領域の左右に形成されて、ソース領域とドレイ
ン領域の役割を果たす。
【００１６】この不純物領域２８の形成方法は、多様な
方法を利用することができるが、図４（ａ）に示すよう
に、まず浮遊ゲート電極２５と制御ゲート電極２７の片
側をフォトレジストマスク３０で覆った後、反対側の基
板部分のみに低濃度でイオンを注入し、さらに注入され
たイオンを拡散させてｎ−不純物領域３１を形成し、次
に図４（ｂ）に示すようにフォトレジストマスク３０を
除去した状態で、浮遊ゲート電極２５と制御ゲート電極
２７の両側の基板部分に高濃度で不純物イオンを注入し
てｎ＋不純物領域３２を形成する。このようにして、ド
レイン領域側にはＬＤＤ構造の不純物領域２８を形成す
る。
方法を利用することができるが、図４（ａ）に示すよう
に、まず浮遊ゲート電極２５と制御ゲート電極２７の片
側をフォトレジストマスク３０で覆った後、反対側の基
板部分のみに低濃度でイオンを注入し、さらに注入され
たイオンを拡散させてｎ−不純物領域３１を形成し、次
に図４（ｂ）に示すようにフォトレジストマスク３０を
除去した状態で、浮遊ゲート電極２５と制御ゲート電極
２７の両側の基板部分に高濃度で不純物イオンを注入し
てｎ＋不純物領域３２を形成する。このようにして、ド
レイン領域側にはＬＤＤ構造の不純物領域２８を形成す
る。
【００１７】このような製造方法およびこの製造方法に
より製造された素子によれば、制御ゲート電極２７は、
浮遊ゲート電極２５の両端部においては、該両端部を囲
んで、該両端部の下面まで覆って形成される。したがっ
て、 （１）セルの大きさを増加させなくても、浮遊ゲート電
極２５と制御ゲート電極２７のオーバーラップ面積を増
加させて、結合度を増加させることができる。その結
果、同一のセル寸法と、同一の誘電体膜（第２ゲート絶
縁膜）を使用して製作された従来の素子に比して、プロ
グラミング特性が改善され、制御ゲート電極２７に印加
される電圧を低くすることができて、電力消耗を減らす
ことができる。 （２）従来の技術で製作された素子と同一の水準の結合
度を有する素子を製作しようとすると、従来の素子より
さらに小さく作ることができるので、集積度を向上させ
ることができ、収益向上及び原価節減にも有利となる。
という利点がある。
より製造された素子によれば、制御ゲート電極２７は、
浮遊ゲート電極２５の両端部においては、該両端部を囲
んで、該両端部の下面まで覆って形成される。したがっ
て、 （１）セルの大きさを増加させなくても、浮遊ゲート電
極２５と制御ゲート電極２７のオーバーラップ面積を増
加させて、結合度を増加させることができる。その結
果、同一のセル寸法と、同一の誘電体膜（第２ゲート絶
縁膜）を使用して製作された従来の素子に比して、プロ
グラミング特性が改善され、制御ゲート電極２７に印加
される電圧を低くすることができて、電力消耗を減らす
ことができる。 （２）従来の技術で製作された素子と同一の水準の結合
度を有する素子を製作しようとすると、従来の素子より
さらに小さく作ることができるので、集積度を向上させ
ることができ、収益向上及び原価節減にも有利となる。
という利点がある。
【００１８】
【発明の効果】このように本発明の非揮発性メモリ素子
及びその製造方法によれば、浮遊ゲート電極と制御ゲー
ト電極の結合度を増加させてプログラミング特性を改善
することができ、結合度が従来と同様で良い場合は集積
度の向上を図ることができる。
及びその製造方法によれば、浮遊ゲート電極と制御ゲー
ト電極の結合度を増加させてプログラミング特性を改善
することができ、結合度が従来と同様で良い場合は集積
度の向上を図ることができる。
【図１】本発明の非揮発性メモリ素子及びその製造方法
の実施の形態を説明するための図で、完成した素子を示
す平面図。
の実施の形態を説明するための図で、完成した素子を示
す平面図。
【図２】同実施の形態を説明するための図で、素子を製
造工程順に示す断面図。
造工程順に示す断面図。
【図３】同実施の形態を説明するための図で、図２に続
く工程を示す断面図。
く工程を示す断面図。
【図４】同実施の形態を説明するための図で、図３に続
く工程を示す断面図。
く工程を示す断面図。
【図５】同実施の形態を説明するための図で、製造途中
の素子の平面図。
の素子の平面図。
【図６】従来の非揮発性メモリ素子を示す断面図。
２１ 半導体基板 ２２ フィールド絶縁膜 ２３ 側壁絶縁膜 ２４ 第１ゲート絶縁膜 ２５ 浮遊ゲート電極 ２６ 第２ゲート絶縁膜 ２７ 制御ゲート電極 ２８ 不純物領域 ２９ 臨時膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (7)
- 【請求項１】 半導体基板のフィールド領域表面にフィ
ールド絶縁膜と臨時膜を積層形成する工程と、 前記フィールド絶縁膜間の前記半導体基板アクティブ領
域表面に第１ゲート絶縁膜を形成する工程と、 前記第１ゲート絶縁膜上に、両端部が前記臨時膜上に延
在するように浮遊ゲート電極を形成する工程と、 前記臨時膜を除去し、前記浮遊ゲート電極の両端部を前
記フィールド絶縁膜上に浮いた状態に延在させる工程
と、 前記浮遊ゲート電極の露出表面に第２ゲート絶縁膜を形
成する工程と、 前記浮遊ゲート電極の両端部においては該両端部を囲
み、該両端部の下面まで覆うようにして、前記第２ゲー
ト絶縁膜が形成された前記浮遊ゲート電極の表面部を覆
うように制御ゲート電極を形成する工程と、 前記浮遊ゲート電極の両側の前記半導体基板に不純物領
域を形成する工程とを具備することを特徴とする非揮発
性メモリ素子の製造方法。 - 【請求項２】 請求項１記載の非揮発性メモリ素子の製
造方法において、前記フィールド絶縁膜および前記臨時
膜を積層形成後、それらフィールド絶縁膜および臨時膜
の側面に側壁絶縁膜を形成する工程を更に含むことを特
徴とする非揮発性メモリ素子の製造方法。 - 【請求項３】 請求項１記載の非揮発性メモリ素子の製
造方法において、前記フィールド絶縁膜、前記第１ゲー
ト絶縁膜および前記第２ゲート絶縁膜はシリコン酸化膜
で形成し、前記臨時膜はシリコン窒化膜で形成すること
を特徴とする非揮発性メモリ素子の製造方法。 - 【請求項４】 請求項１記載の非揮発性メモリ素子の製
造方法において、前記浮遊ゲート電極と制御ゲート電極
はポリシリコンで形成することを特徴とする非揮発性メ
モリ素子の製造方法。 - 【請求項５】 請求項１記載の非揮発性メモリ素子の製
造方法において、前記臨時膜は等方性食刻法によって除
去することを特徴とする非揮発性メモリ素子の製造方
法。 - 【請求項６】 請求項５記載の非揮発性メモリ素子の製
造方法において、前記等方性食刻法はウェットエッチン
グであることを特徴とする非揮発性メモリ素子の製造方
法。 - 【請求項７】 請求項１記載の非揮発性メモリ素子の製
造方法において、前記不純物領域は、不純物をイオン注
入し拡散させて形成することを特徴とする非揮発性メモ
リ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960000013A KR100210857B1 (ko) | 1996-01-03 | 1996-01-03 | 비휘발성 메모리소자 및 그 제조방법 |
| KR1996P-13 | 1996-01-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199619A JPH09199619A (ja) | 1997-07-31 |
| JP2914655B2 true JP2914655B2 (ja) | 1999-07-05 |
Family
ID=19448972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8338742A Expired - Fee Related JP2914655B2 (ja) | 1996-01-03 | 1996-12-18 | 非揮発性メモリ素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2914655B2 (ja) |
| KR (1) | KR100210857B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6682978B1 (en) * | 1999-08-30 | 2004-01-27 | Advanced Micro Devices, Inc. | Integrated circuit having increased gate coupling capacitance |
| KR100317488B1 (ko) * | 1999-12-28 | 2001-12-24 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
| KR101025922B1 (ko) | 2003-12-08 | 2011-03-30 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자의 제조 방법 및 비휘발성 메모리 소자 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5369586A (en) * | 1976-12-03 | 1978-06-21 | Toshiba Corp | Manufacture for mos type transistor |
| JPS5759388A (en) * | 1980-09-27 | 1982-04-09 | Fujitsu Ltd | Semiconductor storage device |
-
1996
- 1996-01-03 KR KR1019960000013A patent/KR100210857B1/ko not_active IP Right Cessation
- 1996-12-18 JP JP8338742A patent/JP2914655B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970060504A (ko) | 1997-08-12 |
| JPH09199619A (ja) | 1997-07-31 |
| KR100210857B1 (ko) | 1999-07-15 |
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