JPH09223692A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09223692A JPH09223692A JP8054124A JP5412496A JPH09223692A JP H09223692 A JPH09223692 A JP H09223692A JP 8054124 A JP8054124 A JP 8054124A JP 5412496 A JP5412496 A JP 5412496A JP H09223692 A JPH09223692 A JP H09223692A
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
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- 239000000463 material Substances 0.000 claims abstract description 12
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- 239000001301 oxygen Substances 0.000 claims abstract description 6
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Landscapes
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 半導体基板がエッチングされたり残渣が発生
したりするのを防止して、信頼性の高い半導体装置を高
い歩留りで製造する。 【解決手段】 Ｓｉ基板１１の表面近傍に埋め込まれた
ＳｉＯ2 膜２７を境界部２３に形成した後、レジスト２
４、２５をマスクにしてメモリセルアレイ部１５及び周
辺回路部１６を別個にエッチングする。ＳｉＯ2 と単結
晶Ｓｉとのエッチング選択比は大きいので、境界部２３
をレジスト２４、２５で覆わなくても、境界部２３にお
けるＳｉ基板１１がエッチングされたり残渣が発生した
りするのを防止することができる。
したりするのを防止して、信頼性の高い半導体装置を高
い歩留りで製造する。 【解決手段】 Ｓｉ基板１１の表面近傍に埋め込まれた
ＳｉＯ2 膜２７を境界部２３に形成した後、レジスト２
４、２５をマスクにしてメモリセルアレイ部１５及び周
辺回路部１６を別個にエッチングする。ＳｉＯ2 と単結
晶Ｓｉとのエッチング選択比は大きいので、境界部２３
をレジスト２４、２５で覆わなくても、境界部２３にお
けるＳｉ基板１１がエッチングされたり残渣が発生した
りするのを防止することができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、第１及び第２
のマスク層をマスクにして第１及び第２の領域を別個に
エッチングする半導体装置の製造方法に関するものであ
る。
のマスク層をマスクにして第１及び第２の領域を別個に
エッチングする半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】図２は、フラッシュＥＥＰＲＯＭ等の様
な積層ゲート構造の浮遊ゲート型不揮発性半導体記憶装
置の製造方法の一従来例を示している。この一従来例で
は、図２（ａ）に示す様に、Ｓｉ基板１１上にゲート酸
化膜としてのＳｉＯ2 膜１２と多結晶Ｓｉ膜１３とを順
次に形成する。
な積層ゲート構造の浮遊ゲート型不揮発性半導体記憶装
置の製造方法の一従来例を示している。この一従来例で
は、図２（ａ）に示す様に、Ｓｉ基板１１上にゲート酸
化膜としてのＳｉＯ2 膜１２と多結晶Ｓｉ膜１３とを順
次に形成する。
【０００３】その後、多結晶Ｓｉ膜１３を制御ゲートの
延在方向とは直交する方向に延びる縞状のパターンにエ
ッチングする。なお、ゲート酸化膜であるＳｉＯ2 膜１
２の膜厚が薄いので、多結晶Ｓｉ膜１３に対するオーバ
エッチングによって、ＳｉＯ2 膜１２もエッチングされ
る。
延在方向とは直交する方向に延びる縞状のパターンにエ
ッチングする。なお、ゲート酸化膜であるＳｉＯ2 膜１
２の膜厚が薄いので、多結晶Ｓｉ膜１３に対するオーバ
エッチングによって、ＳｉＯ2 膜１２もエッチングされ
る。
【０００４】その後、ＳｉＮ膜１４を全面に堆積させ、
このＳｉＮ膜１４のうちでメモリセルアレイ部１５の部
分のみを残して周辺回路部１６の部分を除去する。そし
て、メモリセルアレイ部１５に残したＳｉＮ膜１４の表
面と周辺回路部１６で露出させたＳｉ基板１１の表面と
を酸化して、ＳｉＮ膜１４をＯＮＯ膜１７にすると共に
ゲート酸化膜としてのＳｉＯ2 膜２１を形成する。
このＳｉＮ膜１４のうちでメモリセルアレイ部１５の部
分のみを残して周辺回路部１６の部分を除去する。そし
て、メモリセルアレイ部１５に残したＳｉＮ膜１４の表
面と周辺回路部１６で露出させたＳｉ基板１１の表面と
を酸化して、ＳｉＮ膜１４をＯＮＯ膜１７にすると共に
ゲート酸化膜としてのＳｉＯ2 膜２１を形成する。
【０００５】その後、タングステンポリサイド層２２を
全面に形成し、メモリセルアレイ部１５のうちで周辺回
路部１６との境界部２３以外の部分を覆うパターンと、
周辺回路部１６のゲート電極のパターンとに、タングス
テンポリサイド層２２上でレジスト２４を加工する。
全面に形成し、メモリセルアレイ部１５のうちで周辺回
路部１６との境界部２３以外の部分を覆うパターンと、
周辺回路部１６のゲート電極のパターンとに、タングス
テンポリサイド層２２上でレジスト２４を加工する。
【０００６】そして、レジスト２４をマスクにして、タ
ングステンポリサイド層２２をエッチングして、周辺回
路部１６のゲート電極を形成する。このときも、ＯＮＯ
膜１７及びＳｉＯ2 膜２１の膜厚が薄いので、タングス
テンポリサイド層２２に対するオーバエッチングによっ
て、ＯＮＯ膜１７及びＳｉＯ2 膜２１もエッチングされ
る。
ングステンポリサイド層２２をエッチングして、周辺回
路部１６のゲート電極を形成する。このときも、ＯＮＯ
膜１７及びＳｉＯ2 膜２１の膜厚が薄いので、タングス
テンポリサイド層２２に対するオーバエッチングによっ
て、ＯＮＯ膜１７及びＳｉＯ2 膜２１もエッチングされ
る。
【０００７】次に、図２（ｂ）に示す様に、レジスト２
４を除去し、今度は、メモリセルアレイ部１５の制御ゲ
ートのパターンと、周辺回路部１６のうちでメモリセル
アレイ部１５との境界部２３以外の部分を覆うパターン
とに、レジスト２５を加工する。そして、レジスト２５
をマスクにしてタングステンポリサイド層２２をエッチ
ングして、メモリセルアレイ部１５に制御ゲートを形成
する。
４を除去し、今度は、メモリセルアレイ部１５の制御ゲ
ートのパターンと、周辺回路部１６のうちでメモリセル
アレイ部１５との境界部２３以外の部分を覆うパターン
とに、レジスト２５を加工する。そして、レジスト２５
をマスクにしてタングステンポリサイド層２２をエッチ
ングして、メモリセルアレイ部１５に制御ゲートを形成
する。
【０００８】次に、図２（ｃ）に示す様に、引き続きレ
ジスト２５をマスクにしてＯＮＯ膜１７と多結晶Ｓｉ膜
１３とをエッチングして、メモリセルアレイ部１５に浮
遊ゲートを形成する。
ジスト２５をマスクにしてＯＮＯ膜１７と多結晶Ｓｉ膜
１３とをエッチングして、メモリセルアレイ部１５に浮
遊ゲートを形成する。
【０００９】
【発明が解決しようとする課題】ところが、多結晶Ｓｉ
と単結晶Ｓｉとのエッチング選択比は小さい。このた
め、図２（ｂ）に示した様に、メモリセルアレイ部１５
におけるタングステンポリサイド層２２のエッチングに
伴って、境界部２３のＳｉ基板１１がエッチングされ
る。また、図２（ｃ）に示した様に、多結晶Ｓｉ膜１３
のエッチングに伴って、境界部２３のＳｉ基板１１が更
にエッチングされる。
と単結晶Ｓｉとのエッチング選択比は小さい。このた
め、図２（ｂ）に示した様に、メモリセルアレイ部１５
におけるタングステンポリサイド層２２のエッチングに
伴って、境界部２３のＳｉ基板１１がエッチングされ
る。また、図２（ｃ）に示した様に、多結晶Ｓｉ膜１３
のエッチングに伴って、境界部２３のＳｉ基板１１が更
にエッチングされる。
【００１０】しかも、図２（ｃ）に示した様に、Ｓｉ基
板１１のエッチングに伴って、原因不明の残渣２６も発
生する。従って、図２に示した一従来例では、信頼性の
高い半導体装置を高い歩留りで製造することが困難であ
った。
板１１のエッチングに伴って、原因不明の残渣２６も発
生する。従って、図２に示した一従来例では、信頼性の
高い半導体装置を高い歩留りで製造することが困難であ
った。
【００１１】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、第１の領域のうちで第２の領域との境界部
以外の部分を覆うと共に第２の領域を選択的に覆う第１
のマスク層をマスクにして、半導体基板を露出させる第
１のエッチングを行う工程と、前記第１の領域を選択的
に覆うと共に前記第２の領域のうちで前記第１の領域と
の境界部以外の部分を覆う第２のマスク層をマスクにし
て、前記半導体基板を露出させる第２のエッチングを行
う工程とを具備する半導体装置の製造方法において、前
記半導体基板とはエッチング特性が異なる材料膜を前記
境界部の前記半導体基板に埋め込み、前記材料膜の埋め
込みよりも後に前記第１及び第２のエッチングを行うこ
とを特徴としている。
製造方法は、第１の領域のうちで第２の領域との境界部
以外の部分を覆うと共に第２の領域を選択的に覆う第１
のマスク層をマスクにして、半導体基板を露出させる第
１のエッチングを行う工程と、前記第１の領域を選択的
に覆うと共に前記第２の領域のうちで前記第１の領域と
の境界部以外の部分を覆う第２のマスク層をマスクにし
て、前記半導体基板を露出させる第２のエッチングを行
う工程とを具備する半導体装置の製造方法において、前
記半導体基板とはエッチング特性が異なる材料膜を前記
境界部の前記半導体基板に埋め込み、前記材料膜の埋め
込みよりも後に前記第１及び第２のエッチングを行うこ
とを特徴としている。
【００１２】請求項２の半導体装置の製造方法は、前記
半導体基板に対する酸素のイオン注入によって形成した
半導体酸化膜を前記材料膜にすることを特徴としてい
る。
半導体基板に対する酸素のイオン注入によって形成した
半導体酸化膜を前記材料膜にすることを特徴としてい
る。
【００１３】請求項１の半導体装置の製造方法では、半
導体基板とはエッチング特性が異なる材料膜を第１及び
第２の領域同士の境界部における半導体基板に埋め込ん
だ後に第１及び第２の領域に対するエッチングを行って
いるので、第１及び第２の領域同士の境界部を第１及び
第２のマスク層の何れでも覆わなくても、境界部におけ
る半導体基板がエッチングされたり残渣が発生したりす
るのを防止することができる。
導体基板とはエッチング特性が異なる材料膜を第１及び
第２の領域同士の境界部における半導体基板に埋め込ん
だ後に第１及び第２の領域に対するエッチングを行って
いるので、第１及び第２の領域同士の境界部を第１及び
第２のマスク層の何れでも覆わなくても、境界部におけ
る半導体基板がエッチングされたり残渣が発生したりす
るのを防止することができる。
【００１４】請求項２の半導体装置の製造方法では、半
導体基板に対する酸素のイオン注入によって形成した半
導体酸化膜を材料膜にしているので、この材料膜を簡易
に形成することができる。
導体基板に対する酸素のイオン注入によって形成した半
導体酸化膜を材料膜にしているので、この材料膜を簡易
に形成することができる。
【００１５】
【発明の実施の形態】以下、フラッシュＥＥＰＲＯＭの
製造に適用した本願の発明の一実施形態を、図１を参照
しながら説明する。本実施形態では、図１（ａ）に示す
様に、メモリセルアレイ部１５と周辺回路部１６との境
界部２３におけるＳｉ基板１１に酸素をイオン注入する
ことによって、Ｓｉ基板１１の表面近傍に埋め込まれた
ＳｉＯ2 膜２７を境界部２３に形成する。
製造に適用した本願の発明の一実施形態を、図１を参照
しながら説明する。本実施形態では、図１（ａ）に示す
様に、メモリセルアレイ部１５と周辺回路部１６との境
界部２３におけるＳｉ基板１１に酸素をイオン注入する
ことによって、Ｓｉ基板１１の表面近傍に埋め込まれた
ＳｉＯ2 膜２７を境界部２３に形成する。
【００１６】そして、Ｓｉ基板１１上にゲート酸化膜と
してのＳｉＯ2 膜１２と多結晶Ｓｉ膜１３とを順次に形
成し、多結晶Ｓｉ膜１３を制御ゲートの延在方向とは直
交する方向に延びる縞状のパターンにエッチングする。
してのＳｉＯ2 膜１２と多結晶Ｓｉ膜１３とを順次に形
成し、多結晶Ｓｉ膜１３を制御ゲートの延在方向とは直
交する方向に延びる縞状のパターンにエッチングする。
【００１７】その後、ＳｉＮ膜１４を全面に堆積させ、
このＳｉＮ膜１４のうちでメモリセルアレイ部１５の部
分のみを残して周辺回路部１６の部分を除去する。そし
て、メモリセルアレイ部１５に残したＳｉＮ膜１４の表
面と周辺回路部１６で露出させたＳｉ基板１１の表面と
を酸化して、ＳｉＮ膜１４をＯＮＯ膜１７にすると共に
ゲート酸化膜としてのＳｉＯ2 膜２１を形成する。
このＳｉＮ膜１４のうちでメモリセルアレイ部１５の部
分のみを残して周辺回路部１６の部分を除去する。そし
て、メモリセルアレイ部１５に残したＳｉＮ膜１４の表
面と周辺回路部１６で露出させたＳｉ基板１１の表面と
を酸化して、ＳｉＮ膜１４をＯＮＯ膜１７にすると共に
ゲート酸化膜としてのＳｉＯ2 膜２１を形成する。
【００１８】その後、タングステンポリサイド層２２を
全面に形成し、メモリセルアレイ部１５のうちで周辺回
路部１６との境界部２３以外の部分を覆うパターンと、
周辺回路部１６のゲート電極のパターンとに、タングス
テンポリサイド層２２上でレジスト２４を加工する。そ
して、レジスト２４をマスクにして、タングステンポリ
サイド層２２をエッチングして、周辺回路部１６のゲー
ト電極を形成する。
全面に形成し、メモリセルアレイ部１５のうちで周辺回
路部１６との境界部２３以外の部分を覆うパターンと、
周辺回路部１６のゲート電極のパターンとに、タングス
テンポリサイド層２２上でレジスト２４を加工する。そ
して、レジスト２４をマスクにして、タングステンポリ
サイド層２２をエッチングして、周辺回路部１６のゲー
ト電極を形成する。
【００１９】次に、図１（ｂ）に示す様に、レジスト２
４を除去し、今度は、メモリセルアレイ部１５の制御ゲ
ートのパターンと、周辺回路部１６のうちでメモリセル
アレイ部１５との境界部２３以外の部分を覆うパターン
とに、レジスト２５を加工する。そして、レジスト２５
をマスクにしてタングステンポリサイド層２２をエッチ
ングして、メモリセルアレイ部１５に制御ゲートを形成
する。
４を除去し、今度は、メモリセルアレイ部１５の制御ゲ
ートのパターンと、周辺回路部１６のうちでメモリセル
アレイ部１５との境界部２３以外の部分を覆うパターン
とに、レジスト２５を加工する。そして、レジスト２５
をマスクにしてタングステンポリサイド層２２をエッチ
ングして、メモリセルアレイ部１５に制御ゲートを形成
する。
【００２０】次に、図１（ｃ）に示す様に、引き続きレ
ジスト２５をマスクにしてＯＮＯ膜１７と多結晶Ｓｉ膜
１３とをエッチングして、メモリセルアレイ部１５に浮
遊ゲートを形成する。
ジスト２５をマスクにしてＯＮＯ膜１７と多結晶Ｓｉ膜
１３とをエッチングして、メモリセルアレイ部１５に浮
遊ゲートを形成する。
【００２１】以上の様な本実施形態では、Ｓｉ基板１１
の表面近傍にＳｉＯ2 膜２７を埋め込んでおり、ＳｉＯ
2 と単結晶Ｓｉとのエッチング選択比は大きい。このた
め、図１（ｂ）（ｃ）に示した様に、メモリセルアレイ
部１５におけるタングステンポリサイド層２２や多結晶
Ｓｉ膜１３をエッチングしても、境界部２３のＳｉ基板
１１がその表面近傍を除いてエッチングされない。
の表面近傍にＳｉＯ2 膜２７を埋め込んでおり、ＳｉＯ
2 と単結晶Ｓｉとのエッチング選択比は大きい。このた
め、図１（ｂ）（ｃ）に示した様に、メモリセルアレイ
部１５におけるタングステンポリサイド層２２や多結晶
Ｓｉ膜１３をエッチングしても、境界部２３のＳｉ基板
１１がその表面近傍を除いてエッチングされない。
【００２２】しかも、図２に示した一従来例の様に原因
不明の残渣２６も発生しない。従って、本実施形態で
は、信頼性の高いフラッシュＥＥＰＲＯＭを高い歩留り
で製造することができる。
不明の残渣２６も発生しない。従って、本実施形態で
は、信頼性の高いフラッシュＥＥＰＲＯＭを高い歩留り
で製造することができる。
【００２３】なお、以上の実施形態では、Ｓｉ基板１１
に対する酸素のイオン注入によって、Ｓｉ基板１１に埋
め込まれたＳｉＯ2 膜２７を形成しているが、イオン注
入以外の方法でＳｉＯ2 膜２７を形成してもよく、例え
ば、堆積させたＳｉＯ2 膜２７でＳｉ基板１１の溝を埋
め込んでもよい。
に対する酸素のイオン注入によって、Ｓｉ基板１１に埋
め込まれたＳｉＯ2 膜２７を形成しているが、イオン注
入以外の方法でＳｉＯ2 膜２７を形成してもよく、例え
ば、堆積させたＳｉＯ2 膜２７でＳｉ基板１１の溝を埋
め込んでもよい。
【００２４】また、以上の実施形態では、Ｓｉ基板１１
がエッチングされるのを防止するためにＳｉＯ2 膜２７
を用いているが、単結晶Ｓｉとのエッチング選択比が大
きければ、ＳｉＯ2 膜２７以外の膜を用いてもよい。更
に、以上の実施形態はフラッシュＥＥＰＲＯＭの製造に
本願の発明を適用したものであるが、本願の発明はフラ
ッシュＥＥＰＲＯＭ以外の半導体装置の製造にも適用す
ることができる。
がエッチングされるのを防止するためにＳｉＯ2 膜２７
を用いているが、単結晶Ｓｉとのエッチング選択比が大
きければ、ＳｉＯ2 膜２７以外の膜を用いてもよい。更
に、以上の実施形態はフラッシュＥＥＰＲＯＭの製造に
本願の発明を適用したものであるが、本願の発明はフラ
ッシュＥＥＰＲＯＭ以外の半導体装置の製造にも適用す
ることができる。
【００２５】
【発明の効果】請求項１の半導体装置の製造方法では、
第１及び第２の領域同士の境界部を第１及び第２のマス
ク層の何れでも覆わなくても、境界部における半導体基
板がエッチングされたり残渣が発生したりするのを防止
することができるので、信頼性の高い半導体装置を高い
歩留りで製造することができる。
第１及び第２の領域同士の境界部を第１及び第２のマス
ク層の何れでも覆わなくても、境界部における半導体基
板がエッチングされたり残渣が発生したりするのを防止
することができるので、信頼性の高い半導体装置を高い
歩留りで製造することができる。
【００２６】請求項２の半導体装置の製造方法では、半
導体基板とはエッチング特性が異なる材料膜を簡易に形
成することができるので、信頼性の高い半導体装置を低
コストで製造することができる。
導体基板とはエッチング特性が異なる材料膜を簡易に形
成することができるので、信頼性の高い半導体装置を低
コストで製造することができる。
【図１】本願の発明の一実施形態を順次に示す側断面図
である。
である。
【図２】本願の発明の一従来例を順次に示す側断面図で
ある。
ある。
１１ Ｓｉ基板 １５ メモリセルアレイ部 １６ 周辺回路部 ２３ 境界部 ２４ レジスト ２５ レジスト ２７ ＳｉＯ2 膜
Claims (2)
- 【請求項１】 第１の領域のうちで第２の領域との境界
部以外の部分を覆うと共に第２の領域を選択的に覆う第
１のマスク層をマスクにして、半導体基板を露出させる
第１のエッチングを行う工程と、 前記第１の領域を選択的に覆うと共に前記第２の領域の
うちで前記第１の領域との境界部以外の部分を覆う第２
のマスク層をマスクにして、前記半導体基板を露出させ
る第２のエッチングを行う工程とを具備する半導体装置
の製造方法において、 前記半導体基板とはエッチング特性が異なる材料膜を前
記境界部の前記半導体基板に埋め込み、 前記材料膜の埋め込みよりも後に前記第１及び第２のエ
ッチングを行うことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記半導体基板に対する酸素のイオン注
入によって形成した半導体酸化膜を前記材料膜にするこ
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8054124A JPH09223692A (ja) | 1996-02-16 | 1996-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8054124A JPH09223692A (ja) | 1996-02-16 | 1996-02-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223692A true JPH09223692A (ja) | 1997-08-26 |
Family
ID=12961857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8054124A Pending JPH09223692A (ja) | 1996-02-16 | 1996-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09223692A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374954B1 (ko) * | 1999-07-08 | 2003-03-06 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 |
-
1996
- 1996-02-16 JP JP8054124A patent/JPH09223692A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374954B1 (ko) * | 1999-07-08 | 2003-03-06 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 |
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