KR20020045890A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, FeRAM 캐패시터 형성공정시 예정된 크기의 정전용량을 확보할 수 있도록 하기 위하여, 하부전극과 상부전극 사이에 개재되는 강유전성의 유전체막의 손상을 방지하도록 유전체막 상부에 식각장벽층을 형성하고 그 상부에 상부전극을 형성하는 구조로 캐패시터를 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 .에프.이.램. ( ferroelectric RAM, 이하에서 FeRAM 이라 함 ) 캐패시터의 유전체막이 손상되는 현상을 방지하여 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( Eo X Er X A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.

그러나, 제조공정이 복잡하고 단차를 증가시켜 반도체소자의 고집적화를 어렵게 하였다.

그리하여, 유전상수 Er 이 높은 강유전성의 탄탈륨산화막 ( Ta2O5 ), BST ( (Ba,Sr)TiO3 ) 막 또는 PZT ( Pb(Zr1-XTiX)O3 ) (단, X,Y 는 조성비) 막으로 상기 수식에서 유전체막의 두께를 나타내는 상기 T 의 두께를 얇게 하여 고유전율을 갖는 유전체막을 형성함으로써 반도체소자의 고집적화를 가능하게 하였다.

도시되진않았으나, 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.

먼저, 하부절연층이 구비되는 반도체기판에 저장전극용 콘택플러그를 형성한다. 이때, 상기 하부절연층은 소자분리막, 워드라인 또는 비트라인을 형성하고 그 상부를 평탄화시키는 층간절연막으로 형성된다.

그 다음, 상기 콘택플러그 상부에 하부전극을 형성하고 그 상부에 강유전성의 유전체막과 상부전극을 형성한다.

그리고, 플라즈마 식각공정으로 상부전극, 유전체막 및 하부전극을 순차적으로 식각하여 캐패시터를 형성하였다.

상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 상부전극의 플라즈마 식각공정시 상기 유전체막의 표면이 손상되고 후속 유전체막 식각공정시 유전체막의 표면이 플라즈마에 의하여 손상될 수 있어 예정된 크기의 정전용량을 확보할 수 없는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 강유전성의 유전체막 상부에 식각장벽층을 형성하고 그 상부에 상부전극을 형성함으로써 캐패시터의 패터닝공정시 실시되는 플라즈마 식각 공정시 유전체막의 손상을 최소화시켜 예정된 크기의 정전용량을 확보할 수 있는 캐패시터를 형성하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 반도체기판13 : 하부전극용 도전층

15 : 유전체막17 : 식각장벽층

19 : 제1감광막패턴21 : 상부전극용 도전층

23 : 제2감광막패턴25 : 상부전극

27 : 제3감광막패턴29 : 하부전극

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

반도체기판 상부에 하부전극용 도전층, 유전체막 및 식각장벽층을 형성하는 공정과,

상부전극 영역의 외측 일부를 제외한 상부전극 영역의 식각장벽층을 식각하여 패터닝하는 공정과,

전체표면상부에 상부전극용 도전층을 형성하는 공정과,

상기 상부전극용 도전층을 패터닝하여 상부전극을 형성하는 공정과,

상기 유전체막과 하부전극용 도전층을 패터닝하는 공정과,

상기 식각장벽층을 제거하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

도 1a를 참조하면, 하부절연층이 구비되는 반도체기판(11)에 저장전극용 콘택플러그(도시안됨)를 형성한다. 이때, 상기 하부절연층은 소자분리막, 워드라인 또는 비트라인을 형성하고 그 상부를 평탄화시키는 층간절연막으로 형성된다.

여기서, 상기 콘택플러그는 저장전극 콘택마스크를 이용한 식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판의 불순물 접합영역을 노출시키는 콘택홀을 형성하고 상기 콘택홀을 통하여 상기 반도체기판(11)에 접속되는 폴리실리콘으로 형성한 다음, 평탄화 식각하여 형성한다.

그 다음, 전체표면상부에 하부전극용 도전층(13), 유전체막(15) 및 식각장벽층(17)을 순차적으로 적층한다.

이때, 상기 하부전극용 도전층(13)은 300 ∼ 2000 Å 두께로 형성한다. 그리고, 상기 유전체막(15)은 탄탈륨산화막 ( Ta2O5 ), BST ( (Ba,Sr)TiO3 ) 막 또는 PZT ( Pb(Zr1-XTiX)O3 ) (단, X,Y 는 조성비) 막과 같은 강유전성 박막으로 형성하되, 100 ∼ 2400 Å 두께로 형성한다. 그리고, 상기 식각장벽층(17)은 산화막이나 질화막으로 형성한다.

그 다음, 상기 식각장벽층(17) 상부에 제1감광막패턴(19)을 형성한다. 이때, 상기 제1감광막패턴(19)은 상부전극 영역의 외측 일부를 제외한 상부전극 영역을 도포하는 노광마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.

도 1b를 참조하면, 상기 제1감광막패턴(19)을 마스크로하여 상기 식각장벽층(17)을 식각한다.

그 다음, 상기 제1감광막패턴(19)을 제거한다.

도 1c를 참조하면, 전체표면상부에 상부전극용 도전층(21)을 형성한다. 이때, 상기 상부전극용 도전층(21)은 상기 하부전극용 도전층(13)과 같은 물질로 300 ∼ 2000 Å 두께만큼 형성한다.

그리고, 상기 상부전극용 도전층(21) 상부에 제2감광막패턴(23)을 형성한다. 이때, 상기 제2감광막패턴(23)은 상부전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.

도 1d를 참조하면, 상기 제2감광막패턴(23)을 마스크로하여 상기 상부전극용 도전층(21)을 플라즈마 식각하여 상부전극(25)을 형성한다. 이때, 상기 식각장벽층(17)이 상기 유전체막(15)의 손상을 방지한다.

도 1e를 참조하면, 상기 제2감광막패턴(23)을 제거하고 전체표면상부에 유전체막(15)과 하부전극용 도전층(13)을 식각할 수 있는 노광 마스크(도시안됨)를 이용한 노광 및 현상공정으로 제3감광막패턴(23)을 형성한다.

도 1f를 참조하면, 상기 제3감광막패턴(23)을 마스크로 하여 상기 식각장벽층(17), 유전체막(15) 및 하부전극용 도전층(13)을 식각하여 하부전극(29)을 형성한다.

그 다음, 상기 식각장벽층(17)을 제거한다. 이때, 상기 식각장벽층(17)이 산화막인 경우는 BOE 용액을 이용하여 제거하고, 질화막인 경우는 인산용액을 이용하여 제거한다.

또한, 상기 식각장벽층(17)이 산화막인 경우는 남겨 후속 공정에서 층간절연막으로 활용할 수도 있다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 하부전극용 도전층 상에 구비되는 유전체막을 보호하기 위하여 식각장벽층을 형성하고 상부전극을 패터닝함으로써 상기 유전체막의 손상을 방지하여 예정된 크기의 정전용량이 구비되는 캐패시터를 형성하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Claims (8)

1. (a) 반도체기판 상부에 하부전극용 도전층, 유전체막 및 식각장벽층을 형성하는 공정과,

   (b) 상부전극 영역의 외측 일부를 제외한 상부전극 영역의 식각장벽층을 식각하여 패터닝하는 공정과,

   (c) 전체표면상부에 상부전극용 도전층을 형성하는 공정과,

   (d) 상기 상부전극용 도전층을 패터닝하여 상부전극을 형성하는 공정과,

   (e) 상기 유전체막과 하부전극용 도전층을 패터닝하는 공정과,

   (f) 상기 식각장벽층을 제거하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   (a) 상기 하부전극용 도전층은 300 ∼ 2000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   (a) 의 유전체막은 100 ∼ 2400 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   (a) 식각장벽층은 산화막이나 질화막으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
5. 제 1 항에 있어서,

   (c) 의 상부전극용 도전층은 300 ∼ 2000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
6. 제 1 항에 있어서,

   (b),(d),(e) 의 패터닝 공정은 플라즈마 식각공정으로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
7. 제 1 항에 있어서,

   (f) 의 식각장벽층 제거 공정은 상기 식각장벽층이 산화막일 때 BOE 용액으로 실시하고 질화막일 때 인산용액으로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
8. 제 1 항에 있어서,

   (f) 의 식각장벽층 제거공정은 상기 식각장벽층이 산화막인 경우 생략하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.