TWI376033B - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 105
- 239000000758 substrate Substances 0.000 claims description 156
- 239000010410 layer Substances 0.000 claims description 24
- 238000005468 ion implantation Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 16
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 9
- 229910003460 diamond Inorganic materials 0.000 claims description 8
- 239000010432 diamond Substances 0.000 claims description 8
- 229910052594 sapphire Inorganic materials 0.000 claims description 8
- 239000010980 sapphire Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 6
- 239000002344 surface layer Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 238000012986 modification Methods 0.000 description 15
- 230000004048 modification Effects 0.000 description 15
- 230000000052 comparative effect Effects 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 239000004020 conductor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000020169 heat generation Effects 0.000 description 8
- 239000006185 dispersion Substances 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- -1 cerium ions Chemical class 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 240000004050 Pentaglottis sempervirens Species 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 241000251468 Actinopterygii Species 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 241000894007 species Species 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H01L29/2003—Nitride compounds
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Description
1376033 九、發明說明 【發明所屬之技術領域】 本發明係關於半導體裝置,特別是關於,於使得GaN 等發熱密度高的電力放大元件之熱分散變得容易之電極配 置具有特徵之半導體裝置。 【先前技術】 於高頻帶使用之半導體裝置,例如微波電力放大裝 置,係由:場效型電晶體等之主動元件及電阻或電容器等 之被動元件、傳送高頻訊號之微波導波線等之電路元件所 構成。 此等電路元件’例如係形成於半絕緣性基板上。於半 絕緣性基板的背面形成有接地用電極。而且,在將電路元 件接地之情形時,例如介由貫穿半絕緣性基板之貫穿孔 (VIA :貫穿孔),設置於半絕緣性基板上之電路元件與形 成於半絕緣性基板的背面之接地用電極被電性連接(例 如’參照專利文獻1及專利文獻2)。此外,有專利文獻3 至5所示之技術被揭露。 關於以往例子之半導體裝置’例如如第1圖所示般, 於基板10上,閘極24、源極20及汲極22係具有複數的 指狀部,每個閘極24、源極20及汲極22係捆紮複數的 指狀部來形成端子用電極。閘極24、源極20及汲極22 中具有複數的指狀部形狀之部分,係如第〗圖所示般,形 成活性區域A,且形成發熱部。 -4- 1376033 於第1圖之例子中,於一端配置有:閘極端子Gl、 G2、…、G4、源極端子SI、S2.....S5’於另一端’配 置有汲極端子D。 於基板10的表面附近,於閘極24、源極20及汲極 22的下部之基板10上形成有活性區域AA。 於第1圖之例子中,於活性區域AA附近之源極端子 SI、S2.....S5中,從基板10的背面形成有貫穿孔 (VIA:貫穿孔)SC1、SC2.....SC5,於基板10的背面形 成有接地導體。而且,在將電路元件予以接地之情形時, 介由貫穿基板10之貫穿孔SCI、SC2.....SC5,設置於 基板10上之電路元件與形成於基板10的背面之接地導體 被電性連接。 另外,閘極端子Gl、G2.....G4,係藉由接合導線 等而被連接於周邊的半導體晶片,另外,汲極端子D也 是藉由接合導線而被連接於周邊的半導體晶片。 如前述般,於以往之半導體裝置中,於1個連續的活 性區域上配置有:閘極24、源極20及汲極22之複數個 指狀部,因此,要使於活性區域AA所產生的熱源分散有 其困難。特別是GaN等發熱密度高,會顯著損及電力放 大元件的動作性能。 例如,藉由使源極20與閘極24間、汲極22與閘極 24間等之電極間隔變寬,某種程度可以使在活性區域AA 所產生的熱源分散。但是,其效果爲電極間隔尺寸的倒數 而變小。 -5- 1376033 即藉由使用將電極間隔變寬的構成,爲了設定相同的 電流容量,配線變長,寄生容量增加。另外,藉由使用將 電極間隔變寬之構成,閘極的配線變長爲約2倍程度,閘 極配線本身的導體損失變大。另外,藉由使用將電極間隔 變寬之構成,閘極24及汲極22之配線變長至約2倍程 度,所以,閘極配線及汲極配線本身的導體損失變大。 [專利文獻1]日本專利特開平2-288409號公報 [專利文獻2]日本專利特開200 1 -28425號公報 [專利文獻3]日本專利特開昭57- 1 60 1 48號公報 [專利文獻4]日本專利特開平8-2 1 3409號公報 [專利文獻5]美國專利第7 1 3 5 747號說明書 【發明內容】 [發明所欲解決之課題] 本發明之目的,在於提供:使熱放散效率提高的半導 體裝置。 具體而言,本發明的目的,在於提供:使電力密度 高、發熱密度高之半導體裝置的熱分散變得容易之電極配 置° 特別是,本發明之目的,在於提供:使GaN等之發 熱密度高的電力放大元件的熱分散變得容易之電極配置。 [解決課題之手段] 如依據達成前述目的之本發明的一型態,在於提供一 -6- 1376033 種半導體裝置,其特徵爲具備:基板:及配置於前述基板 的第1表面,且個別具有複數的指狀部之閘極、源極及汲 極;及配置於前述基板的第1表面,每一前述閘極、前述 源極及前述汲極地,將複數的指狀部個別地捆紮所形成的 閘極端子、源極端子及汲極端子;及配置於前述閘極、前 述源極及前述汲極的下部之前述基板上的活性區域;及鄰 接前述活性區域而配置於前述閘極、前述源極及前述汲極 的下部之前述基板上的非活性區域:及連接於前述源極端 子之貫穿孔,前述活性區域係條紋狀地被分割爲複數,且 前述閘極係成爲魚骨狀配置,該魚骨狀配置之匯流排線係 被配置於條紋狀的非活性區域。 進一步地,前述汲極爲魚骨狀配置。 藉由將活性區域分割爲條紋狀,與電極間隔同樣地, 於其正交的方向,熱源也被分散配置。 另外,前述源極或前述汲極的條紋狀之非活性區域上 的部分,係具有空氣橋構造。 藉由使非活性區域的電極做成空氣橋構造,與基板之 間可以形成氣隙(空氣層),寄生容量得以降低。 另外’前述閘極及前述汲極的條紋狀之前述活性區域 上的源極的部分,係具有空氣橋構造。 藉由使前述閘極及前述汲極的條紋狀之活性區域上的 前述源極的部分成爲空氣橋構造,與基板之間可以形成氣 隙(空氣層),寄生容量得以降低。 另外’前述閘極’係從粗供給線成爲魚骨狀地配置前 1376033 述閘極。 另外,前述汲極,係從粗供給線成爲魚骨狀地配置前 述汲極。 藉由從粗供給線成爲魚骨狀地配置閘極及汲極,導體 損失被減半。 另外,前述基板,係:SiC基板、GaN基板、於SiC 基板上形成有GaN磊晶層之基板、於SiC基板上形成有 由GaN/GaAIN所形成的異質接合磊晶層之基板、藍寶石 基板、或鑽石基板。 另外,前述基板,係於表層具有導電性的半導體基 板,且是藉由離子植入來形成前述非活性區域。 另外,前述基板,係_於表層具有導電性的半導體基 板,且是藉由平台型蝕刻法來形成前述非活性區域^ 另外,前述基板’係半絕緣性半導體基板,且是藉由 離子植入或擴散來形成前述活性區域。 另外’前述基板’係半絕緣性半導體基板,爲藉由離 子植入或擴散來形成前述活性區域,且是藉由離子植入來 形成前述非活性區域。 [發明效果] 如依據本發明,可以提供使熱放散效率提升的半導體 裝置。 另外’如依據本發明’可以提供:使得電力密度高、 發熱密度高的半導體裝置之熱分散變得容易的電極配置。 -8 - 1376033 另外,如依據本發明,可以提供:使得GaN 熱密度高的電力放大元件的熱分散變得容易之電桓 【實施方式】 接著,參照圖面來說明本發明之實施型態。& 面之記載中,對於相同或類似的部分賦予相同或葉 號。但是,應注意,圖面爲模型形式者’與現實等 同。另外,當然也包含圖面相互間,相互的尺寸I 率有不同的部分。 另外,以下所示之實施型態,係舉例表示用ΰ 明的技術思想予以具體化之裝置或方法者,此發曰j 思想,並不是將各構成構件的配置等界定爲下述幸 明之技術思想,在申請專利範圍內,可以加上種 更。 [比較例] (比較例1) 第4圖係表示關於本發明的比較例1之半導售 模型平面圖案構成圖。 關於本發明的比較例1之半導體裝置,係如穿 示般,具備:基板10;及配置於基板10的第1¾ 個別具有複數的指狀部之閘極24、源極20及汲極 配置於基板10的第1表面,每一閘極24、源極 極22地,將複數的指狀部個別地捆紮所形成的障 等之發 配置。 以下圖 似的符 會有不 係或比 將本發 的技術 。本發 種的變 €裝置的 :4圖所 i面,且 22 ;及 20及汲 丨極端子 -9- 1376033 G1、G2.....G4、源極端子SI、S2.....S5及汲極端子 D;及配置於閘極24、源極20及汲極22的下部之基板 1〇上的活性區域AA1、AA2.....AA5 :及鄰接活性區域 AA1、AA2.....AA5而配置於閘極24、源極20及汲極 22的下部之基板10上的非活性區域B A (省略圖示,參照 後述的第11圖);及連接於源極端子SI、S2.....S5之 貫穿孔 SCI、SC2、…SC5,活性區域 AA1、AA2..... AA5係條紋狀地被分割爲複數。 在第4圖的構成例子中,各部的尺寸,例如單元寬 W1 爲約 120μιη、W2 約 80μιη、單元長 W3 約 200μιη、W4 約120μπι,閘極寬WG整體上,爲200μιηχ6個χ4單元= 4.8 m m之程度。 (比較例2) 另外,第5圖係表示關於本發明的比較例2之半導體 裝置的模型平面圖案構成圖。 關於本發明之比較例2之半導體裝置,係如第5圖所 示般,具備:基板10:及配置於基板10的第1表面,且 個別具有複數的指狀部之閘極24、源極20及汲極22;及 配置於基板10的第1表面,每一閘極24、源極20及汲 極22地,將複數的指狀部個別地捆紮所形成的閘極端子
Gl、G2.....G4、源極端子SI、S2.....S5及汲極端子 D;及配置於閘極24、源極20及汲極22的下部之基板 10上的活性區域AA1、AA2.....AA5;及鄰接活性區域 -10- 1376033 AAl、AA2、…、AA5而配置於聞極24、源極20及汲極 22的下部之基板10上的非活性區域B A (省略圖示,參照 後述的第11圖);及連接於源極端子SI、S2.....S5之 貫穿孑L SCI、SC2、…SC5 ’活性區域 AAl、AA2..... AA5係條紋狀地被分割爲複數,進而,源極20及汲極22 的條紋狀的非活性區域BA上的部分,係具有空氣橋30 之構造。 . 第5圖的構成例子中,各部的尺寸,例如單元寬W1 係約 120μηι、W2 約 80μιη、單元長 W3 約 400μηι、W4 約 Ι20μηι,閘極寬 WG整體上,爲40μηιχ5χ6個χ4單元= 4.8 mm之程度。 藉由配置空氣橋30,單元長W3成爲比較例1的2 倍。 [第1實施型態] 第2圖係表示關於本發明之第1實施型態的半導體裝 置的模型平面圖案構成圖。 關於本發明之第1實施型態的半導體裝置,係如第2 圖所示般,具備:基板10:及配置於基板10的第1表 面,且個別具有複數的指狀部之閘極24、源極20及汲極 22;及配置於基板10的第1表面,每一閘極24、源極20 及汲極22地,將複數的指狀部個別地捆紮所形成的閘極 端子Gl、G2、…、G4、源極端子SI、S2.....S5及汲 極端子D;及配置於聞極24、源極20及汲極22的下部 -11 - 1376033 另外,藉由從粗供給線成爲魚骨狀地配置閘極24, 導體損失可被減半。 於第2圖的構成例子中,各部的尺寸,例如單元寬 W1 係約 Ι20μηι、W2 約 80μπι、單元長 W3 約 400μιη、W4 約120μιη,閘極寬WG整體上,爲4(^111)<5><6個)<4單元= 3 · 2mm之程度。 基板爲:例如SiC基板、GaN基板、於SiC基板上形 成有 GaN磊晶層之基板、於 SiC基板上形成有由 GaN/GaAIN所形成的異質接合磊晶層之基板、藍寶石基 板、或鑽石基板。 (空氣橋構造) 第10圖係表示關於本發明之第1實施型態的半導體 裝置中,於活性區域ΑΑι、AA2、…直接形成源極20,於 半絕緣性基板10上形成有藉由空氣橋30的構造之氣隙 14的半導體裝置之模型剖面構造圖。第1〇圖係於第u 圖的平面圖案構成圖中,對應沿著I— I線予以切斷之剖 面構造。第2圖所示之空氣橋30,例如係如第10圖所示 般,形成於非活性區域BA上的部分。另外,第18圖係 表示對應第10圖的模型鳥瞰圖。藉由氣隙1 4,可以降低 空氣橋30的構造部分之源極20的寄生容量Cp,整體而 言,源極20與基板1〇間的容量被降低。 (平面圖案構成) -13- 1376033 第11圖係表不關於本發明的第1實施型態之半導體 裝置中,於活性區域AA1、AA2、…及非活性區域BA上 形成有源極20、閘極24、汲極22之半導體裝置的模型平 面圖案構成圖。第2圖中,非活性區域BA係如第11圖 所示般,條紋狀地被配置於條紋狀的活性區域 AA1、 AA2、…之間。 第12圖係表示說明關於本發明之第1實施型態的半 導體裝置中,裝置區域DA、汲極端子D、源極端子si、 S2.....汲極端子Dl、D2、…及平台區域MA(非活性區 域 BA)的配置之模型平面圖案圖。活性區域 AA1、 AA2.....AAn係條紋狀地被配置於裝置區域DA內,進 而,如第11圖所示般,非活性區域BA係被配置於活性 區域AA1、AA2.....AAn間。另外,第12圖中,非活 性區域BA也可以形成做爲平台區域。 (活性區域及非活性區域的形成方法1 ) 第8圖係表示說明本發明的第1實施型態之半導體裝 置中’藉由於半絕緣性基板1〇進彳了離子植入,來形成活 性區域AAi、AAi+Ι之工程的模型剖面構造圖。第8圖 中’基板1〇係半絕緣性基板,例如藉由矽離子(Si + )的離 子植入來形成AAi、AAi+Ι。非活性區域BA,可以利用原 本的半絕緣性基板10。 第9圖係表示於第8圖的工程後,於活性區域AAi、 AAi+1上直接形成源極20之半導體裝置的模型剖面構造 1376033 圖。第9圖係於後述的第11圖中,對應沿著ι_ι線予以 切斷之剖面構造。 如第9圖所示般’關於本發明之第1實施型態的半導 體裝置,源極20係直接電性地連接於活性區域a Ai、 AAi+1’另一方面,非活性區域BA係由於基板l〇爲半絕 緣性基板的關係,被電性地絕緣。另外,第9圖中,雖針 對源極20來表示,但是,代替源極20,即使是汲極22 也可以同樣地表示。 (活性區域及非活性區域的形成方法2) 第13圖係表示說明關於本發明之第1實施型態的半 導體裝置中,於半導體基板1〇形成活性區域AAi-1、 AAi、AAi+1…,藉由離子植入來形成非活性區域BA之例 子的模型鳥瞰圖。做爲非活性區域B A的形成時所使用的 離子種子,例如可以使用氮離子等。或是藉由使用重離子 等之離子種子的離子植入,藉由破壞結晶,也可以形成非 活性ΐ域BA。或事先以平台型蝕刻來形成非活性區域BA 的預定部分,之後,藉由塡充絕緣物,也可以形成非活性 區域Β Α。 (活性區域及非活性區域的形成方法3) 第14圖係表示說明關於本發明的第1實施型態之半 導體裝置中,在平台區域MA形成半導體裝置的周邊部, 裝置區域DA內的非活性區域BA也於平台區域MA形成 -15- 1376033 之具有氣隙14的例子之模型剖面構造圖。如依據第1 4圖 的形成方法,可以在平台區域MA同時形成周邊的分離區 域及裝置區域DA內的非活性區域ba。 (活性區域及非活性區域的形成方法4) 第1 5圖係表示說明於本發明的第1實施型態之半導 體裝置中’於平台區域MA形成半導體裝置的周邊部,以 離子植入形成裝置區域DA內的非活性區域BA的例子之 模型剖面構造圖。在藉由離子植入來形成裝置區域DA內 的非活性區域BA之情形時,作爲使用的離子種子,例如 可以使用氮離子等。或藉由使用重離子等之離子種子之離 子植入’藉由破壞結晶,也可以形成非活性區域BA。 (活性區域及非活性區域的形成方法5) 第1 6圖係表示說明於本發明的第1實施型態之半導 體裝置中’以半導體基板1 0來形成活性區域活性區域 AA,以具有空氣橋30之構造的氣隙14來形成非活性區 域BA的例子之模型剖面構造圖。第1〇圖及第18圖所示 之構造與活性區域AA與非活性區域BA的關係,成爲相 反之構造。 (活性區域及非活性區域的形成方法6) 第17圖係表示說明於本發明的第1實施型態之半導 體裝置中,都藉由離子植入來形成裝置區域DA內的活性 -16- 1376033 區域AAi、AAi+l及非活性區域BA的例子之模型鳥瞰 圖。 第17圖中,基板1〇係半絕緣性基板,例如藉由矽離 子(Si + )的離子植入來形成活性區域AAi,AAi+l。作爲非活 性區域BA之形成時所使用的離子種子,例如可以使用氮 離子等。或藉由使用重離子等之離子種子之離子植入,藉 由破壞結晶,也可以形成非活性區域B A。 如第17圖所示般,於關於本發明的第1實施型態之 半導體裝置中,源極20、汲極22及閘極24係直接電性 連接於活性區域AAi,AAi + l,另一方面,與非活性區域 B A係電性絕緣。 (第1實施型態的變形例) 第3圖係表示關於本發明的第1實施型態之變形例的 半導體裝置的模型平面圖案構成圖。 關於本發明的第1實施型態的變形例之半導體裝置, 係如第3圖所示般,具備:基板10;及配置於基板1〇的 第1表面,且個別具有複數的指狀部之閘極24、源極20 及汲極22;及配置於基板1〇的第1表面,每一閘極24、 源極20及汲極22地,將複數的指狀部個別地捆紮所形成 的閘極端子Gl、G2、…、G4、源極端子SI、S2'…、S5 及汲極端子D ;及配置於閘極24、源極20及汲極22的 下部之基板1〇上的活性區域AA1、AA2.....AA5 ;及 鄰接活性區域AA1、AA2.....AA5而配置於閘極24、 -17- 24, 1376033 另外’藉由從粗供給線成爲魚骨狀地配置閘極 導體損失可被減半。 於第3圖的構成例子中,各部的尺寸,例如單 W1 係約 170μπι、W2 約 80μηι、單元長 W3 約 400μπι 約120μιη,閘極寬WG整體上,爲40μιηχ5χ6個χ4單 4.8mm之程度。 如依據本發明之第1實施型態的變形例之半導 置,可以實現用以將關於第1實施型態的半導體裝置 縮小的閘極寬WG予以擴張之閘極24的魚骨狀配置》 於關於本發明之第1實施型態的變形例之半導體 中,也可以使用與第1實施型態相同的平面圖案構成 氣橋構造、活性區域及非活性區域的形成方法。, 如依據本發明的第1實施型態及其變形例,可以 將熱放散的效率予以提升的半導體裝置。 另外,如依據本發明的第1實施型態及其變形例 以提供使得電力密度高、發熱密度高的半導體裝置的 散變得容易之電極配置。 另外,如依據本發明的第1實施型態及其變形例 以提供使得GaN等發熱密度高的電力放大元件之熱 變得容易之電極配置。 [第2實施型態] 第6圖係表示關於本發明的第2實施型態之半導 置的模型平面圖案構成圖。本發明的第2實施型態之 元寬 、W4 元= 體裝 中被 裝置 、空 提供 ,可 熱分 ,可 分散 體裝 半導 -19- 1376033 80μιη' 單元長 W3 約 420μιη、W4 約 ΙΟΟμπι,閘極寬 WG 整體上,爲40μιηχ10χ2個x4單元= 3.2mm之程度。 於本發明之第2實施型態的半導體裝置中,也可以使 用與第1實施型態同樣的平面圖案構成 '空氣橋構造、活 性區域及非活性區域的形成方法。 (第2實施型態的變形例) 第7圖係表示關於本發明的第2實施型態的變形例之 半導體裝置的模型平面圖案構成圖。 關於本發明的第2實施型態之變形例之半導體裝置, 係如第7圖所示般,具備:基板10;及配置於基板1〇的 第1表面,且個別具有複數的指狀部之閘極24、源極20 及汲極22;及配置於基板10的第1表面,每一閘極24、 源極20及汲極22地,將複數的指狀部個別地捆紮所形成 的閘極端子 Gl、G2、…、G6、源極端子 SI、S2、…、 S13及汲極端子D :及配置於閘極24、源極20及汲極22 的下部之基板1〇上的活性區域 AA1、AA2.....AA7 ; 及鄰接活性區域 AA1、AA2.....AA7而配置於閘極 24、源極20及汲極22的下部之基板10上的非活性區域 BA(省略圖示);及連接於源極端子SI、S2.....S13之 貫穿孑L SC1、SC2、…SC13,活性區域 AA1、AA2..... AA7係條紋狀地被分割爲複數,且閘極24係成爲魚骨狀 配置,該魚骨狀配置的匯流排係被配置於條紋狀的非活性 區域BA,進而,汲極22係成爲魚骨狀配置。 -22- 1376033 整體而言,爲4 0 μ m x 1 0 x 2個χ 6單元=4.8 m m ;; 如依據本發明的第2實施型態之變形例 置,可以實現用以將關於第2實施型態的半導 縮小的閘極寬WG予以擴張之閘極24及汲極 配.置。 於關於本發明的第2實施型態之變形例之 中,也可以使用與第1實施型態相同的平面圖 氣橋構造、活性區域及非活性區域之形成方法 如依據本發明之第2實施型態及其變形例 將熱放散效率提升的半導體裝置。 另外,如依據本發明的第2實施型態及其 以提供:使得電力密度高、發熱密度高的半導 分散變得容易之電極配置。 另外,如依據本發明的第2實施型態及其 以提供:使GaN等之發熱密度高的電力放大 散變得容易之電極配置。 [其他的實施型態] 如前述般,本發明雖藉由第1至第2實 載,但是成爲其揭示內容的一部份之論述及圖 解爲限定本發明者。由本揭示內容,對於該行 各種的代替實施之型態、實施例及運用技術應 楚。 另外,放大元件並不限定於FET,不用說 匕程度。 之半導體裝 體裝置中被 22的魚骨狀 半導體裝置 案構成、空 〇 ,可以提供 變形例,可 體裝置之熱 變形例,可 元件的熱分 施型態來記 面,不應理 業者而言, 會變得很清 ,也可以適 -24- 1376033 用於 Η Ε Μ Τ (H i g h E1 e c t r ο η Μ 〇 b i 1 i t y T r a n s i s t 〇 r)或 • L D Μ O S (La t era 1 Doped Metal-Oxide-Semiconductor Field Effect Transistor)或 HBT(Hetero-junction Bipolar Transistor)等其他的放大元件。 如此,本發明當然包含此處沒有記載之各種的實施型 態等。因此,本發明之技術範圍,係從前述的說明可知, 只是藉由關於妥當的申請專利範圍之發明特定事項所決定 者。 [產業上之利用可能性] 關於本發明之實施型態的半導體裝置,係被適用於具 有SiC基板或GaN晶圓基板之半導體裝置,爲具有內部 整合型電力放大兀件、電力 MMIC(Monolithic Microwave Integrated Circuit)、微波電力放大器、毫波電力放大器等 之範圍很廣的適用領域。 【圖式簡單說明】 第1圖係關於習知例之半導體裝置的模型平面圖案構 • 成圖。 . 第2圖係關於本發明的第2實施型態之半導體裝置的 模型平面圖案構成圖。 第3圖係關於本發明的第1實施型態的變形例之半導 體裝置的模型平面圖案構成圖。 第4圖係關於本發明的比較例1之半導體裝置的模型 -25- 1376033 平面圖案構成圖。 第5圖係關於本發明的比較例2之半 平面圖案構成圖。 第6圖係關於本發明的第2實施型態 模型平面圖案構成圖。 第7圖係關於本發明的第2實施型態 體裝置的模型平面圖案構成圖。 第8圖係說明於本發明的第1至第2 體裝置中’藉由離子植入於半絕緣性基板 域AAi、AAi + Ι之工程的模型剖面構造圖 第9圖係第8圖的工程後,於活性區 上直接形成源極20之半導體裝置的模型音 第10圖係於本發明之第1至第2實 裝置中,於活性區域AAi、AAi+l上直接: 半絕緣性基板10上形成藉由空氣橋30的 隙14之半導體裝置的模型剖面構造圖。 第11圖係於本發明之第1至第2實 裝置中’於活性區域AAI、AA2、…及非 形成源極20、閘極24、汲極22之半導體 圖案構成圖。 第12圖係說明於本發明之第1至第 導體裝置中,裝置區域DA、汲極端子d, S2、…、汲極端子Dl、D2、…及平台區j 域BA)的配置之模型平面圖案構成圖。 :導體裝置的模型 之半導體裝置的 的變形例之半導 實施型態之半導 1 〇形成活性區 〇 Ϊ 域 A A i、A A i + 1 !J面構造圖。 施型態的半導體 形成源極2 0,於 構造所形成的氣 施型態的半導體 活性區域B A上 裝置的模型平面 2實施型態的半 ‘源極端子S 1、 或ΜA(非活性區 -26- 1376033 第1 3圖係說明於本發明的第1至第2實施型態之半 導體裝置中,於半導體基板形成活性區域AAi-1、AAi、 AAi+1,藉由離子植入形成非活性區域BA之例子的模型 鳥職圖。 第14圖係說明於本發明之第丨至第2實施型態的半 導體裝置中,於平台區域MA形成半導體裝置的周邊部, 裝置區域DA內的非活性區域BA也於平台區域MA形成 之具有氣隙14的例子之模型剖面構造圖。 第1 5圖係說明於本發明的第1至第2實施型態的半 導體裝置中,於平台區域MA形成半導體裝置的周邊部, 以離子植入形成裝置區域DA內的非活性區域BA之例子 的模型剖面構造圖。 第16圖係說明於本發明的第1至第2實施型態之半 導體裝置中’於半導體基板形成活性區域AA,於具有空 氣橋3 0的構造之氣隙1 4來形成非活性區域B A之例子的 模型剖面構造圖。 第1 7圖係說明於本發明的第1至第2實施型態之半 導體裝置中,都以離子植入形成裝置區域DA內的活性區 域AAi、A Ai+1、…及非活性區域B A之例子的模型鳥瞰 圖。 第18圖係說明於本發明的第1至第2實施型態之半 導體裝置中,以離子植入形成活性區域AAi、AAi + Ι、... 以具有空氣橋30的構造之氣隙14來形成非活性區域ba 之例子的模型鳥瞰圖。 -27-
Claims (1)
1376033 十、申請專利範圍 1. 一種半導體裝置,其特徵爲: 具備:基板;及 配置於前述基板的第1表面,且個別具有複數的 部之閘極、源極及汲極;及 配置於前述基板的第1表面,每一前述閘極、前述源 極及前述汲極地’將複數的指狀部個別地捆紮所形成的嗤 極端子、源極端子及汲極端子;及 配置於前述閘極、前述源極及前述汲極的了部之前述 基板上的活性區域;及 鄰接前述活性區域而配置於前述閘極、前述源極及前 述汲極的下部之前述基板上的非活性區域;及 連接於前述源極端,子之貫穿孔, 前述活性區域係條紋狀地被分割爲複數,且前述閘極 係成爲魚骨狀配置,該魚骨狀配置之匯流排線係被配置於 條紋狀的非活性區域。 2. 如申請專利範圍第1項所記載之半導體裝置,其中 進一步地,前述汲極爲魚骨狀配置。 3 ·如申請專利範圍第1項所記載之半導體裝置,其 中’前述源極或前述汲極的條紋狀之非活性區域上的部 分,係具有空氣橋(air bridge)構造。 4 ·如申請專利範圍第2項所記載之半導體裝置,其 中’前述閘極及前述汲極的條紋狀之前述活性區域上的前 述源極的部分,係具有空氣橋構造。 -29- 1376033 5. 如申請專利範圍第1項所記載之半導體裝置,其中 前述閘極,係從粗供給線成爲魚骨狀地配置前述閘極。 6. 如申請專利範圍第2項所記載之半導體裝置,其中 前述閘極與前述汲極,係從粗供給線成爲魚骨狀地配置前 述閘極及前述汲極。 7. 如申請專利範圍第!項所記載之半導體裝置,其中 前述基板,係:SiC基板、GaN基板、於SiC基板上形成 有 GaN磊晶層之基板、於 Sic基板上形成有由 GaN/GaAIN所形成的異質接合磊晶層之基板、藍寶石基 板、或鑽石基板之其中一種。 8 ·如申請專利範圍第2項所記載之半導體裝置,其中 前述基板’係:SiC基板、GaN基板、於SiC基板上形成 有 GaN 磊晶層之基板、於 sic 基板上形成有由 GaN/GaAIN所形成的異質接合磊晶層之基板、藍寶石基 板、或鑽石基板之其中一種。 9 .如申請專利範圍第3項所記載之半導體裝置,其中 前述基板,係:SiC基板、GaN基板、於SiC基板上形成 有 GaN磊晶層之基板、於 SiC基板上形成有由 GaN/GaAIN所形成的異質接合磊晶層之基板、藍寶石基 板、或鑽石基板之其中一種。 10.如申請專利範圍第4項所記載之半導體裝置,其 中前述基板,係:SiC基板、GaN基板、於SiC基板上形 成有 GaN磊晶層之基板、於 SiC基板上形成有由 GaN/GaAIN所形成的異質接合磊晶層之基板、藍寶石基 -30- 1376033 板、或鑽石基板之其中一種。 11. 如申請專利範圍第5項所記載之半導體裝置,其 中前述基板,係:SiC基板、GaN基板、於SiC基板上形 成有 GaN磊晶層之基板、於 SiC基板上形成有由 GaN/GaAIN所形成的異質接合磊晶層之基板、藍寶石基 板、或鑽石基板之其中一種。 12. 如申請專利範圍第6項所記載之半導體裝置,其 中前述基板,係:SiC基板、GaN基板、於SiC基板上形 成有 GaN磊晶層之基板、於 SiC基板上形成有由 GaN/GaAIN所形成的異質接合磊晶層之基板、藍寶石基 板、或鑽石基板之其中一種》 1 3 .如申請專利範圍第1項所記載之半導體裝置,其 中前述基板,係於表層具有導電性的半導體基板,且是藉 由離子植入來形成前述非活性區域。 14. 如申請專利範圍第2項所記載之半導體裝置,其 中前述基板,係於表層具有導電性的半導體基板,且是藉 由離子植入來形成前述非活性區域。 15. 如申請專利範圍第1項所記載之半導體裝置,其 中前述基板,係於表層具有導電性的半導體基板,且是藉 由平台型鈾刻法(Mesa etching)來形成前述非活性區域。 1 6 .如申請專利範圍第2項所記載之半導體裝置,中 前述基板,係於表層具有導電性的半導體基板,且是藉由 平台型蝕刻法來形成前述非活性區域。 17·如申請專利範圍第1項所記載之半導體裝置,其 -31 - 1376033 中前述基板,係半絕緣性半導體基板,且是藉由離子植入 或擴散來形成前述活性區域。 18. 如申請專利範圍第2項所記載之半導體裝置’其 中前述基板,係半絕緣性半導體基板,且是藉由離子植入 或擴散來形成前述活性區域。 19. 如申請專利範圍第1項所記載之半導體裝置,其 中前述基板,係半絕緣性半導體基板,爲藉由離子植入或 擴散來形成前述活性區域,且是藉由離子植入來形成前述 非活性區域。 20. 如申專利範圍第2項所記載之半導體裝置,其 中前述基板’係半絕緣性半導體基板,爲藉由離子植入或 擴散來形成前述活性區域,且是藉由離子植入來形成前述 非活性區域β
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007278970A JP5106041B2 (ja) | 2007-10-26 | 2007-10-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200933885A TW200933885A (en) | 2009-08-01 |
TWI376033B true TWI376033B (en) | 2012-11-01 |
Family
ID=40350249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW097140660A TWI376033B (en) | 2007-10-26 | 2008-10-23 | Semiconductor device |
Country Status (5)
Country | Link |
---|---|
US (1) | US7851832B2 (zh) |
EP (2) | EP2447998B1 (zh) |
JP (1) | JP5106041B2 (zh) |
KR (2) | KR101059301B1 (zh) |
TW (1) | TWI376033B (zh) |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5106041B2 (ja) * | 2007-10-26 | 2012-12-26 | 株式会社東芝 | 半導体装置 |
JP5458709B2 (ja) * | 2009-07-13 | 2014-04-02 | 三菱電機株式会社 | 半導体装置 |
JP5604855B2 (ja) | 2009-11-17 | 2014-10-15 | 富士通株式会社 | 半導体装置及びその製造方法 |
JP2011171697A (ja) * | 2010-01-22 | 2011-09-01 | Toshiba Corp | 高周波半導体装置 |
JP5658472B2 (ja) * | 2010-03-26 | 2015-01-28 | ルネサスエレクトロニクス株式会社 | 電界効果トランジスタ |
JP2012049909A (ja) * | 2010-08-27 | 2012-03-08 | Toshiba Corp | 広帯域電力増幅器 |
JP5712579B2 (ja) * | 2010-11-30 | 2015-05-07 | 富士通セミコンダクター株式会社 | 半導体装置 |
JP5361934B2 (ja) * | 2011-04-19 | 2013-12-04 | 株式会社東芝 | 電力増幅器 |
CN102270659B (zh) * | 2011-08-11 | 2012-09-26 | 中国科学院微电子研究所 | 一种多栅指GaN HEMTs |
WO2014174550A1 (ja) * | 2013-04-23 | 2014-10-30 | パナソニックIpマネジメント株式会社 | 窒化物半導体装置 |
JP6211867B2 (ja) * | 2013-09-24 | 2017-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN103928460B (zh) * | 2014-04-21 | 2017-06-30 | 上海联星电子有限公司 | 一种射频横向扩散金属氧化物半导体版图结构 |
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-
2007
- 2007-10-26 JP JP2007278970A patent/JP5106041B2/ja not_active Expired - Fee Related
-
2008
- 2008-10-22 US US12/255,765 patent/US7851832B2/en not_active Expired - Fee Related
- 2008-10-23 TW TW097140660A patent/TWI376033B/zh not_active IP Right Cessation
- 2008-10-24 KR KR1020080104746A patent/KR101059301B1/ko active IP Right Grant
- 2008-10-24 EP EP11187955.7A patent/EP2447998B1/en not_active Expired - Fee Related
- 2008-10-24 EP EP08253478.5A patent/EP2053660B1/en not_active Expired - Fee Related
-
2011
- 2011-04-25 KR KR1020110038233A patent/KR101388812B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR101388812B1 (ko) | 2014-04-23 |
JP5106041B2 (ja) | 2012-12-26 |
EP2447998A1 (en) | 2012-05-02 |
KR101059301B1 (ko) | 2011-08-24 |
TW200933885A (en) | 2009-08-01 |
US20090108357A1 (en) | 2009-04-30 |
EP2447998B1 (en) | 2018-01-31 |
JP2009111016A (ja) | 2009-05-21 |
KR20110049761A (ko) | 2011-05-12 |
EP2053660B1 (en) | 2017-09-27 |
US7851832B2 (en) | 2010-12-14 |
EP2053660A1 (en) | 2009-04-29 |
KR20090042739A (ko) | 2009-04-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |