JP3135851B2 - 電界効果トランジスタ、半導体集積回路装置及び電界効果トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ヘテロ接合を有す
る電界効果トランジスタ（＝ＦＥＴ）及びその製造方法
に関し、特に、フィンガー状のゲート電極（いわゆるゲ
ートフィンガー）を有するヘテロ接合型の電界効果トラ
ンジスタに関する。

【０００２】

【従来の技術】結晶成長技術の進展により、異種半導体
間の接合（ヘテロ接合）を有する半導体デバイスの製造
が容易になった結果、様々なヘテロ接合型半導体デバイ
スが考案されてきている。これは、ヘテロ接合の導入に
より半導体デバイスの設計自由度が飛躍的に向上し、半
導体デバイスの優れた特性を実現しやすくなったためで
ある。とりわけ、ガリウム砒素（ＧａＡｓ）系のヘテロ
接合型デバイスは、近年急速に需要が伸びている高周波
通信機器用デバイスとして、特に広く研究され実用化さ
れている。

【０００３】以下、従来のヘテロ接合型電界効果トラン
ジスタを図面を参照しながら説明する。

【０００４】図１２は従来のインジウムガリウム砒素
（ＩｎＧａＡｓ）歪み層ダブルヘテロ接合を用いた高周
波用パワーＦＥＴを示し、図１２（ａ）は平面図であ
り、図１２（ｂ）は部分断面図である。本高周波用パワ
ーＦＥＴは、１つの素子領域に複数のゲートフィンガー
を有することによりゲート幅を大きくしているため、高
い出力特性を確保している。図１２（ａ）において、１
００は基板上に形成された素子領域としてのＦＥＴ動作
領域、１１０はＦＥＴ動作領域１００のリセス部に形成
され、高出力を得るために複数のフィンガー状に設けら
れたゲート電極、１１１はリセス部の一方の側部に沿っ
て形成されているソース電極、１１２はリセス部の他方
の側部に沿って形成されているドレイン電極、１１３は
ゲート電極１１０同士を接続する１層目のゲート電極接
続配線、１１４はソース電極１１１同士を接続する２層
目のソース電極接続配線、１１５はドレイン電極１１２
同士を接続する２層目のドレイン電極接続配線である。

【０００５】図１２（ｂ）に示すように、ＧａＡｓより
なる基板１０１上には、絶縁性アルミニウムガリウム砒
素（ｉ−ＡｌＧａＡｓ）よりなるバッファ層１０２、Ｓ
ｉがドナーとしてドープされた第１のｎ型アルミニウム
ガリウム砒素（ｎ−ＡｌＧａＡｓ）層１０３、第１の絶
縁性アルミニウムガリウム砒素（ｉ−ＡｌＧａＡｓ）層
１０４、絶縁性インジウムガリウム砒素（ｉ−ＩｎＧａ
Ａｓ）層１０５、第２の絶縁性アルミニウムガリウム砒
素（ｉ−ＡｌＧａＡｓ）層１０６、Ｓｉがドナーとして
ドープされた第２のｎ型アルミニウムガリウム砒素（ｎ
−ＡｌＧａＡｓ）層１０７及びＳｉがドナーとしてドー
プされたｎ型ガリウム砒素（ｎ−ＧａＡｓ）層１０８が
順次成長して形成されている。

【０００６】ヘテロ接合は第１の絶縁性アルミニウムガ
リウム砒素層１０４と絶縁性インジウムガリウム砒素層
１０５との界面、及び絶縁性インジウムガリウム砒素層
１０５と第２の絶縁性アルミニウムガリウム砒素層１０
６との界面の両界面に形成されている。

【０００７】ｎ型ガリウム砒素層１０８の上面には、オ
ーミック電極としてソース電極１１１とドレイン電極１
１２が形成されており、さらに、ｎ型ガリウム砒素層１
０８の上面の複数のゲート電極形成領域には第２のｎ型
アルミニウムガリウム砒素１０７の上部に達するリセス
部１０９がそれぞれ形成され、該リセス部１０９の底部
にはゲート電極１１０がそれぞれ形成されている。

【０００８】ここで、第１及び第２の絶縁性アルミニウ
ムガリウム砒素層１０４，１０６は通常厚さが２ｎｍ〜
５ｎｍの薄膜により形成されており、ＦＥＴ動作領域１
００内の電子は第１のｎ型アルミニウムガリウム砒素層
１０３から第１の絶縁性アルミニウムガリウム砒素層１
０４を通って絶縁性インジウムガリウム砒素層１０５に
供給されると共に、第２のｎ型アルミニウムガリウム砒
素層１０７から第２の絶縁性アルミニウムガリウム砒素
層１０６を通って絶縁性インジウムガリウム砒素層１０
５に供給される。本高周波用パワーＦＥＴは、この供給
される電子の量がゲート電極１１２に印加される電圧に
よって制御されることによりＦＥＴとして動作してい
る。

【０００９】図１３は従来のダブルヘテロ接合型高周波
用パワーＦＥＴの製造方法の各工程を示し、（ａ）、
（ｃ）及び（ｅ）は工程順断面図であり、（ｂ）、
（ｄ）及び（ｆ）は工程順平面図である。図１３（ａ）
及び（ｂ）に示すように、まず、例えばＭＢＥ（Molecu
lar Beam Epitaxy）法を用いて、ＧａＡｓよりなる基板
１０１上に、絶縁性アルミニウムガリウム砒素よりなる
バッファ層１０２、Ｓｉがドープされた第１のｎ型アル
ミニウムガリウム砒素層１０３、第１の絶縁性アルミニ
ウムガリウム砒素層１０４、絶縁性インジウムガリウム
砒素層１０５、第２の絶縁性アルミニウムガリウム砒素
層１０６、Ｓｉがドープされた第２のｎ型アルミニウム
ガリウム砒素層１０７、及びＳｉがドープされたｎ型ガ
リウム砒素層１０８を順次成長させる。

【００１０】次に、ｎ型ガリウム砒素層１０８の上に全
面にわたってレジスト膜を塗布し、フォトリソグラフィ
ーによりレジストパターン１２１を形成する。その後、
基板１０１の所定領域に対してバッファ層１０２に達す
るエッチングを行ない素子分離を行なって、ＦＥＴ動作
領域１００を形成する。

【００１１】次に、図１３（ｃ）及び（ｄ）に示すよう
に、レジストパターン１２１を除去した後、ｎ型ガリウ
ム砒素層１０８の所定領域にオーミック電極を形成し、
ソース電極１１１，１１１，…又はドレイン電極１１
２，１１２，…とする。

【００１２】次に、図１３（ｅ）及び（ｆ）に示すよう
に、ｎ型ガリウム砒素層１０８のゲート電極形成領域に
対して選択的に、例えばリン酸（Ｈ₃ＰＯ₄）及び過酸化
水素（Ｈ₂Ｏ₂）を含む混合溶液を用いてウェットエッチ
ングを行なって所望のしきい値Ｖthを得られる深さのリ
セス部１０９を形成し、該リセス部１０９の底部に沿っ
てゲート電極１１０，１１０，…を形成する。

【００１３】次に、図１４の平面図に示すように、ゲー
ト電極１１０同士をゲート電極接続配線１１３により、
ソース電極１１１同士をソース電極接続配線１１４によ
り、ドレイン電極１１２同士をドレイン電極接続配線１
１５によりそれぞれ接続することにより、複数のゲート
フィンガーによるゲート幅が大きな高周波用パワーＦＥ
Ｔが完成する。

【００１４】図１２（ｂ）に示すように、ＦＥＴ動作領
域を流れる電子は、ノンドープの絶縁性インジウムガリ
ウム砒素層１０５のヘテロ接合界面近傍に２次元電子ガ
ス１２０を形成し、該電子の供給元であるｎ型アルミニ
ウムガリウム砒素層１０３，１０７から離れた層を走行
するため、ドナー不純物散乱の影響を受けないので、高
い移動度を実現できる。その結果、ヘテロ接合型ＦＥＴ
はヘテロ接合を用いないＧａＡｓ ＭＥＳＦＥＴと比較
して高周波領域でも高い利得を示すため、ＭＥＳＦＥＴ
では困難であった１０ＧＨｚ以上の高周波用デバイスと
して使用できるだけでなく、例えば、より低周波の１Ｇ
Ｈｚ〜３ＧＨｚ帯の携帯電話機用パワーＦＥＴに応用し
た場合は、ＭＥＳＦＥＴよりも電力変換効率を向上させ
ることができるので、従来のパワーＦＥＴの場合よりも
長時間の動作が可能になる。

【００１５】

【発明が解決しようとする課題】高周波用デバイスにヘ
テロ接合型ＦＥＴを用いる場合は、所望の高周波特性に
応じて、例えば出力の大小に応じて、ゲート幅Ｗg を変
更する必要がある。また複数のヘテロ接合型ＦＥＴを同
一のチップに作製して高周波用集積回路（ＭＭＩＣ： M
icrowave Monolithic IC）を構成する場合は、ゲート幅
Ｗg が異なるＦＥＴを集積するのが一般的である。

【００１６】しかしながら、前記従来のヘテロ接合型パ
ワーＦＥＴの製造方法は、図１２に示すように、該ＦＥ
Ｔのしきい値Ｖthがゲート幅Ｗg に依存し大きく変動す
る現象がある。例えば、ゲート幅Ｗg が２００μｍから
１０００μｍまで変化させた場合には、しきい値電圧が
ほぼ０．５Ｖ上昇してしまう。従って、同一基板上に同
一のしきい値Ｖthを有し、且つ、ゲート幅Ｗg が異なる
ＦＥＴを作製することが困難であるという問題を有して
いる。

【００１７】現在のところ、この原因は明らかになって
はいない。ＧａＡｓ系のウェットエッチング液として、
前記のような過酸化水素を酸化剤に含む溶液を使用する
ことが一般的であるが、この溶液による半導体のエッチ
ングメカニズムは酸化還元反応で説明できることが分か
っている（P.H.L.Notten et al. * Etching of III-VSe
miconductors * Elsevier Science Publishing、また
は、G. Franz et al. *Wet Chemical Etching Behavior
of Ga(Al)As and In(Ga)P(As) Layers * Jpn.J. Appl.
Phys. 30[11A], 2693,1991参照）。

【００１８】この酸化還元反応には、半導体の伝導帯若
しくは価電子帯と溶液との間の電子又は正孔の受け渡し
過程を含んでいる。この受け渡し過程は半導体のエネル
ギーバンドの曲がり具合に依存するため、エッチング速
度がヘテロ接合型ＦＥＴの層構造（各層の厚さと電子又
は正孔濃度）に大きく依存する。その結果、図１５に示
すように、特にヘテロ接合型ＦＥＴにおいて、しきい値
Ｖthのゲート幅Ｗg 依存性が顕著になると考えられる。
ゲート幅Ｗg が大きくなると共にゲートフィンガー数も
増加することから、何らかの理由でゲートフィンガー数
が増えるとこの電子又は正孔の受け渡し過程が活性化さ
れることにより、エッチングが進行し、ゲート幅Ｗg が
大きくなるほどしきい値Ｖthの絶対値が小さく、すなわ
ち浅くなると考えられる。

【００１９】この現象は、特にＭＭＩＣの設計の際に大
きな問題となる。しきい値Ｖthがゲート幅Ｗg に依存せ
ずに一定であれば、直流特性と高周波特性とはゲート幅
Ｗgにほぼ依存するため、ただ１種類のしきい値Ｖthの
ＦＥＴの直流又は高周波特性に基づいてＭＭＩＣを設計
することができるが、ゲート幅Ｗg によってしきい値Ｖ
thが変動すると複数のしきい値Ｖthを有するＦＥＴの直
流又は高周波特性を把握して設計する必要が生じる。そ
の結果、設計が煩雑になるだけでなく、設計誤差が大き
くなったり、設計自由度が制限されたりするようになる
からである。

【００２０】例えば、以下に示すような設計上の制限が
生じる。

【００２１】（１）一般にＭＭＩＣの設計においては、
電流効率を上げるために、ＦＥＴは同じ電流密度（＝動
作電流／ゲート幅）になるようにゲートバイアスを設定
するが、しきい値Ｖthがゲート幅Ｗg によって変動する
と同じ電流密度を実現するのに異なるゲート幅Ｗg ごと
に異なるゲートバイアスを与えなければならなくなり、
ゲートバイアス回路も新たに設計する必要がある。

【００２２】（２）しきい値Ｖthが異なるＦＥＴにおい
ては、ゲート・ドレイン間耐圧Ｂvgdが異なるのが一般
的であるため、しきい値Ｖthが異なりゲート幅Ｗg が異
なるＦＥＴをパワーＦＥＴとして使用する場合は、パワ
ーＦＥＴの出力はゲート・ドレイン間耐圧Ｂvgd による
制限のために、必ずしもゲート幅に比例して大きくなら
ず、あらかじめ個別に最大出力を測定しておかねばなら
ない。

【００２３】異なるゲート幅Ｗg で、且つ、同一のしき
い値Ｖthを有するＦＥＴを実現するためには、異なるゲ
ート幅Ｗg ごとに異なるリセスエッチングを行なってし
きい値Ｖthを調整すればよいことになるが、製造工程が
増えるだけでなく、しきい値Ｖthのばらつきを大きくす
る要因となるため、抜本的な改善策とはいえない。

【００２４】前記の問題に鑑み、本発明は、ヘテロ接合
型電界効果トランジスタのしきい値のゲート幅依存性を
低減できるようにすることを目的とする。

【００２５】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ヘテロ接合型電界効果トランジスタの素
子領域を複数に分割し、分割された素子領域を該素子領
域ごとに単位電界効果トランジスタとし、該単位電界効
果トランジスタ同士をそれぞれ配線で接続するものであ
る。

【００２６】

【００２７】

【００２８】 具体的に請求項１の発明が講じた解決手
段は、ヘテロ接合型の電界効果トランジスタを対象と
し、基板の上に形成されているバッファ層と、前記バッ
ファ層の上に形成されており、半導体層と該半導体層と
ヘテロ接合する能動層とよりなる積層領域と、前記積層
領域にゲート長方向に延びるように形成されており、前
記積層領域をゲート幅方向に隣り合う第１の素子領域と
第２の素子領域とに分離する凹状溝と、前記第１の素子
領域の上部と第２の素子領域の上部とにまたがるように
形成されたゲート幅方向に延びるリセス部と、前記第１
の素子領域の上に前記リセス部の一方の側部に沿って延
びるように形成されている第１のソース電極と、前記第
１の素子領域の上に前記リセス部の他方の側部に沿って
延びるように形成されている第１のドレイン電極と、前
記第２の素子領域の上に前記リセス部の一方の側部に沿
って延びるように形成されている第２のソース電極と、
前記第２の素子領域の上に前記リセス部の他方の側部に
沿って延びるように形成されている第２のドレイン電極
と、前記リセス部の底部に前記リセス部に沿って延びる
ように形成されているゲート電極と、前記第１のソース
電極と前記第２のソース電極とを互いに接続するソース
電極接続配線と、前記第１のドレイン電極と前記第２の
ドレイン電極とを互いに接続するドレイン電極接続配線
とを備えている構成とするものである。

【００２９】 請求項１の構成により、基板の上に形成
され、ヘテロ接合を有し且つ素子領域である積層領域
が、凹状溝により第１の素子領域と第２の素子領域とに
ゲート幅方向に互いに隣り合って分離されるため、単体
のＦＥＴがゲート幅の小さい複数の単位素子領域に分割
される。該単位素子領域ごとにソース電極、ドレイン電
極及びゲート電極が形成され、ソース電極はそれぞれソ
ース電極接続配線により接続され、ドレイン電極はそれ
ぞれドレイン電極接続配線により接続されているため、
単体のＦＥＴが複数の単位ＦＥＴから構成されることに
なる。これにより、ゲート幅が大きなＦＥＴであって
も、しきい値が該単位ＦＥＴのしきい値によって決ま
る。

【００３０】また、第１の素子領域と第２の素子領域と
はゲート幅方向に分離されているため、ゲート長方向に
単位素子領域が拡大することがない。

【００３１】 請求項２の発明が講じた解決手段は、ヘ
テロ接合型の電界効果トランジスタを対象とし、基板の
上に形成されているバッファ層と、前記バッファ層の上
に形成され、半導体層と該半導体層とヘテロ接合する能
動層とよりなる積層領域と、前記積層領域にそれぞれ形
成されたゲート幅方向に延びる第１の凹状溝及びゲート
長方向に延びる第２の凹状溝と、前記積層領域が前記第
１の凹状溝と前記第２の凹状溝とにより分離されること
によってそれぞれ形成された、第１の素子領域と、前記
第１の素子領域と前記第１の凹状溝を挟んで隣り合う第
２の素子領域と、前記第１の素子領域と前記第２の凹状
溝を挟んで隣り合う第３の素子領域と、前記第２の素子
領域と前記第２の凹状溝を挟んで隣り合う第４の素子領
域と、前記第１の素子領域の上部と前記第３の素子領域
の上部とにまたがるように形成されたゲート幅方向に延
びる第１のリセス部と、前記第１の素子領域の上に前記
第１のリセス部の一方の側部に沿って延びるように形成
されている第１のソース電極と、前記第１の素子領域の
上に前記第１のリセス部の他方の側部に沿って延びるよ
うに形成されている第１のドレイン電極と、前記第３の
素子領域の上に前記第１のリセス部の一方の側部に沿っ
て延びるように形成されている第３のソース電極と、前
記第３の素子領域の上に前記第１のリセス部の他方の側
部に沿って延びるように形成されている第３のドレイン
電極と、前記第１のリセス部の底部に前記第１のリセス
部に沿って延びるように形成されている第１のゲート電
極と、前記第２の素子領域の上部と前記第４の素子領域
の上部とにまたがるように形成されたゲート幅方向に延
びる第２のリセス部と、前記第２の素子領域の上に前記
第２のリセス部の一方の側部に沿って延びるように形成
されている第２のソース電極と、前記第２の素子領域の
上に前記第２のリセス部の他方の側部に沿って延びるよ
うに形成されている第２のドレイン電極と、前記第４の
素子領域の上に前記第２のリセス部の一方の側部に沿っ
て延びるように形成されている第４のソース電極と、前
記第４の素子領域の上に前記第２のリセス部の他方の側
部に沿って延びるように形成されている第４のドレイン
電極と、前記第２のリセス部の底部に前記第２のリセス
部に沿って延びるように形成されている第２のゲート電
極と、前記第１、第２、第３及び第４のソース電極を互
いに接続するソース電極接続配線と、前記第１、第２、
第３及び第４のドレイン電極を互いに接続するドレイン
電極接続配線と、前記第１のゲート電極と前記第２のゲ
ート電極とを互いに接続するゲート電極接続配線とを備
えている構成とするものである。

【００３２】 請求項２の構成により、基板の上に形成
され、ヘテロ接合を有し且つ素子領域である積層領域
が、第１の凹状溝と第２の凹状溝とにより第１の素子領
域と第２の素子領域と第３の素子領域と第４の素子領域
とにゲート長方向又はゲート幅方向に隣り合って分離さ
れるため、単体のＦＥＴがゲート幅の小さい複数の単位
素子領域に分割される。該単位素子領域ごとにソース電
極、ドレイン電極及びゲート電極が形成され、ソース電
極はそれぞれソース電極接続配線により接続され、ドレ
イン電極はそれぞれドレイン電極接続配線により接続さ
れ、ゲート電極はそれぞれゲート電極接続配線により接
続されているため、単体のＦＥＴが複数の単位ＦＥＴか
ら構成されることになる。これにより、ゲート幅が大き
なＦＥＴであっても、しきい値が該単位ＦＥＴのしきい
値によって決まる。

【００３３】また、単位素子領域はゲート幅方向にも分
離されるため、ゲート長方向に単位素子領域が拡大する
ことがない。

【００３４】 請求項３の発明が講じた解決手段は、半
導体集積回路装置を、基板上の第１の領域に形成された
請求項１又は２に記載の第１の電界効果トランジスタ
と、前記基板上の第２の領域に形成された請求項１又は
２に記載の第２の電界効果トランジスタとを備え、前記
第１の電界効果トランジスタの出力と前記第２の電界効
果トランジスタの入力とが互いに接続されている構成と
するものである。

【００３５】 請求項３の構成により、基板上の第１の
領域に一のゲート幅を有する第１のＦＥＴを集積し、基
板上の第１の領域に他のゲート幅を有する第２のＦＥＴ
を集積した場合であっても、単位素子領域に分割されて
なる単位ＦＥＴのゲート幅は各ＦＥＴに共通になるた
め、第１及び第２のＦＥＴの各しきい値はゲート幅によ
らず一定の値となる。

【００３６】 請求項４の発明が講じた解決手段は、ヘ
テロ接合型の電界効果トランジスタの製造方法を対象と
し、基板の上にバッファ層を形成するバッファ層形成工
程と、前記バッファ層の上に半導体層と該半導体層とヘ
テロ接合する能動層とよりなる積層領域を形成する積層
領域形成工程と、前記積層領域に対して選択的にエッチ
ングを行なって、前記積層領域をゲート長方向に互いに
隣り合う第１の素子領域と第２の素子領域とに分離する
凹状溝を形成する素子分離工程と、前記第１の素子領域
の上にゲート幅方向に延びる第１のソース電極を形成す
ると共に、前記第２の素子領域の上にゲート幅方向に延
びる第２のソース電極を形成するソース電極形成工程
と、前記第１の素子領域の上にゲート幅方向に延びる第
１のドレイン電極を形成すると共に、前記第２の素子領
域の上にゲート幅方向に延びる第２のドレイン電極を形
成するドレイン電極形成工程と、前記第１の素子領域の
上部に対して選択的にエッチングを行なってゲート幅方
向に延びる第１のリセス部を形成すると共に、前記第２
の素子領域の上部に対して選択的にエッチングを行なっ
てゲート幅方向に延びる第２のリセス部を形成するリセ
ス部形成工程と、前記第１のリセス部の底部に前記第１
のリセス部に沿って延びるように第１のゲート電極を形
成すると共に、前記第２のリセス部の底部に前記第２の
リセス部に沿って延びるように第２のゲート電極を形成
するゲート電極形成工程と、前記第１のソース電極と前
記第２のソース電極とを互いに接続するソース電極接続
配線を形成するソース電極接続配線形成工程と、前記第
１のドレイン電極と前記第２のドレイン電極とを互いに
接続するドレイン電極接続配線を形成するドレイン電極
接続配線形成工程と、前記第１のゲート電極と前記第２
のゲート電極とを互いに接続するゲート電極接続配線を
形成するゲート電極接続配線形成工程とを備えている構
成とするものである。

【００３７】 請求項４の構成により、基板の上に形成
し、ヘテロ接合を有し且つ素子領域である積層領域を、
凹状溝により第１の素子領域と第２の素子領域とにゲー
ト長方向に互いに隣り合って分離するため、単体のＦＥ
Ｔがゲート幅の小さい複数の単位素子領域に分割され
る。該単位素子領域ごとにソース電極、ドレイン電極及
びゲート電極を形成した後、ソース電極をそれぞれソー
ス電極接続配線で接続し、ドレイン電極をそれぞれドレ
イン電極接続配線で接続し、ゲート電極をそれぞれゲー
ト電極接続配線で接続するため、単体のＦＥＴが複数の
単位ＦＥＴから構成されることになる。これにより、ゲ
ート幅が大きなＦＥＴであっても、しきい値が該単位Ｆ
ＥＴのしきい値によって決まる。

【００３８】 請求項５の発明が講じた解決手段は、ヘ
テロ接合型の電界効果トランジスタの製造方法を対象と
し、基板の上にバッファ層を形成するバッファ層形成工
程と、前記バッファ層の上に半導体層と該半導体層とヘ
テロ接合する能動層とよりなる積層領域を形成する積層
領域形成工程と、前記積層領域に対して選択的にエッチ
ングを行なって、前記積層領域をゲート幅方向に隣り合
う第１の素子領域と第２の素子領域とに分離する凹状溝
を形成する素子分離工程と、前記第１の素子領域の上に
ゲート幅方向に延びる第１のソース電極を形成すると共
に、前記第２の素子領域の上にゲート幅方向に延びる第
２のソース電極を形成するソース電極形成工程と、前記
第１の素子領域の上にゲート幅方向に延びる第１のドレ
イン電極を形成すると共に、前記第２の素子領域の上に
ゲート幅方向に延びる第２のドレイン電極を形成するド
レイン電極形成工程と、前記第１の素子領域の上部及び
前記第２の素子領域の上部に対して選択的にエッチング
を行なって、前記第１の素子領域及び第２の素子領域に
またがり且つゲート幅方向に延びるリセス部を形成する
リセス部形成工程と、前記リセス部の底部に前記リセス
部に沿って延びるようにゲート電極を形成するゲート電
極形成工程と、前記第１のソース電極と前記第２のソー
ス電極とを互いに接続するソース電極接続配線を形成す
るソース電極接続配線形成工程と、前記第１のドレイン
電極と前記第２のドレイン電極とを互いに接続するドレ
イン電極接続配線を形成するドレイン電極接続配線形成
工程とを備えている構成とするものである。

【００３９】 請求項５の構成により、基板の上に形成
し、ヘテロ接合を有し且つ素子領域である積層領域を、
凹状溝により第１の素子領域と第２の素子領域とにゲー
ト幅方向に互いに隣り合って分離するため、単体のＦＥ
Ｔがゲート幅の小さい複数の単位素子領域に分割され
る。該単位素子領域ごとにソース電極、ドレイン電極及
びゲート電極を形成し、ソース電極をそれぞれソース電
極接続配線で接続し、ドレイン電極をそれぞれドレイン
電極接続配線で接続するため、単体のＦＥＴが複数の単
位ＦＥＴから構成されることになる。これにより、ゲー
ト幅が大きなＦＥＴであっても、しきい値が該単位ＦＥ
Ｔのしきい値によって決まる。

【００４０】また、第１の素子領域と第２の素子領域と
をゲート幅方向に分離するため、ゲート長方向に単位素
子領域が拡大することがない。

【００４１】 請求項６の発明が講じた解決手段は、ヘ
テロ接合型の電界効果トランジスタの製造方法を対象と
し、基板の上にバッファ層を形成するバッファ層形成工
程と、前記バッファ層の上に半導体層と該半導体層とヘ
テロ接合する能動層とよりなる積層領域を形成する積層
領域形成工程と、前記積層領域に対して選択的にエッチ
ングを行なって、ゲート幅方向に延びる第１の凹状溝及
びゲート長方向に延びる第２の凹状溝を形成することに
より、前記積層領域を、第１の素子領域と、前記第１の
素子領域と前記第１の凹状溝を挟んで隣り合う第２の素
子領域と、前記第１の素子領域と前記第２の凹状溝を挟
んで隣り合う第３の素子領域と、前記第２の素子領域と
前記第２の凹状溝を挟んで隣り合う第４の素子領域とに
分離する素子分離工程と、前記第１の素子領域の上にゲ
ート幅方向に延びる第１のソース電極を形成し、前記第
３の素子領域の上にゲート幅方向に延びる第３のソース
電極を形成し、前記第２の素子領域の上にゲート幅方向
に延びる第２のソース電極を形成し、前記第４の素子領
域の上にゲート幅方向に延びる第４のソース電極を形成
するソース電極形成工程と、前記第１の素子領域の上に
ゲート幅方向に延びる第１のドレイン電極を形成し、前
記第３の素子領域の上にゲート幅方向に延びる第３のド
レイン電極を形成し、前記第２の素子領域の上にゲート
幅方向に延びる第２のドレイン電極を形成し、前記第４
の素子領域の上にゲート幅方向に延びる第４のドレイン
電極を選択的に形成するドレイン電極形成工程と、前記
第１の素子領域の上部及び前記第３の素子領域の上部に
対して選択的にエッチングを行なってゲート幅方向に延
びる第１のリセス部を形成すると共に、前記第２の素子
領域の上部及び前記第４の素子領域の上部に対して選択
的にエッチングを行なってゲート幅方向に延びる第２の
リセス部を形成するリセス部形成工程と、前記第１のリ
セス部の底部に前記第１のリセス部に沿って延びるよう
に第１のゲート電極を形成すると共に、前記第２のリセ
ス部の底部に前記第２のリセス部に沿って延びるように
第２のゲート電極を形成するゲート電極形成工程と、前
記第１、第２、第３及び第４のソース電極を互いに接続
するソース電極接続配線を形成するソース電極接続配線
形成工程と、前記第１、第２、第３及び第４のドレイン
電極を互いに接続するドレイン電極接続配線を形成する
ドレイン電極接続配線形成工程と、前記第１のゲート電
極と前記第２のゲート電極とを互いに接続するゲート電
極接続配線を形成するゲート電極接続配線形成工程と備
えている構成とするものである。

【００４２】 請求項６の構成により、基板の上に形成
し、ヘテロ接合を有し且つ素子領域である積層領域を、
第１の凹状溝と第２の凹状溝とにより第１の素子領域と
第２の素子領域と第３の素子領域と第４の素子領域とに
ゲート長方向又はゲート幅方向にそれぞれ分離するた
め、単体のＦＥＴがゲート幅の小さい複数の単位素子領
域に分割される。該単位素子領域ごとにソース電極、ド
レイン電極及びゲート電極を形成し、ソース電極をそれ
ぞれソース電極接続配線で接続し、ドレイン電極をそれ
ぞれドレイン電極接続配線で接続し、ゲート電極をそれ
ぞれゲート電極接続配線で接続するため、単体のＦＥＴ
が複数の単位ＦＥＴから構成されることになる。これに
より、ゲート幅が大きなＦＥＴであっても、しきい値が
該単位ＦＥＴのしきい値によって決まる。

【００４３】また、単位素子領域をゲート幅方向にも分
離するため、ゲート長方向に単位素子領域が拡大するこ
とがない。

【００４４】

【発明の実施の形態】

（第１の実施形態）本発明の第１の実施形態を図面を参
照しながら説明する。

【００４５】図１は本発明の第１の実施形態に係る電界
効果トランジスタの平面図である。図１に示すように、
素子領域としての単位素子領域３０は、基板１１上に形
成され、半導体層と該半導体層とヘテロ接合する能動層
とよりなる積層領域であって、凹状溝３１によりゲート
長方向に分割されている。ゲート電極２０は単位素子領
域３０の上部におけるゲート幅方向に延びるリセス部の
底部に沿って形成され、ソース電極２１はリセス部の一
方の側部に沿って形成され、ドレイン電極２２はリセス
部の他方の側部に沿って形成されている。１層目のゲー
ト電極接続配線２３は基板１１の上に単位素子領域３０
にまたがって形成され、ゲート電極２０同士を互いに接
続し、２層目のソース電極接続配線２４は基板１１の上
に単位素子領域３０にまたがって形成され、ソース電極
２１同士を互いに接続し、２層目のドレイン電極接続配
線２５は基板１１の上に単位素子領域３０にまたがって
形成され、ドレイン電極２２同士を互いに接続してい
る。なお、以下に説明する各実施形態においては、図面
を簡略化するため、各電極と各電極の接続配線とのコン
タクトホール、層間絶縁膜及び表面保護膜を省略してい
る。

【００４６】以下、本発明の第１の実施形態に係る電界
効果トランジスタの製造方法を図面を参照しながら説明
する。

【００４７】図２（ａ）〜（ｆ）及び図３は本発明の第
１の実施形態に係るダブルヘテロ接合型電界効果トラン
ジスタの製造方法の各工程を示し、（ａ）、（ｃ）及び
（ｅ）は工程順断面図であり、（ｂ）、（ｄ）及び
（ｆ）は工程順平面図である。図２（ａ）及び（ｂ）に
示すように、まず、例えばＭＢＥ（Molecular Beam Epi
taxy）法を用いて、ＧａＡｓよりなる基板１１上に、絶
縁性アルミニウムガリウム砒素よりなるバッファ層１２
を成長させる。次に、ダブルヘテロ接合となる積層領域
１３としての、Ｓｉがドープされた第１のｎ型アルミニ
ウムガリウム砒素層１３ａ、第１の絶縁性アルミニウム
ガリウム砒素層１３ｂ、絶縁性インジウムガリウム砒素
層１３ｃ、第２の絶縁性アルミニウムガリウム砒素層１
３ｄ、Ｓｉがドープされた第２のｎ型アルミニウムガリ
ウム砒素層１３ｅ、及びＳｉがドープされたｎ型ガリウ
ム砒素層１８を順次成長させる。

【００４８】ここで、積層領域１３において、単位素子
領域３０内の電子は第１のｎ型アルミニウムガリウム砒
素層１３ａから第１の絶縁性アルミニウムガリウム砒素
層１３ｂを通って絶縁性インジウムガリウム砒素層１３
ｃに供給されると共に、第２のｎ型アルミニウムガリウ
ム砒素層１３ｅから第２の絶縁性アルミニウムガリウム
砒素層１３ｄを通って絶縁性インジウムガリウム砒素層
１３ｃに供給される。

【００４９】次に、ｎ型ガリウム砒素層１８の上に全面
にわたってレジスト膜を塗布し、フォトリソグラフィー
を用いて、ゲート幅方向に３つの開口部を有するレジス
トパターン２９を形成する。その後、基板１１の所定領
域に対してバッファ層１２又は基板１１に達するエッチ
ングを行なってゲート幅方向に延びる３つの凹状溝３
１，３１，３１を形成することにより、積層領域１３を
ゲート長方向に分離する４つの単位素子領域３０，３
０，…を形成する。

【００５０】次に、図２（ｃ）及び（ｄ）に示すよう
に、レジストパターン２９を除去した後、各単位素子領
域３０におけるｎ型ガリウム砒素層１８の上にゲート幅
方向に延びるオーミック電極であるソース電極２１及び
ドレイン電極２２をそれぞれ形成する。

【００５１】次に、図２（ｅ）及び（ｆ）に示すよう
に、各単位素子領域３０におけるｎ型ガリウム砒素層１
８のゲート電極形成領域に対して選択的に、例えばリン
酸（Ｈ₃ＰＯ₄）及び過酸化水素（Ｈ₂Ｏ₂）を含む混合溶
液を用いてウェットエッチングを行なって所望のしきい
値Ｖthを得られる深さのリセス部１９を形成し、該リセ
ス部１９の底部に沿ってゲート電極２０を形成し、単位
素子領域３０ごとに単位ＦＥＴを作製する。

【００５２】次に、図３の平面図に示すように、単位Ｆ
ＥＴのゲート電極２０同士を１層目のゲート電極接続配
線２３により、単位ＦＥＴのソース電極２１同士を２層
目のソース電極接続配線２４により、単位ＦＥＴのドレ
イン電極２２同士を２層目のドレイン電極接続配線２５
によりそれぞれ接続することにより、複数のゲートフィ
ンガーによるゲート幅が大きな単体のＦＥＴが実現され
る。

【００５３】なお、図３において、単位ＦＥＴはゲート
幅の小さい１本のゲート電極２０（＝ゲートフィンガ
ー）を有しているが、複数のゲートフィンガーを有する
単位ＦＥＴとしてもよく、製造方法は前述の単位ＦＥＴ
当たり１ゲート電極の製造方法と同様である。

【００５４】また、積層領域１３を４つの単位素子領域
３０に分割したが、これに限るものではなく、所望の電
気特性が得られる分割数であればその数を問わない。

【００５５】このように、本実施形態のＦＥＴはゲート
幅が小さい４つの単位ＦＥＴから構成されているため、
ＦＥＴのしきい値Ｖthはこれら単位ＦＥＴのしきい値Ｖ
thと一致することになる。その結果、図４に示すよう
に、しきい値Ｖthのゲート幅Ｗg 依存性を低減すること
ができる。

【００５６】また、ゲートリセスであるリセス部１９を
リセスエッチングする際に、リン酸及び過酸化水素を含
む混合溶液を用いてウェットエッチングを行なったが、
溶液はこれに限らない。また、ドライエッチングであっ
てもよい。

【００５７】また、基板１１にガリウム砒素を用いた
が、シリコン（Ｓｉ）よりなる基板上に絶縁性ガリウム
砒素をエピタキシャル成長した基板を用いてもよい。こ
のようにすると、同一基板上にシリコン系デバイス（例
えば、ＭＯＳＦＥＴ、バイポーラトランジスタなど）又
はシリコン系ヘテロ接合型デバイス（例えば、ＳｉＧｅ
バイポーラトランジスタなど）を製造することが可能と
なるため、ＭＭＩＣ等の設計の自由度がさらに増すこと
になる。

【００５８】（第２の実施形態）以下、本発明の第２の
実施形態を図面を参照しながら説明する。

【００５９】図５は本発明の第２の実施形態に係る電界
効果トランジスタの平面図である。図５に示すように、
素子領域としての単位素子領域３０は、基板１１上に形
成され、半導体層と該半導体層とヘテロ接合する能動層
とよりなる積層領域であって、凹状溝３１によりゲート
幅方向に分割されている。ゲート電極２０はゲート幅方
向に隣接する２つの単位素子領域３０の上部にまたがっ
てゲート幅方向に延びるリセス部の底部に沿って形成さ
れ、ソース電極２１はリセス部の一方の側部に沿って形
成され、ドレイン電極２２はリセス部の他方の側部に沿
って形成されている。１層目のゲート電極接続配線２３
は基板１１の上に単位素子領域３０にまたがって形成さ
れ、ゲート電極２０同士を互いに接続し、２層目のソー
ス電極接続配線２４は基板１１の上に単位素子領域３０
にまたがって形成され、ソース電極２１同士を互いに接
続し、２層目のドレイン電極接続配線２５は基板１１の
上に単位素子領域３０にまたがって形成され、ドレイン
電極２２同士を互いに接続している。

【００６０】以下、本発明の第２の実施形態に係る電界
効果トランジスタの製造方法を図面を参照しながら説明
する。

【００６１】図６（ａ）〜（ｄ）は本発明の第２の実施
形態に係る電界効果トランジスタの製造方法を示す工程
順平面図である。ここで、基板上のヘテロ接合となる積
層領域を含む各層は第１の実施形態と同様の構成に製造
されているとする。

【００６２】図６（ａ）に示すように、ｎ型ガリウム砒
素層の上に全面にわたってレジスト膜を塗布し、フォト
リソグラフィーを用いて、ゲート長方向に開口部を有す
るレジストパターン２９を形成する。その後、基板の所
定領域に対してバッファ層又は基板に達するエッチング
を行なってゲート長方向に延びる凹状溝３１を形成する
ことにより、積層領域をゲート幅方向に分離する２つの
単位素子領域３０，３０を形成する。

【００６３】次に、図６（ｂ）に示すように、レジスト
パターン２９を除去した後、各単位素子領域３０におけ
るｎ型ガリウム砒素層の上にゲート幅方向に延びるオー
ミック電極であるソース電極２１及びドレイン電極２２
をそれぞれ形成する。

【００６４】次に、図６（ｃ）に示すように、各単位素
子領域３０におけるｎ型ガリウム砒素層のゲート電極形
成領域に対して選択的に、例えばリン酸（Ｈ₃ＰＯ₄）及
び過酸化水素（Ｈ₂Ｏ₂）を含む混合溶液を用いてウェッ
トエッチングを行なって所望のしきい値Ｖthを得られる
深さのリセス部１９を形成し、該リセス部１９の底部に
沿って２つの単位素子領域３０にまたがるゲート電極２
０を形成し、２つの単位素子領域３０からなる単位ＦＥ
Ｔを作製する。

【００６５】次に、図６（ｄ）に示すように、単位ＦＥ
Ｔのゲート電極２０を１層目のゲート電極接続配線２３
により、単位素子領域３０のソース電極２１同士を２層
目のソース電極接続配線２４により、単位素子領域３０
のドレイン電極２２同士を２層目のドレイン電極接続配
線２５によりそれぞれ接続することにより、１つのゲー
トフィンガーによるゲート幅が大きな単体のＦＥＴが実
現される。

【００６６】なお、本実施形態においては、２つの単位
素子領域３０をまとめて単位ＦＥＴとしたが、２つ以上
の単位素子領域をまとめて単位ＦＥＴを構成してもよ
い。

【００６７】また、図５に示すように、単位ＦＥＴはゲ
ート幅の短い１本のゲート電極２０（＝ゲートフィンガ
ー）を有しているが、複数のゲートフィンガーを有する
単位ＦＥＴとしてもよく、製造方法は前述の単位ＦＥＴ
当たり１ゲート電極の製造方法と同様である。

【００６８】このように、本実施形態によると、完成し
たＦＥＴはゲート幅が小さい２つのの単位ＦＥＴから構
成されているので、ＦＥＴのしきい値Ｖthはこれら単位
ＦＥＴのしきい値Ｖthと一致することになる。その結
果、図４に示すように、しきい値Ｖthのゲート幅Ｗg 依
存性を低減することができる。

【００６９】さらに、積層領域をゲート幅方向に分割し
ているので、第１の実施形態の積層領域をゲート幅方向
に分割するＦＥＴと組み合わせれば、エリアペナルティ
ーが生じにくい。

【００７０】また、ゲートリセスであるリセス部１９を
リセスエッチングする際に、リン酸及び過酸化水素を含
む混合溶液を用いてウェットエッチングを行なったが、
溶液はこれに限らない。また、ドライエッチングであっ
てもよい。

【００７１】また、本実施形態においても、基板にガリ
ウム砒素を用いたが、Ｓｉよりなる基板上に絶縁性ガリ
ウム砒素をエピタキシャル成長した基板を用いてもよ
い。このようにすると、同一基板上にシリコン系デバイ
ス又はシリコン系ヘテロ接合型デバイスを製造すること
が可能になるため、さらに設計の自由度が増すことにな
る。

【００７２】（第３の実施形態）以下、本発明の第３の
実施形態を図面を参照しながら説明する。

【００７３】図７は本発明の第３の実施形態に係る電界
効果トランジスタの平面図である。図７に示すように、
８つの単位素子領域のうち、例えば３０Ａ，３０Ｂ，３
０Ｃ及び３０Ｄについて説明すると、素子領域としての
第１の単位素子領域３０Ａは、基板１１上に形成され、
半導体層と該半導体層とヘテロ接合する能動層とよりな
る積層領域であって、第１の凹状溝３１Ａによりゲート
長方向に分割されると共に第２の凹状溝３１Ｂによりゲ
ート幅方向に分割されている。

【００７４】素子領域としての第２の単位素子領域３０
Ｂは、基板１１上に形成され、第１の単位素子領域３０
Ａと同一構成の積層領域であって、第１の凹状溝３１Ａ
によりゲート長方向に分割されると共に第２の凹状溝３
１Ｂによりゲート幅方向に分割され且つ第１の凹状溝３
１Ａを挟んで第１の単位素子領域３０Ａと対向してい
る。

【００７５】素子領域としての第３の単位素子領域３０
Ｃは、基板１１上に形成され、第１の単位素子領域３０
Ａと同一構成の積層領域であって、第１の凹状溝３１Ａ
によりゲート長方向に分割されると共に第２の凹状溝３
１Ｂによりゲート幅方向に分割され且つ第２の凹状溝３
１Ｂを挟んで第１の単位素子領域３０Ａと対向してい
る。

【００７６】素子領域としての第４の単位素子領域３０
Ｄは、基板１１上に形成され、第１の単位素子領域３０
Ａと同一構成の積層領域であって、第１の凹状溝３１Ａ
によりゲート長方向に分割されると共に第２の凹状溝３
１Ｂによりゲート幅方向に分割され且つ第２の凹状溝３
１Ｂを挟んで第２の単位素子領域３０Ｂと対向してい
る。

【００７７】第１のゲート電極２０Ａは第１の単位素子
領域３０Ａ及び第３の単位素子領域３０Ｃの上部にまた
がりゲート幅方向に延びる第１のリセス部の底部に沿っ
て形成され、第２のゲート電極２０Ｂは第２の単位素子
領域３０Ｂ及び第４の単位素子領域３０Ｄの上部にまた
がりゲート幅方向に延びる第２のリセス部の底部に沿っ
て形成されている。

【００７８】第１のソース電極２１Ａは第１の単位素子
領域３０Ａにおける第１のリセス部の一方の側部に沿っ
て形成され、第２のソース電極２１Ｂは第２の単位素子
領域３０Ｂにおける第２のリセス部の一方の側部に沿っ
て形成され、第３のソース電極２１Ｃは第３の単位素子
領域３０Ｃにおける第１のリセス部の一方の側部に沿っ
て形成され、第４のソース電極２１Ｄは第４の単位素子
領域３０Ｄにおける第２のリセス部の一方の側部に沿っ
て形成されている。

【００７９】第１のドレイン電極２２Ａは第１の単位素
子領域３０Ａにおける第１のリセス部の他方の側部に沿
って形成され、第２のドレイン電極２２Ｂは第２の単位
素子領域３０Ｂにおける第２のリセス部の他方の側部に
沿って形成され、第３のドレイン電極２２Ｃは第３の単
位素子領域３０Ｃにおける第１のリセス部の他方の側部
に沿って形成され、第４のドレイン電極２２Ｄは第４の
単位素子領域３０Ｄにおける第２のリセス部の他方の側
部に沿って形成されている。

【００８０】１層目のゲート電極接続配線２３は基板１
１の上に単位素子領域３０にまたがって形成され、各ゲ
ート電極同士を互いに接続し、２層目のソース電極接続
配線２４は基板１１の上に単位素子領域３０にまたがっ
て形成され、各ソース電極同士を互いに接続し、２層目
のドレイン電極接続配線２５は基板１１の上に単位素子
領域３０にまたがって形成され、各ドレイン電極同士を
互いに接続している。

【００８１】以下、本発明の第３の実施形態に係る電界
効果トランジスタの製造方法を図面を参照しながら説明
する。

【００８２】図８（ａ）〜（ｃ）及び図９は本発明の第
２の実施形態に係る電界効果トランジスタの製造方法を
示す工程順平面図である。ここで、基板上のヘテロ接合
となる積層領域を含む各層は第１の実施形態と同様の構
成に製造されているとする。

【００８３】図８（ａ）に示すように、ｎ型ガリウム砒
素層の上に全面にわたってレジスト膜を塗布し、フォト
リソグラフィーを用いて、ゲート幅方向に３つの開口部
及びゲート長方向に１つの開口部を有するレジストパタ
ーン２９を形成する。その後、基板の所定領域に対して
バッファ層又は基板に達するエッチングを行なってゲー
ト幅方向に延びる第１の凹状溝３１Ａ，３１Ａ，３１Ａ
を形成すると共に、ゲート長方向に延びる第２の凹状溝
３１Ｂを形成する。これにより、積層領域を、８つの単
位素子領域に分割する。４つの単位素子領域のみ、例え
ば３０Ａ，３０Ｂ，３０Ｃ及び３０Ｄに着目すると、第
１の単位素子領域３０Ａと、該第１の単位素子領域３０
Ａと第１の凹状溝３１Ａを挟んで隣り合う第２の単位素
子領域３０Ｂと、第１の単位素子領域３０Ａと第２の凹
状溝３１Ｂを挟んで隣り合う第３の単位素子領域３０Ｃ
と、第２の単位素子領域３０Ｂと第２の凹状溝３１Ｂを
挟んで隣り合う第４の単位素子領域３０Ｄとに分離す
る。

【００８４】次に、図８（ｂ）に示すように、レジスト
パターン２９を除去した後、第１の単位素子領域３０Ａ
におけるｎ型ガリウム砒素層の上にゲート幅方向に延び
る第１のソース電極２１Ａ及び第１のドレイン電極２２
Ａを形成し、第２の単位素子領域３０Ｂにおけるｎ型ガ
リウム砒素層の上にゲート幅方向に延びる第２のソース
電極２１Ｂ及び第２のドレイン電極２２Ｂを形成し、第
３の単位素子領域３０Ｃにおけるｎ型ガリウム砒素層の
上にゲート幅方向に延びる第３のソース電極２１Ｃ及び
第３のドレイン電極２２Ｃを形成し、第４の単位素子領
域３０Ｄにおけるｎ型ガリウム砒素層の上にゲート幅方
向に延びる第４のソース電極２１Ｄ及び第４のドレイン
電極２２Ｄを形成する。第１から第４の単位素子領域と
同様に第５から第８の単位素子領域に対してもそれぞれ
ソース電極及びドレイン電極を形成する。

【００８５】次に、図８（ｃ）に示すように、第１の単
位素子領域３０Ａ及び第３の単位素子領域３０Ｃにおけ
るｎ型ガリウム砒素層のゲート電極形成領域に対して選
択的に、例えばリン酸（Ｈ₃ＰＯ₄）及び過酸化水素（Ｈ
₂Ｏ₂）を含む混合溶液を用いてウェットエッチングを行
なって所望のしきい値Ｖthを得られる深さの第１のリセ
ス部１９Ａを形成し、該第１のリセス部１９Ａの底部に
沿って第１及び第３の２つの単位素子領域３０Ａ，３０
Ｃにまたがる第１のゲート電極２０Ａを形成することに
より、第１及び第３の２つの単位素子領域３０Ａ，３０
Ｃからなる単位ＦＥＴを作製する。第２の単位素子領域
３０Ｂ及び第４の単位素子領域３０Ｄにおけるｎ型ガリ
ウム砒素層のゲート電極形成領域に対しても同様に、リ
ン酸（Ｈ₃ＰＯ₄）及び過酸化水素（Ｈ₂Ｏ₂）を含む混合
溶液を用いてウェットエッチングを行なって第２のリセ
ス部１９Ｂを形成し、該第２のリセス部１９Ｂの底部に
沿って第２及び第４の２つの単位素子領域３０Ｂ，３０
Ｄにまたがる第２のゲート電極２０Ｂを形成することに
より、第２及び第４の２つの単位素子領域３０Ｂ，３０
Ｄからなる単位ＦＥＴを作製する。同様に第５から第８
の単位素子領域に対してもそれぞれゲート電極をする。
これにより、第８の単位素子領域まで含めて、４つの単
位ＦＥＴを作製する。

【００８６】次に、図９に示すように、単位ＦＥＴの各
ゲート電極を１層目のゲート電極接続配線２３により、
各ソース電極同士を２層目のソース電極接続配線２４に
より、各ドレイン電極同士を２層目のドレイン電極接続
配線２５によりそれぞれ接続することにより、４つのゲ
ートフィンガーによるゲート幅がさらに大きな単体のＦ
ＥＴが実現される。

【００８７】なお、本実施形態においては、２つの単位
素子領域をまとめて単位ＦＥＴとしたが、２つ以上の単
位素子領域をまとめて単位ＦＥＴを構成してもよい。

【００８８】また、図７に示すように、単位ＦＥＴはゲ
ート幅の短い１本のゲート電極（＝ゲートフィンガー）
を有しているが、複数のゲートフィンガーを有する単位
ＦＥＴとしてもよく、製造方法は前述の単位ＦＥＴ当た
り１ゲート電極の製造方法と同様である。

【００８９】また、積層領域を８つの単位素子領域に分
割したが、これに限るものではなく、所望の電気特性が
得られる分割数であればよい。

【００９０】このように、本実施形態によると、完成し
たＦＥＴはゲート幅が小さい２つのの単位ＦＥＴから構
成されているので、ＦＥＴのしきい値Ｖthはこれら単位
ＦＥＴのしきい値Ｖthと一致することになる。その結
果、図４に示すように、しきい値Ｖthのゲート幅Ｗg 依
存性を低減することができる。

【００９１】さらに、積層領域をゲート長方向及びゲー
ト幅方向に分割しているため、基板上の積層領域を効率
よく分割できるので、エリアペナルティーが生じにく
い。

【００９２】また、ゲートリセスである各リセス部１９
Ａ，１９Ｂをリセスエッチングする際に、リン酸及び過
酸化水素を含む混合溶液を用いてウェットエッチングを
行なったが、溶液はこれに限らない。また、ドライエッ
チングであってもよい。

【００９３】また、本実施形態においても、基板にガリ
ウム砒素を用いたが、Ｓｉよりなる基板上に絶縁性ガリ
ウム砒素をエピタキシャル成長した基板であってもよ
い。同一基板上にシリコン系デバイス又はシリコン系ヘ
テロ接合型デバイスを製造することが可能になり、さら
に設計の自由度が増すからである。

【００９４】（第４の実施形態）本発明の第４の実施形
態を図面を参照しながら説明する。

【００９５】図１０（ａ）は本発明の第４の実施形態に
係るマイクロ波用ＭＭＩＣパワーアンプを備えた半導体
集積回路装置の平面図である。図１０（ａ）に示すよう
に、本マイクロ波用ＭＭＩＣパワーアンプは、ＧａＡｓ
よりなる基板５１の上に形成され、入力信号を所望の増
幅電圧の半ばにまで増幅し、中間増幅信号として出力す
る前段パワーＦＥＴ５２Ａと、中間増幅信号を所望の増
幅電圧に増幅した増幅信号を出力する後段パワーＦＥＴ
５３Ａとの２段アンプから構成されている。さらに、５
４は基板５１の上に形成されている入力パッドであり、
５５は入力パッド５４からの入力信号を受け、該入力信
号のインピーダンスと前段パワーＦＥＴ５２Ａの入力イ
ンピーダンスとの整合をとる第１のマッチング回路であ
り、５６は前段パワーＦＥＴ５２Ａの中間増幅信号を受
け、該中間増幅信号のインピーダンスと後段パワーＦＥ
Ｔ５３Ａの入力インピーダンスとの整合をとる第２のマ
ッチング回路であり、５７は後段パワーＦＥＴ５３Ａの
増幅信号を受け、該増幅信号のインピーダンスと出力イ
ンピーダンスとの整合をとる第３のマッチング回路であ
り、５８は出力インピーダンスの整合がとられた増幅信
号を出力する出力パッドである。

【００９６】図１０（ｂ）は前段パワーＦＥＴ５２Ａの
拡大平面図である。図１０（ｂ）に示すパワーＦＥＴ
は、図１に示す第１の実施形態のＦＥＴと同様の構成で
あるため、同一の部材には同一の符号を付すことにより
説明を省略する。ただし、前段パワーＦＥＴ５２Ａは高
出力が要求されないため、２つの単位素子領域３０，３
０を有する構成として、ゲート幅を小さくしている。

【００９７】図１０（ｃ）は後段パワーＦＥＴ５３Ａの
拡大平面図である。図１０（ｃ）に示すパワーＦＥＴ
は、図１に示す第１の実施形態のＦＥＴと同様の構成で
あるため、同一の部材には同一の符号を付すことにより
説明を省略する。ただし、後段パワーＦＥＴ５３Ａは高
出力が要求されるため、８つの単位素子領域３０，…を
有する構成として、ゲート幅を大きくしている。これに
より、所望の周波数帯域で十分良好な特性が出せるＭＭ
ＩＣパワーアンプとなる。

【００９８】このように、前段パワーＦＥＴ５２Ａと後
段パワーＦＥＴ５３Ａとのゲート幅は異なるが、それぞ
れの単体のパワーＦＥＴを構成するのは同一のゲート幅
を有する単位素子領域３０よりなる単位ＦＥＴであるた
め、前段パワーＦＥＴ５２Ａ及び後段パワーＦＥＴ５３
Ａの各しきい値Ｖthはこの単位ＦＥＴのしきい値Ｖthと
一致するので、両パワーＦＥＴは同一のしきい値Ｖthを
有することになる。

【００９９】従って、該パワーＦＥＴの特性はほぼゲー
ト幅Ｗg に依存するようになるため、設計効率及び設計
確度を向上させることができる。

【０１００】（第５の実施形態）本発明の第５の実施形
態を図面を参照しながら説明する。

【０１０１】図１１（ａ）は本発明の第５の実施形態に
係るマイクロ波用ＭＭＩＣパワーアンプを備えた半導体
集積回路装置の平面図である。図１１（ａ）において、
本マイクロ波用ＭＭＩＣパワーアンプは、図１０（ａ）
に示す第４の実施形態と同様の構成であるため、同一の
部材には同一の符号を付すことにより説明を省略する。

【０１０２】図１１（ｂ）は前段パワーＦＥＴ５２Ｂの
拡大平面図である。図１０（ｂ）に示すパワーＦＥＴ
は、図７に示す第３の実施形態のＦＥＴと同様の構成で
あるため、同一の部材には同一の符号を付すことにより
説明を省略する。ただし、前段パワーＦＥＴ５２Ｂは高
出力が要求されないため、４つの単位素子領域３０より
なる２つの単位ＦＥＴを有する構成として、ゲート幅を
小さくしている。

【０１０３】図１１（ｃ）は後段パワーＦＥＴ５３Ｂの
拡大平面図である。図１１（ｃ）に示すパワーＦＥＴ
は、図７に示す第３の実施形態のＦＥＴと同様の構成で
あるため、同一の部材には同一の符号を付すことにより
説明を省略する。ただし、後段パワーＦＥＴ５３Ｂは高
出力が要求されるため、１６個の単位素子領域３０より
なる８つの単位ＦＥＴを有する構成として、ゲート幅を
非常に大きくすることにより、所望の周波数帯域で十分
良好な特性が出せるＭＭＩＣパワーアンプとしている。

【０１０４】このように、前段パワーＦＥＴ５２Ｂと後
段パワーＦＥＴ５３Ｂとのゲート幅は異なっているが、
それぞれの単体のパワーＦＥＴを構成するのは同一のゲ
ート幅を有する２つの単位素子領域３０よりなる単位Ｆ
ＥＴであるため、前段パワーＦＥＴ５２Ｂ及び後段パワ
ーＦＥＴ５３Ｂの各しきい値Ｖthはこの単位ＦＥＴのし
きい値Ｖthと一致するので、両パワーＦＥＴは同一のし
きい値Ｖthを有することになる。

【０１０５】従って、該パワーＦＥＴの特性はほぼゲー
ト幅Ｗg に依存するようになるため、設計効率及び設計
確度を向上させることができる。

【０１０６】さらに、単位ＦＥＴがゲート長方向にのみ
延びる構成でないため、パワーＦＥＴのレイアウトの自
由度が向上するため、ゲート幅Ｗg の大きく異なるＦＥ
Ｔを同一チップに集積する場合に、チップサイズを小さ
くすることができる。

【０１０７】なお、本実施形態においては、第３の実施
形態のＦＥＴを用いてＭＭＩＣパワーアンプを構成した
が、これに限らず、チップ上のレイアウト又は所望の電
気特性を考慮して、第１の実施形態によるＦＥＴや第２
の実施形態によるＦＥＴを組み合わせることによって、
ＭＭＩＣパワーアンプを構成してもよい。

【０１０８】

【発明の効果】請求項１の発明に係る電界効果トランジ
スタによると、しきい値電圧のゲート幅依存性が低減さ
れているため、ゲート幅が大きな電界効果トランジスタ
であっても、しきい値が単位ＦＥＴのしきい値で決まる
ので、設計の煩雑さの解消、設計誤差の防止及び設計自
由度の向上を図ることができる。その上、第１の素子領
域と第２の素子領域とはゲート幅方向に分離されている
ため、ゲート長方向に単位素子領域が拡大することがな
い。その結果、請求項１の発明に係る電界効果トランジ
スタと組み合わせれば、レイアウトの自由度が増す。

【０１０９】

【０１１０】 請求項２の発明に係る電界効果トランジ
スタによると、請求項１の発明に係る電界効果トランジ
スタの効果が得られる上に、素子領域がゲート幅方向及
びゲート長方向に分離されているため、該素子領域を効
率よく配置することができる。その結果、エリアペナル
ティーが生じることなく、確実に大きなゲート幅を有す
る単体の電界効果トランジスタを得ることができる。

【０１１１】 請求項３の発明に係る半導体集積回路装
置によると、同一基板上の第１及び第２の電界効果トラ
ンジスタの各しきい値はゲート幅によらず一定の値とな
るため、各電界効果トランジスタの特性はほぼゲート幅
に依存するため、設計効率及び設計確度を向上させるこ
とができる。

【０１１２】 また、請求項１又は２に記載されたうち
の１つの電界効果トランジスタを第１の効果トランジス
タまたは第２の電界効果トランジスタに用いているた
め、レイアウトの自由度が向上するので、ゲート幅の大
きく異なるトランジスタを１つのチップに集積する場合
に、チップサイズを小さくすることできる。

【０１１３】 請求項４の発明に係る電界効果トランジ
スタの製造方法によると、従来、ゲート幅が異なる電界
効果トランジスタごとにリセスエッチングを行なってし
きい値電圧を調整するか、又は同一チップ上には１種類
のゲート幅を有する電界効果トランジスタのみを製造せ
ざるを得なかったが、しきい値電圧のゲート幅依存性を
低減できるため、ゲート幅が大きな電界効果トランジス
タであっても、しきい値が単位ＦＥＴのしきい値で決ま
るので、設計の煩雑さの解消、設計誤差の防止及び設計
自由度の向上を図ることができる。

【０１１４】 請求項５の発明に係る電界効果トランジ
スタの製造方法によると、請求項４の発明に係る電界効
果トランジスタの製造方法の効果が得られる上に、第１
の素子領域と第２の素子領域とをゲート幅方向に分離し
ているため、ゲート長方向に単位素子領域が拡大するこ
とがない。その結果、請求項４の発明により得られる電
界効果トランジスタと組み合わせれば、レイアウトの自
由度が増すことになる。

【０１１５】 請求項６の発明に係る電界効果トランジ
スタの製造方法によると、請求項４又は５の発明に係る
電界効果トランジスタの効果が得られる上に、素子領域
をゲート幅方向及びゲート長方向に分離しているため、
該素子領域を効率よく配置することができる。その結
果、エリアペナルティーが生じることなく、確実に大き
なゲート幅を有する単体の電界効果トランジスタを得る
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る電界効果トラン
ジスタの平面図である。

【図２】（ａ）〜（ｆ）は本発明の第１の実施形態に係
る電界効果トランジスタの製造方法の各工程を示し、
（ａ）、（ｃ）及び（ｅ）は工程順断面図であり、
（ｂ）、（ｄ）及び（ｆ）は工程順平面図である。

【図３】本発明の第１の実施形態に係る電界効果トラン
ジスタの製造方法の工程順平面図である。

【図４】本発明の第１、第２又は第３の実施形態に係る
電界効果トランジスタの製造方法によって得られたヘテ
ロ接合型ＦＥＴにおけるしきい値のゲート幅依存性を示
す特性図である。

【図５】本発明の第２の実施形態に係る電界効果トラン
ジスタの平面図である。

【図６】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る電界効果トランジスタの製造方法を示す工程順平面図
である。

【図７】本発明の第３の実施形態に係る電界効果トラン
ジスタの平面図である。

【図８】（ａ）〜（ｃ）は本発明の第３の実施形態に係
る電界効果トランジスタの製造方法を示す工程順平面図
である。

【図９】本発明の第３の実施形態に係る電界効果トラン
ジスタの製造方法を示す工程順平面図である。

【図１０】（ａ）は本発明の第４の実施形態に係るマイ
クロ波用ＭＭＩＣパワーアンプを備えた半導体集積回路
装置の平面図である。（ｂ）は前段パワー電界効果トラ
ンジスタの拡大平面図である。（ｃ）は後段パワー電界
効果トランジスタの拡大平面図である。

【図１１】（ａ）は本発明の第５の実施形態に係るマイ
クロ波用ＭＭＩＣパワーアンプを備えた半導体集積回路
装置の平面図である。（ｂ）は前段パワー電界効果トラ
ンジスタの拡大平面図である。（ｃ）は後段パワー電界
効果トランジスタの拡大平面図である。

【図１２】従来のインジウムガリウム砒素歪み層ダブル
ヘテロ接合を用いた高周波用パワー電界効果トランジス
タを示し、（ａ）は平面図であり、（ｂ）は部分断面図
である。

【図１３】（ａ）〜（ｆ）は従来のインジウムガリウム
砒素歪み層ダブルヘテロ接合を用いた高周波用パワー電
界効果トランジスタの製造方法の各工程を示し、
（ａ）、（ｃ）及び（ｅ）は工程順断面図であり、
（ｂ）、（ｄ）及び（ｆ）は工程順平面図である。

【図１４】従来のインジウムガリウム砒素歪み層ダブル
ヘテロ接合を用いた高周波用パワー電界効果トランジス
タの製造方法の工程順平面図である。

【図１５】従来の製造方法によって得られたヘテロ接合
型電界効果トランジスタにおけるしきい値のゲート幅依
存性を示す特性図である。

【符号の説明】

１１ 基板 １２ バッファ層 １３ 積層領域 １３ａ 第１のｎ型アルミニウムガリウム砒素層 １３ｂ 第１の絶縁性アルミニウムガリウム砒素層 １３ｃ 絶縁性インジウムガリウム砒素層 １３ｄ 第２の絶縁性アルミニウムガリウム砒素層 １３ｅ 第２のｎ型アルミニウムガリウム砒素層 １８ ｎ型ガリウム砒素層 １９ リセス部 １９Ａ 第１のリセス部 １９Ｂ 第２のリセス部 ２０ ゲート電極 ２０Ａ 第１のゲート電極 ２０Ｂ 第２のゲート電極 ２１ ソース電極 ２１Ａ 第１のソース電極 ２１Ｂ 第２のソース電極 ２１Ｃ 第３のソース電極 ２１Ｄ 第４のソース電極 ２２ ドレイン電極 ２２Ａ 第１のドレイン電極 ２２Ｂ 第２のドレイン電極 ２２Ｃ 第３のドレイン電極 ２２Ｄ 第４のドレイン電極 ２３ ゲート電極接続配線 ２４ ソース電極接続配線 ２５ ドレイン電極接続配線 ２９ レジストパターン ３０ 単位素子領域（素子領域） ３０Ａ 第１の単位素子領域（素子領域） ３０Ｂ 第２の単位素子領域（素子領域） ３０Ｃ 第３の単位素子領域（素子領域） ３０Ｄ 第４の単位素子領域（素子領域） ３１ 凹状溝 ３１Ａ 第１の凹状溝 ３１Ｂ 第２の凹状溝 ５１ 基板 ５２Ａ 前段パワーＦＥＴ ５３Ａ 後段パワーＦＥＴ ５２Ｂ 前段パワーＦＥＴ ５３Ｂ 後段パワーＦＥＴ ５４ 入力パッド ５５ 第１のマッチング回路 ５６ 第２のマッチング回路 ５７ 第３のマッチング回路 ５８ 出力パッド

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−231434（ＪＰ，Ａ) 特開 平１−134975（ＪＰ，Ａ) 特開 平２−54540（ＪＰ，Ａ) 特開 昭55−130178（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/778 H01L 21/338 H01L 27/095 H01L 29/812

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ヘテロ接合型の電界効果トランジスタで
   あって、 基板の上に形成されているバッファ層と、 前記バッファ層の上に形成されており、半導体層と該半
   導体層とヘテロ接合する能動層とよりなる積層領域と、 前記積層領域にゲート長方向に延びるように形成されて
   おり、前記積層領域をゲート幅方向に互いに隣り合う第
   １の素子領域と第２の素子領域とに分離する凹状溝と、 前記第１の素子領域の上部と前記第２の素子領域の上部
   とにまたがるように形成されたゲート幅方向に延びるリ
   セス部と、 前記第１の素子領域の上に前記リセス部の一方の側部に
   沿って延びるように形成されている第１のソース電極
   と、 前記第１の素子領域の上に前記リセス部の他方の側部に
   沿って延びるように形成されている第１のドレイン電極
   と、 前記第２の素子領域の上に前記リセス部の一方の側部に
   沿って延びるように形成されている第２のソース電極
   と、 前記第２の素子領域の上に前記リセス部の他方の側部に
   沿って延びるように形成されている第２のドレイン電極
   と、 前記リセス部の底部に前記リセス部に沿って延びるよう
   に形成されているゲート電極と、 前記第１のソース電極と前記第２のソース電極とを互い
   に接続するソース電極接続配線と、 前記第１のドレイン電極と前記第２のドレイン電極とを
   互いに接続するドレイン電極接続配線とを備えているこ
   とを特徴とする電界効果トランジスタ。
2. 【請求項２】 ヘテロ接合型電界効果トランジスタであ
   って、 基板の上に形成されているバッファ層と、 前記バッファ層の上に形成され、半導体層と該半導体層
   とヘテロ接合する能動層とよりなる積層領域と、 前記積層領域にそれぞれ形成されたゲート幅方向に延び
   る第１の凹状溝及びゲート長方向に延びる第２の凹状溝
   と、 前記積層領域が前記第１の凹状溝と前記第２の凹状溝と
   により分離されることによってそれぞれ形成された、第
   １の素子領域と、前記第１の素子領域と前記第１の凹状
   溝を挟んで隣り合う第２の素子領域と、前記第１の素子
   領域と前記第２の凹状溝を挟んで隣り合う第３の素子領
   域と、前記第２の素子領域と前記第２の凹状溝を挟んで
   隣り合う第４の素子領域と、 前記第１の素子領域の上部と前記第３の素子領域の上部
   とにまたがるように形成されたゲート幅方向に延びる第
   １のリセス部と、 前記第１の素子領域の上に前記第１のリセス部の一方の
   側部に沿って延びるように形成されている第１のソース
   電極と、 前記第１の素子領域の上に前記第１のリセス部の他方の
   側部に沿って延びるように形成されている第１のドレイ
   ン電極と、 前記第３の素子領域の上に前記第１のリセス部の一方の
   側部に沿って延びるように形成されている第３のソース
   電極と、 前記第３の素子領域の上に前記第１のリセス部の他方の
   側部に沿って延びるように形成されている第３のドレイ
   ン電極と、 前記第１のリセス部の底部に前記第１のリセス部に沿っ
   て延びるように形成されている第１のゲート電極と、 前記第２の素子領域の上部と前記第４の素子領域の上部
   とにまたがるように形成されたゲート幅方向に延びる第
   ２のリセス部と、 前記第２の素子領域の上に前記第２のリセス部の一方の
   側部に沿って延びるように形成されている第２のソース
   電極と、 前記第２の素子領域の上に前記第２のリセス部の他方の
   側部に沿って延びるように形成されている第２のドレイ
   ン電極と、 前記第４の素子領域の上に前記第２のリセス部の一方の
   側部に沿って延びるように形成されている第４のソース
   電極と、 前記第４の素子領域の上に前記第２のリセス部の他方の
   側部に沿って延びるように形成されている第４のドレイ
   ン電極と、 前記第２のリセス部の底部に前記第２のリセス部に沿っ
   て延びるように形成されている第２のゲート電極と、 前記第１、第２、第３及び第４のソース電極を互いに接
   続するソース電極接続配線と、 前記第１、第２、第３及び第４のドレイン電極を互いに
   接続するドレイン電極接続配線と、 前記第１のゲート電極と前記第２のゲート電極とを互い
   に接続するゲート電極接続配線とを備えていることを特
   徴とする電界効果トランジスタ。
3. 【請求項３】 基板上の第１の領域に形成された請求項
   １又は２に記載の第１の電界効果トランジスタと、 前記基板上の第２の領域に形成された請求項１又は２に
   記載の第２の電界効果トランジスタとを備え、 前記第１の電界効果トランジスタの出力と前記第２の電
   界効果トランジスタの入力とが互いに接続されているこ
   とを特徴とする半導体集積回路装置。
4. 【請求項４】 ヘテロ接合型の電界効果トランジスタの
   製造方法であって、 基板の上にバッファ層を形成するバッファ層形成工程
   と、 前記バッファ層の上に半導体層と該半導体層とヘテロ接
   合する能動層とよりなる積層領域を形成する積層領域形
   成工程と、 前記積層領域に対して選択的にエッチングを行なって、
   前記積層領域をゲート長方向に互いに隣り合う第１の素
   子領域と第２の素子領域とに分離する凹状溝を形成する
   素子分離工程と、 前記第１の素子領域の上にゲート幅方向に延びる第１の
   ソース電極を形成すると共に、前記第２の素子領域の上
   にゲート幅方向に延びる第２のソース電極を形成するソ
   ース電極形成工程と、 前記第１の素子領域の上にゲート幅方向に延びる第１の
   ドレイン電極を形成すると共に、前記第２の素子領域の
   上にゲート幅方向に延びる第２のドレイン電極を形成す
   るドレイン電極形成工程と、 前記第１の素子領域の上部に対して選択的にエッチング
   を行なってゲート幅方向に延びる第１のリセス部を形成
   すると共に、前記第２の素子領域の上部に対して選択的
   にエッチングを行なってゲート幅方向に延びる第２のリ
   セス部を形成するリセス部形成工程と、 前記第１のリセス部の底部に前記第１のリセス部に沿っ
   て延びるように第１のゲート電極を形成すると共に、前
   記第２のリセス部の底部に前記第２のリセス部に沿って
   延びるように第２のゲート電極を形成するゲート電極形
   成工程と、 前記第１のソース電極と前記第２のソース電極とを互い
   に接続するソース電極接続配線を形成するソース電極接
   続配線形成工程と、 前記第１のドレイン電極と前記第２のドレイン電極とを
   互いに接続するドレイン電極接続配線を形成するドレイ
   ン電極接続配線形成工程と、 前記第１のゲート電極と前記第２のゲート電極とを互い
   に接続するゲート電極接続配線を形成するゲート電極接
   続配線形成工程とを備えていることを特徴とする電界効
   果トランジスタの製造方法。
5. 【請求項５】 ヘテロ接合型の電界効果トランジスタの
   製造方法であって、 基板の上にバッファ層を形成するバッファ層形成工程
   と、 前記バッファ層の上に半導体層と該半導体層とヘテロ接
   合する能動層とよりなる積層領域を形成する積層領域形
   成工程と、 前記積層領域に対して選択的にエッチングを行なって、
   前記積層領域をゲート幅方向に隣り合う第１の素子領域
   と第２の素子領域とに分離する凹状溝を形成する素子分
   離工程と、 前記第１の素子領域の上にゲート幅方向に延びる第１の
   ソース電極を形成すると共に、前記第２の素子領域の上
   にゲート幅方向に延びる第２のソース電極を形成するソ
   ース電極形成工程と、 前記第１の素子領域の上にゲート幅方向に延びる第１の
   ドレイン電極を形成すると共に、前記第２の素子領域の
   上にゲート幅方向に延びる第２のドレイン電極を形成す
   るドレイン電極形成工程と、 前記第１の素子領域の上部及び前記第２の素子領域の上
   部に対して選択的にエッチングを行なって、前記第１の
   素子領域及び第２の素子領域にまたがり且つゲート幅方
   向に延びるリセス部を形成するリセス部形成工程と、 前記リセス部の底部に前記リセス部に沿って延びるよう
   にゲート電極を形成するゲート電極形成工程と、 前記第１のソース電極と前記第２のソース電極とを互い
   に接続するソース電極接続配線を形成するソース電極接
   続配線形成工程と、 前記第１のドレイン電極と前記第２のドレイン電極とを
   互いに接続するドレイン電極接続配線を形成するドレイ
   ン電極接続配線形成工程とを備えていることを特徴とす
   る電界効果トランジスタの製造方法。
6. 【請求項６】 ヘテロ接合型の電界効果トランジスタの
   製造方法であって、 基板の上にバッファ層を形成するバッファ層形成工程
   と、 前記バッファ層の上に半導体層と該半導体層とヘテロ接
   合する能動層とよりなる積層領域を形成する積層領域形
   成工程と、 前記積層領域に対して選択的にエッチングを行なって、
   ゲート幅方向に延びる第１の凹状溝及びゲート長方向に
   延びる第２の凹状溝を形成することにより、前記積層領
   域を、第１の素子領域と、前記第１の素子領域と前記第
   １の凹状溝を挟んで隣り合う第２の素子領域と、前記第
   １の素子領域と前記第２の凹状溝を挟んで隣り合う第３
   の素子領域と、前記第２の素子領域と前記第２の凹状溝
   を挟んで隣り合う第４の素子領域とに分離する素子分離
   工程と、 前記第１の素子領域の上にゲート幅方向に延びる第１の
   ソース電極を形成し、前記第３の素子領域の上にゲート
   幅方向に延びる第３のソース電極を形成し、前記第２の
   素子領域の上にゲート幅方向に延びる第２のソース電極
   を形成し、前記第４の素子領域の上にゲート幅方向に延
   びる第４のソース電極を形成するソース電極形成工程
   と、 前記第１の素子領域の上にゲート幅方向に延びる第１の
   ドレイン電極を形成し、前記第３の素子領域の上にゲー
   ト幅方向に延びる第３のドレイン電極を形成し、前記第
   ２の素子領域の上にゲート幅方向に延びる第２のドレイ
   ン電極を形成し、前記第４の素子領域の上にゲート幅方
   向に延びる第４のドレイン電極を選択的に形成するドレ
   イン電極形成工程と、 前記第１の素子領域の上部及び前記第３の素子領域の上
   部に対して選択的にエッチングを行なってゲート幅方向
   に延びる第１のリセス部を形成すると共に、前記第２の
   素子領域の上部及び前記第４の素子領域の上部に対して
   選択的にエッチングを行なってゲート幅方向に延びる第
   ２のリセス部を形成するリセス部形成工程と、 前記第１のリセス部の底部に前記第１のリセス部に沿っ
   て延びるように第１のゲート電極を形成すると共に、前
   記第２のリセス部の底部に前記第２のリセス部に沿って
   延びるように第２のゲート電極を形成するゲート電極形
   成工程と、 前記第１、第２、第３及び第４のソース電極を互いに接
   続するソース電極接続配線を形成するソース電極接続配
   線形成工程と、 前記第１、第２、第３及び第４のドレイン電極を互いに
   接続するドレイン電極接続配線を形成するドレイン電極
   接続配線形成工程と、 前記第１のゲート電極と前記第２のゲート電極とを互い
   に接続するゲート電極接続配線を形成するゲート電極接
   続配線形成工程とを備えていることを特徴とする電界効
   果トランジスタの製造方法。