JP3093230B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、小型化に好適な半導体装置および集積回路
に関するものである。
〔従来の技術〕
従来の半導体装置は、電子情報通信学会技術研究報告
第88巻60号（1988年）第45頁から第50頁（ED88−17）に
記載されているように、12GHz帯低雑音２段増幅器の場
合には、第７図（ａ），（ｂ）に示すように、電源とし
てゲートバイアスを２種類およびドレインバイアスを１
種類（端子は２個）必要とした。ゲートバイアスが２種
類必要なのは、同じ素子を用いて構成された低雑音増幅
器の場合に、低雑音化と高利得化の両方が要求される
が、初段には低雑音化に最適な電流レベルを与えるゲー
トバイアスが必要であり、また、２段目には、高利得化
に最適な電流レベルを与える初段とは異なるゲートバイ
アスが必要になる。
また、高周波における整合をとるためのゲート部から
の線路とアース点との結合は、第７図（ａ）の等価回路
に示すようにコンデンサを通して行っていた。さらに、
集積回路に用いたFETは、初段、２段の両者とも同一の
ものであり、特に最適な構造のものを使い分けてはいな
かった。
〔発明が解決しようとする課題〕
上記従来技術は、電源として３系統必要とし、しか
も、ドレインバイアスは正の電圧、ゲートバイアスには
負の電圧を必要としているため、増幅器を半導体基板上
に集積化し小型化したにもかかわらず、電源部には別途
回路を必要とし、本当の意味での小型化が図られていな
かった。
また、高周波的に整合をとるためのゲート部からの線
路とアース点との結合が、コンデンサを通して行われて
いるため、上記コンデンサの寸法分だけ通常の線路に較
べて動作が複雑になり、最適整合の設計に不安定要素を
有していた。
本発明の目的は、単一電源化をはかり、集積回路およ
びその周辺部を含めて小型化を図り、かつ、コンデンサ
部の存在による設計の複雑さを緩和することにある。
〔課題を解決するための手段〕
上記目的を達成するために、増幅器を形成する半導体
基板上の集積回路内における各素子のゲートバイアスが
０ボルトで、機能が異なる各素子が最適動作をするよう
に、各々の素子ごとに異なる構造最適化を図ったもので
ある。
また、ゲートバイアスを０ボルトにすることにより、
整合をとるためのゲート部からの線路を、コンデンサを
介することなく直接アース点と結合した。
〔作用〕
ゲートバイアス０ボルトで最適動作をする素子を用い
ることにより、別途電源部に余分な回路が不必要にな
り、小型化が可能になった。また、整合のための線路を
直接アース点に結合できるようになったため、コンデン
サ部の寸法の有限性による線路長の不定さがなくなり、
設計が簡単になった。
〔実施例〕
つぎに本発明の実施例を図面とともに説明する。第１
図（ａ）は本発明の第１実施例を示す等価回路図、
（ｂ）および（ｃ）は各FETのＩ−Ｖ特性をそれぞれ示
す図、第２図（ａ），（ｂ），（ｃ），（ｄ）は本発明
の整合のための線路端とアース端との結合方法をそれぞ
れ示す図、第３図はバイアホール技術による線路端とア
ース端との結合方法を示す図で、（ａ）は平面図、
（ｂ）は断面を示す構造図、第４図（ａ），（ｂ），
（ｃ），（ｄ）は本発明における半導体装置の製作工程
をそれぞれ示す図、第５図は本発明のMMICに必要な電源
部を示す図、第６図はコンバータのブロック図と電源の
配線を示す図である。
第１実施例 本発明の第１実施例を第１図（ａ）〜（ｃ）を用いて
説明する。GaAs基板上にエピタキシャル結晶を作製し、
ヘテロ接合FETおよび周辺回路を形成し、いわゆるMMIC
（モノリシック・マイクロウェーブ・インテグレーテッ
ド・サーキット）を作る。第１図（ａ）の等価回路で示
すように、２つのFETのゲートバイアスは直流的に０ボ
ルトである。一方、FET1とFET2とはそれぞれ第１図
（ｂ）および（ｃ）に示すFETの電圧電流特性のよう
に、それぞれ異なる特性をもっている。なお、上記特性
が異なる２つのFETの作製については後述の実施例で説
明する。ところで、上記実施例において、FET1はゲート
バイアス０ボルトでドレイン電流が10mA程度となり、低
雑音化に最適な条件になっている。また、FET2はゲート
バイアス０ボルトでドレイン電流が30mA程度となり、利
得を高くするために最適な条件になっている。ここで注
意しなければならないことは、上記記載中のゲートバイ
アス０ボルトでの電流値は一つの具体例であり、材料も
しくは構造が異なるFETを用いた場合は、当然電流値が
異なってくる。しかしながら、通常のFET1の電流値は４
〜15mA、FET2の電流値は10〜70mAであり、用いたFETが
低雑音および高利得のそれぞれに最適な電流値であれば
よい。
本実施例の方法によるとゲートバイアス電源が不要で
あり、周辺部の部品削減およびMMICチップ面積の縮小
（1.2mm×1.5mm）が可能になった。
第２実施例 本発明の第２実施例を第２図を用いて説明する。上記
第１実施例に示したMMICにおいて、ゲート端側の入力部
整合ストリップライン１、段間部整合ストリップライン
３およびドレイン端側の段間部整合ストリップライン
２、出力部整合ストリップライン４の形成方法および活
用方法について記載する。
まず、ドレイン端側の段間部整合ストリップライン
２、出力部整合ストリップライン４は、アース端との結
合部が通常用いられている通り第２図（ａ）のようにな
っている。ボンディング材料はAuリボン、Auワイヤを例
として用いたが、Alワイヤ等の他の材料でもよい。
一方、ゲート端側の入力部整合ストリップライン１、
段間部整合ストリップライン３は、アース端との結合部
が第２図（ｂ）に示すようになる。ゲートバイアス０ボ
ルトで動作させるため、上記ドレイン端側のもののよう
にコンデンサ５を介し、アース端と結合する必要はな
く、直接ストリップラインとアース端とをAuリボンで結
合できる。そのため、コンデンサ５の寸法による線路長
の補正は必要がなくなり、MMICの設計が簡単になる。ま
た、第２図（ｃ）に示すように、ストリップラインの端
に長いパット部６を設け、アース端との結合位置を上記
パット部６内のいずれの位置にするか自由に決めること
により、線路長の微調整が可能になる。この場合も、コ
ンデンサ５を通していないため、微調整をする際の線路
長の補正が必要なく、設計が容易になる。
また、アース端とストリップラインとの結合はAuリボ
ンで行ったが、数本のAuワイヤもしくはAlワイヤ等の他
の材料を用いてもよい。その場合は第２図（ｄ）に示す
ように、上記ワイヤ等の本数や位置を変えることにより
線路長の微調整が可能である。
上記のように本実施例の方法により、バイアスライン
を少なくし、MMICの電源部との結合が容易であり、か
つ、少ない本数で実現できるため、MMICの周辺回路を含
めると小型化、簡便化が実現でき、特に低雑音化に重要
な役割をはたすゲート端側の入力部整合ストリップライ
ン１の実質的な線路長に対し、作製後の微調整が容易な
MMICを実現することができる。
第３実施例 本発明の第３実施例を第３図を用いて説明する。第２
実施例に示したMMICにおいて、ゲート端側の入力部整合
ストリップライン１、段間部整合ストリップライン３と
アース端との接合を第３図（ａ）および（ｂ）に示した
バイアホールを通して行った。上記バイアホールは、ド
ライエッチングおよびウエットエッチングの両方の技術
を用いて裏面から開口した。また、Auメッキにより半導
体基板の裏面とバイアホールパッド部とを電気的に結合
し、セラミック基板上のAuメッキ（アース端）と導電性
のAgペーストで接着した。これにより、アース端との結
合は非常に小さな抵抗と非常に小さなインダクタンスと
しか、間に含まないことになる。コンデンサを通さず、
かつ、正確な線路長が得られるため、MMIC設計上で不確
定要素が減り作製が容易になる。
上記方法により、MMICの周辺回路を含めて小型化、簡
便化がはかれる。なお、AuメッキやAgペースト等の材料
は、目的に適合する限りその他の材料を用いてもよく、
本質的な問題ではない。
第４実施例 本発明の実施例におけるMMICに用いる特性が異なった
FETについて、その最適構造および作製法を第４図によ
り説明する。第４図（ａ）に示すように、半絶縁性GaAs
基板11上にエピタキシャル結晶を、例えばMBE法、MOCVD
法等により順次形成する。un−GaAs12（膜厚:3000
Å）、un−AlGaAs13（膜厚:4000Å）、un−GaAs14（膜
厚:500Å）、un−AlGaAs15（膜厚:20Å）、ｎ−AlGaAs1
6（濃度:2×1018cm-3,膜厚:200Å）、un−AlGaAs17（膜
厚:100Å）、またはn-−AlGaAs17（濃度:2×1017cm-3,
膜厚:100Å）、un−GaAs18（膜厚:40Å）、またはn-−G
aAs18（濃度:2×1017cm-3,膜厚:40Å）、un−AlGaAs19
（膜厚:30Åまたはn-−AlGaAs19（濃度:2×1017cm-3,膜
厚:30Å）、n+−GaAs20（濃度:3×1018cm-3,膜厚:1600
Å）を形成する。n-層の濃度は４×1017cm-3に固定しな
くてもよく、通常１×1017〜５×1017cm-3程度あればよ
い。本実施例では不純物ドーパントにSiを用いた。上記
エピタキシャル結晶に対し、通常のホトリソグラフィ技
術およびウエットエッチング液を用いて、アイソレーシ
ョンのためのメサエッチングを行う。エッチングは第４
図（ｂ）に示すようにun−AlGaAs13の途中まで行い、ゲ
ート形成の際のドライエッチングストッパー層として上
記一部エッチングされたun−AlGaAs13′を用いる。通常
のソース・ドレイン（Ｓ・Ｄ）電極形成法によりオーミ
ック電極を蒸着し、リフトオフ、アロイの工程により形
成する。
つぎにMMICの２段目のFETのゲートを形成する。電子
ビーム技術もしくはその他の技術を用いて、ゲート形成
部のn+−GaAs20を除去し、さらに耐圧を確保するため
に、ゲート電極Ｇとn+−GaAs20′とが0.2μｍ程度離れ
るように、目空き22のためのサイドエッチングを入れ
る。これは選択的ドライエッチングをオーバーエッチン
グ仕様で行うことにより実現できる。
ついでMMICの初段目のFETゲートを形成する。上記２
段目のFETの場合と同様に、0.2μｍのゲート長となるよ
うにマスクを形成し、選択的ドライエッチングによりn+
−GaAs20のリセスエッチングを行ったのち、ウエットエ
ッチングで下層にあるun−AlGaAs19もしくはn-−AlGaAs
19を除去する。この工程では第４図（ｄ）に示すよう
に、さらに選択的ドライエッチングによりun−GaAs18も
しくはn-−GaAs18を除去する。このとき、上記選択的ド
ライエッチングはサイドエッチングが殆んど入らないよ
うに行い、ゲート金属とun−GaAs18もしくはn-−GaAs18
とが僅かに接触するようにする。
上記方法により、初段目のFETの閾電圧は−0.2V、２
段目のFETの閾電圧は−0.6Vにすることができる。特に
初段のFETはn+−GaAs20′には接触しないが、un−GaAs1
8′もしくはn-−GaAs18′と僅かに接触させることによ
り、ソース抵抗を高くさせないことが絶対に必要であ
る。
また、本実施例では、GaAs/AlGaAs系の2DEGFETを素子
として用いたが、他にもInGaAs/AlGaAs,InGaAs/InAlAs
の各系でも同様に応用できる。
続いて、第１の配線（Mo/Au/Mo）の工程と、コンデン
サ形成のためのSiN膜形成（膜厚500Å）の工程と、第２
配線（Au/Ti）の工程を行う。バイアホール形成はこの
後に行う。上記工程によって、２種類の異なる構造を有
するFETを、同一の半絶縁性GaAs基板11上に形成した高
周波低雑音用の２段増幅器MMICが製作できる。FETの特
性は、ゲートバイアス０ボルトで、初段目はgm＝60mS/2
00μｍ、２段目はgm＝50mS/200μｍになった。
本MMICの増幅器としての高周波特性は、11.7〜12.7GH
z帯域において雑音指数1.2dB、利得20dBが得られ、製品
として十分な性能が得られた。また、InGaAs/AlGaAs系
の場合には、雑音指数1.1dB、利得21dBとなり、より高
性能なMMICが得られた。
第５図実施例 本発明の第１実施例〜第４実施例で説明したMMICを増
幅器として用いる場合について、電源部も含めて第１図
および第５図を用いて説明する。第１図に示したよう
に、本発明のMMIC2段増幅器の場合には、電源バイアス
としてVd1とVd2とが必要である。上記Vd1とVd2とは同じ
電圧でよいため、第５図に示すように、電源部から抵抗
を介しただけで電源供給できる。すなわち、電源部とし
てアースに対し＋側の電圧源だけ用意すればよく、−側
の電源（通常はDC−DCコンバータ回路により作る）は不
要となり、それだけ電源部の小型化がはかれる。
第６実施例 第５実施例で記載したMMIC増幅器を応用してコンバー
タを作製した実施例を、第６図を用いて説明する。第６
図はコンバータの要素のブロック図と電源供給の様子を
点線で示した図であり、本発明のMMIC増幅器をRF増幅器
として使用する。ミクサー部とIF増幅部と発振部には、
従来技術によって作られるものを用いたが、ゲートバイ
アス電源は全て回路的にセルフバイアス方式によって行
うため、別途ゲートバイアス電源は必要ない。したがっ
て、電源としてはドレインバイアス以外には必要なく、
単一電源から抵抗体を通し適切な電圧にしたのちに、各
要素に対し供給できる。DC−DCコンバータ回路等による
逆バイアス電源は不必要となり、より小型化が可能であ
り、また、電源配線の数も削減され、コンバータを小型
化、低価格化することができた。
〔発明の効果〕
上記のように本発明による半導体装置およびその集積
回路は、半導体基板上に半導体装置と周辺回路を設けた
半導体装置およびその集積回路において、上記半導体装
置として電界効果トランジスタを含み、かつ、上記電界
効果トランジスタの動作時のゲートバイアス電源が不要
であるように構成されているので、選択的ドライエッチ
ングの方法で同一基板上に異なる構造の半導体装置を作
製し、その構造は各FETの機能上最適の状態がゲートバ
イアス０ボルトになるように、上記FETを作製すること
ができる。また、上記FETをゲートバイアス０ボルトで
動作させ使用することにより、ゲートバイアス電源が不
要になる。さらにゲートバイアス０ボルトで動作させる
ことにより、ゲート部に接合した整合のための線路の終
端を直接アース点と結合することができる。線路を直接
アース点と結合することにより、コンデンサを通して高
周波的にアース点と結合する方法に較べて設計が簡単に
なる。
また、電源としてドレイン電圧だけあればよいため、
単一電源でDC−DCコンバータ回路を用いる必要がなくな
り、小型化をはかることができる。さらに、本MMICを用
いることによりコンバータを小型化することができる。
【図面の簡単な説明】
第１図（ａ）は本発明の第１実施例を示す等価回路図、
（ｂ）および（ｃ）は各FETのＩ−Ｖ特性をそれぞれ示
す図、第２図（ａ），（ｂ），（ｃ），（ｄ）は本発明
の整合のための線路端のアース端との結合方法をそれぞ
れ示す図、第３図はバイアホール技術による線路端とア
ース端の結合方法を示す図で、（ａ）は平面図、（ｂ）
は断面構造図、第４図（ａ），（ｂ），（ｃ），（ｄ）
は本発明の半導体装置の製作工程をそれぞれ示す図、第
５図は本発明のMMICに必要な電源部を示す図、第６図は
コンバータのブロック図および電源配線図、第７図
（ａ）は従来例の等価回路を示す図、（ｂ）は従来の電
源回路図である。 １……ゲート端側の入力部整合ストリップライン ２……ドレイン端側の段間部整合ストリップライン ３……ゲート端側の段間部整合ストリップライン ４……ドレイン端側の出力部整合ストリップライン 11……半導体基板
フロントページの続き (56)参考文献 特開 昭56−73902（ＪＰ，Ａ) 特開 昭59−48947（ＪＰ，Ａ) 特開 昭59−202710（ＪＰ，Ａ) 特開 昭61−210646（ＪＰ，Ａ) 特開 昭62−39908（ＪＰ，Ａ) 特開 昭62−243346（ＪＰ，Ａ) 特開 平１−114047（ＪＰ，Ａ) 実開 昭58−83159（ＪＰ，Ｕ) 実開 平１−54333（ＪＰ，Ｕ) ＩＥＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒ ｅｐｏｒｔ Ｖｏｌ．88 Ｎｏ．60 （1988）ＥＤ88−17”12ＧＨｚ−ＢＡＮ Ｄ ＭＯＮＯＬＩＴＨＩＣ ＬＯＷ−Ｎ ＯＩＺＥ ＨＥＭＴ ＡＭＰＬＩＦＩＥ Ｒ”Ｎ．Ａｙａｋｉ，Ａ．Ｉｎｏｕｅ, Ｔ．Ｋａｔｏｕ，Ｍ．Ｋｏｂｉｋｉ, Ｋ．Ｎａｇａｈａｍａ，Ｏ．Ｉｓｈｉｈ ａｒａ，ｐｐ．45−50 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 21/82 H03F 1/00 - 1/56 H03F 3/00 - 3/44 H03F 3/60 H03F 3/50 - 3/52

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に半導体装置と周辺回路とを
    設けた半導体集積回路において、該半導体集積回路はMM
    ICであり、上記半導体装置として電界効果トランジスタ
    を含み、かつ、上記電界効果トランジスタの動作時の直
    流ゲートバイアスが０ボルトであることを特徴とする半
    導体集積回路。
  2. 【請求項２】上記電界効果トランジスタは、ゲート部に
    接合される整合をとるための線路の終端が、アース点に
    対し複数のボンディング線で結合され、上記ボンディン
    グ線の本数の加減によりインピーダンスの整合の微調整
    を行なうことを特徴とする特許請求の範囲第１項に記載
    の半導体集積回路。
  3. 【請求項３】上記電界効果トランジスタは、ゲート部に
    接合される整合をとるための線路の終端が、バイアホー
    ルによりアース点に結合されていることを特徴とする特
    許請求の範囲第１項に記載の半導体集積回路。
  4. 【請求項４】上記半導体装置は、集積回路内のそれぞれ
    の半導体装置として少なくとも閾値電圧の異なる２種類
    の電界効果トランジスタを、同一の半導体基板上に設け
    たことを特徴とする特許請求の範囲第１項に記載の半導
    体集積回路。
  5. 【請求項５】上記少なくとも閾値電圧の異なる２種類の
    電界効果トランジスタは、必要な電源電圧が共通であ
    り、かつ、１種類であることを特徴とする特許請求の範
    囲第４項に記載の半導体集積回路。
  6. 【請求項６】上記電源電圧は、少なくとも増幅部と発振
    部とミキシング部とを含むコンバータについて１種類で
    あることを特徴とする特許請求の範囲第５項に記載の半
    導体集積回路。
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ＩＥＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ Ｖｏｌ．８８ Ｎｏ．６０（１９８８）ＥＤ８８−１７"１２ＧＨｚ−ＢＡＮＤ ＭＯＮＯＬＩＴＨＩＣ ＬＯＷ−ＮＯＩＺＥ ＨＥＭＴ ＡＭＰＬＩＦＩＥＲ"Ｎ．Ａｙａｋｉ，Ａ．Ｉｎｏｕｅ，Ｔ．Ｋａｔｏｕ，Ｍ．Ｋｏｂｉｋｉ，Ｋ．Ｎａｇａｈａｍａ，Ｏ．Ｉｓｈｉｈａｒａ，ｐｐ．４５−５０

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