WO2022172625A1 - 半導体装置 - Google Patents

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優人 山際
学 柳原
高広 佐藤
正洋 引田
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    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to a semiconductor device having a nitride semiconductor layer, and more particularly to a semiconductor device used in a switching power supply circuit that operates at high voltage and high frequency.
  • GaN gallium nitride
  • Nitride semiconductors can form various mixed crystals, and can easily form heterojunction interfaces.
  • a nitride semiconductor heterojunction is characterized in that a high-concentration two-dimensional electron gas layer (2DEG layer) is generated at the junction interface by spontaneous polarization and piezoelectric polarization.
  • a field effect transistor (FET) using this high-concentration 2DEG layer as a carrier is attracting attention as a high-frequency and high-power device.
  • FETs using nitride semiconductors are expected to be applied to high-output power sources that operate at high voltages and high frequencies, taking advantage of their large bandgap and high electron mobility.
  • JP 2012-69966 A Japanese Patent Publication No. 2017-526169
  • FIG. 12 shows a plan view of a conventional FET 9 using a nitride semiconductor
  • FIG. 12 shows a cross section taken along line AA of (a) of FIG.
  • a plurality of active regions 910 having FETs which are composed of a source electrode 911, a drain electrode 912, a P-type nitride semiconductor layer 913 and a gate electrode 914, are arranged in parallel and separated from each other.
  • the inactive region 990 is a region necessary for defining the active region 910, isolating it from other elements, and reducing parasitic capacitance in formation regions such as electrode pads and wiring.
  • the P-type nitride semiconductor layer 913 and the gate electrode 914 extend from the active region 910 to the inactive region 990 .
  • the source electrode 911 is connected to the collective source wiring 975 via the source wiring 915
  • the drain electrode 912 is connected to the collective drain wiring 976 via the drain wiring 916
  • the gate electrode 914 is connected to the collective gate wiring 974.
  • a plurality of FETs 9 are connected in parallel.
  • the FET 9 made of a nitride semiconductor in FIG. 12(a) has a problem that the drain leakage current is large when the gate voltage is equal to or lower than the threshold voltage. Considering the power supply application of FET, it is necessary to make the drain leak current sufficiently small.
  • FIG. 12(c) shows a BB section of FIG. 12(a).
  • the carrier concentration is controlled by the potential of the P-type nitride semiconductor layer 913 on the two-dimensional electron gas 905 to create an ON/OFF state.
  • FIG. 12(d) shows a CC cross section of FIG. 12(a). Carriers remaining at the interface 980 shown in (c) of FIG. 12 are connected to the source electrode 911 via the two-dimensional electron gas 905 shown in (d) of FIG. 12, and this is observed as drain leak current.
  • an object of the present disclosure is to provide a semiconductor device that suppresses drain leak current in an FET using a nitride semiconductor.
  • a semiconductor device includes a substrate, a first nitride semiconductor layer formed on the substrate, and a band higher than the first nitride semiconductor layer.
  • a second nitride semiconductor layer having a large gap and formed on the first nitride semiconductor layer; a first field effect transistor;
  • the compound semiconductor layer and the second nitride semiconductor layer have a first active region in which a two-dimensional electron gas is formed, a second active region, and an inert region in which a two-dimensional electron gas is not formed.
  • the first field effect transistor being included in the first active region and extending in a first direction in a plan view with respect to the substrate; a first P-type nitride semiconductor layer extending in the first direction in plan view with respect to the substrate, the first P-type nitride semiconductor layer being between the first source electrode and the first drain electrode; and a first gate electrode formed on a nitride semiconductor layer, wherein the second field effect transistor is included in the second active region and extends in the first direction in plan view with respect to the substrate.
  • the layer further includes the first active region and the second active region in a second direction different from the first direction at both ends of the first active region and the second active region in the first direction.
  • a third active region connected to the second active region and formed with a two-dimensional electron gas in plan view with respect to the substrate; a third nitride semiconductor layer having p-type impurities extending in two directions;
  • the P-type nitride semiconductor layer and the second P-type nitride semiconductor layer are connected via the third nitride semiconductor layer. That is, in the semiconductor device, active regions are connected at both end portions of fingers of a plurality of separated FETs, and a third nitride semiconductor layer containing P-type impurities is formed on the active regions.
  • the semiconductor device of the present disclosure has the effect of suppressing the drain leak current by suppressing the two-dimensional electron gas under the third nitride semiconductor layer containing the P-type impurity.
  • FIG. 1 is a diagram showing an example of a semiconductor device according to a first embodiment.
  • FIG. 2 is a boxplot of drain leakage currents of a conventional semiconductor device and a semiconductor device of the present disclosure.
  • FIG. 3 is a diagram showing another example of the semiconductor device according to the first embodiment.
  • FIG. 4 is a diagram showing another example of the semiconductor device according to the first embodiment.
  • FIG. 5 is a diagram showing another example of the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram showing another example of the semiconductor device according to the first embodiment.
  • FIG. 7 is a diagram showing another example of the semiconductor device according to the first embodiment.
  • FIG. 8 is a diagram illustrating an example of a semiconductor device in a first modification of the first embodiment;
  • FIG. 8 is a diagram illustrating an example of a semiconductor device in a first modification of the first embodiment; FIG.
  • FIG. 9 is a diagram showing an example of a semiconductor device in a second modification of the first embodiment
  • FIG. 10 is a diagram showing an example of a semiconductor device according to the second embodiment.
  • FIG. 11 is a diagram showing an example of a semiconductor device according to the third embodiment.
  • FIG. 12 is a diagram showing an example of a conventional semiconductor device.
  • FIG. 1 is a diagram showing an example of a semiconductor device according to a first embodiment.
  • FIG. 1(a) shows a plan view of the semiconductor device 1 according to the first embodiment.
  • a first active region 110 and a second active region 120 are formed in the semiconductor device 1 .
  • a finger-like first source electrode 111 and a first drain electrode 112 (that is, extending in the first direction as the long side) are formed in the first active region 110, and the first P-type GaN layer is formed.
  • first P-type nitride semiconductor layer 113 and the first gate electrode 114 straddle the interface between the first active region 110 and the inactive region 190 from the first active region 110 , and the inactive region 190 1st FET11 is formed by extending to. Further, a finger-shaped second source electrode 121 and a second drain electrode 122 are formed in the second active region 120, and a second P-type GaN layer (of the second P-type nitride semiconductor layer) is formed. For example) 123 and the second gate electrode 124 are extended from the second active region 120 across the interface between the second active region 120 and the inactive region 190 to the inactive region 190 to form the second gate electrode 124 . FET 12 is formed.
  • the first active region 110 and the second active region 120 are regions in which two-dimensional electron gas is formed, and are formed side by side in the short side direction of the fingers (that is, the second direction).
  • a non-active region 190 is formed between the first active region 110 and the second active region 120 where no two-dimensional electron gas is formed.
  • the first source electrode 111 and the second source electrode 121 are connected to the collective source wiring 175 via the first source wiring 115 and the second source wiring 125, respectively, and the first drain electrode 112 and the second drain electrode
  • the electrodes 122 are connected to the collective drain wiring 176 via the first drain wiring 116 and the second drain wiring 126, respectively, and the first gate electrodes 114 and the second gate electrodes 124 are each connected to the collective gate wiring 174.
  • the first FET 11 and the second FET 12 are connected in parallel.
  • FIG. 1(b) shows a cross-sectional view taken along line AA of FIG. 1(a).
  • a buffer layer 102, a GaN channel layer (an example of a first nitride semiconductor layer) 103, and an AlGaN barrier layer (a second nitride semiconductor layer) having a bandgap larger than that of the GaN channel layer 103 are formed on a substrate 101 made of Si.
  • Example) 104 are formed in this order.
  • the buffer layer 102 has a multi-layered structure made of AlN and AlGaN, for example, and the total film thickness is, for example, about 2.1 ⁇ m.
  • the composition of the AlGaN barrier layer 104 is, for example, Al 0.17 Ga 0.83 N, and the layer thickness is, for example, about 60 nm.
  • a high-concentration 2DEG layer 105 is formed at the interface between the GaN channel layer 103 and the AlGaN barrier layer 104 due to the effects of piezoelectric polarization and spontaneous polarization.
  • the inactive region 190 is the GaN channel layer 103 and the AlGaN barrier layer 104 whose resistance is increased by ion implantation of non-conductive impurities or the like.
  • a first source electrode 111 , a first drain electrode 112 and a first P-type GaN layer 113 are formed on the AlGaN barrier layer 104 in the first active region 110 , and on the first P-type GaN layer 113
  • the first FET 11 is formed by forming the first gate electrode 114 on the .
  • a second source electrode 121, a second drain electrode 122, and a second P-type GaN layer 123 are formed on the AlGaN barrier layer 104 in the second active region 120, and the second P-type GaN layer 123 is formed.
  • a second FET 12 is formed by forming a second gate electrode 124 thereon.
  • the first source electrode 111, the first drain electrode 112, the second source electrode 121, and the second drain electrode 122 are, for example, a laminate of titanium (Ti) and aluminum (Al). make ohmic contact.
  • the first gate electrode 114 and the second gate electrode 124 are, for example, a laminate of titanium (Ti) and aluminum (Al). are in ohmic contact.
  • a two-dimensional electron gas is formed at both ends in the longitudinal direction of the finger between the first FET 11 and the second FET 12.
  • a third active region 130 is formed to connect the first active region 110 and the second active region 120 .
  • a third nitride semiconductor layer 131 containing P-type impurities is formed on the third active region 130 , and the first active region 110 , the second active region 120 and the third active region 130 are formed in the same manner as the first active region 110 .
  • the third nitride semiconductor layer 131 is internally connected to the first P-type GaN layer 113 and the second P-type GaN layer 123 .
  • the third nitride semiconductor layer 131 containing P-type impurities is preferably made of the same material as the first P-type GaN layer 113 and the second P-type GaN layer 123 .
  • FIG. 1 shows the BB cross section of (a) of FIG.
  • a first P-type GaN layer 113 and a first gate electrode 114 of the first FET 11 are formed on the AlGaN barrier layer 104 . It extends from the first active region 110 to the inactive region 190 across the interface 180 between the first active region 110 and the inactive region 190 .
  • the second FET 12 also has a second P-type GaN layer 123 and a second gate electrode 124 extending from the second active region 120 to the inactive region 190 .
  • FIG. 1(d) shows a CC cross section of FIG. 1(a).
  • a third nitride semiconductor layer 131 is formed on the AlGaN barrier layer 104 in the first active region 110 connected to the third active region 130 .
  • a third nitride semiconductor layer 131 extends to the inactive region 190 .
  • the FET When the gate voltage Vgs with respect to the source is equal to or lower than the threshold voltage Vth, the FET is turned off, and as shown in FIG. 2DEG layer 105 does not occur. Further, as shown in FIGS. 1(c) and 1(d), no distinct carriers remain at the interface 180 between the first active region 110 and the inactive region 190, but carriers may be generated by ion implantation or the like. A leak path is generated through the crystal defects that have formed. A leak current flows through this leak path in an off state in which a high electric field is generated. On the other hand, as shown in FIG.
  • the P-type third nitride semiconductor layer 105 disappears due to the depletion layer generated from 131 . Therefore, the leak path generated between the interface 180 and the 2DEG layer 105 under the first drain electrode 112 and the first source electrode 111 is not connected as a current path in the off state. As a result, the drain leak current can be significantly suppressed as compared with the conventional example.
  • FIG. 2 is a box-and-whisker diagram of the drain leakage current of the semiconductor device according to the conventional example and the present embodiment. In the semiconductor device according to the present embodiment, it is confirmed that the drain leakage current is reduced by about one digit as compared with the conventional example.
  • FIG. 3 is a diagram showing another example of the semiconductor device according to the first embodiment.
  • the third gate electrode 132 is formed on the third nitride semiconductor layer 131, and the third gate electrode 132 is A structure in which the first gate electrode 114 and the second gate electrode 124 are connected may be employed.
  • FIG. 3(b) shows a cross-sectional view along AA in FIG. 3(a).
  • FIG. 3(c) shows a BB section of FIG. 3(a).
  • FIG. 3(d) shows a CC cross section of FIG. 3(a).
  • an inactive region 190 is preferably formed as the first inactive region.
  • An inactive region 190 as a first inactive region is surrounded by the first active region 110 , the second active region 120 and the third active region 130 in plan view with respect to the substrate 101 . By doing so, it is possible to separate the heat generating region of the FET and suppress the temperature rise of the semiconductor device.
  • FIG. 4 is a diagram showing another example of the semiconductor device according to the first embodiment.
  • the finger-shaped first P-type GaN layer 113 terminates inside the first active region 110 and the second P-type GaN layer 113 terminates inside the first active region 110 .
  • a structure in which the type GaN layer 123 terminates inside the second active region 120 may be employed.
  • the third nitride semiconductor layer 131 forms the first P-type GaN layer 113 and the second P-type GaN layer inside the first active region 110 , the second active region 120 , and the third active region 130 . 123 may be used.
  • FIG. 4(b) shows a cross-sectional view along AA in FIG. 4(a).
  • FIG. 4(c) shows a BB section of FIG. 4(a).
  • FIG. 4(d) is a CC cross section of FIG. 4(a).
  • Generation of the 2DEG layer 105 in the first active region 110 under the third nitride semiconductor layer 131 can be suppressed, as shown in FIG. 4D. In this way, the leak path leading from the first drain electrode 112 to the first source electrode 111 via the 2DEG layer 105 is suppressed, so drain leak current can be suppressed as compared with the conventional example.
  • the length La of the fingers of the first P-type GaN layer 113 in the longitudinal direction is longer than the length Lb of the nitride semiconductor layer 131 (that is, the length in the second direction).
  • the parasitic capacitance generated between the third nitride semiconductor layer 131 and the first source electrode 111 and between the third nitride semiconductor layer 131 and the second source electrode 121 can be reduced. can be suppressed, and an increase in gate drive power can be suppressed.
  • the FET is normally off. Normally-off means that Vth>0 [V].
  • the 2DEG layer 105 does not occur under the .
  • the FET can be turned off by shorting the gate and source outside the FET with a pull-down resistor or the like, and the FET can be easily protected.
  • FIG. 5 is a diagram showing another example of the semiconductor device according to the first embodiment.
  • Recess structures 117 , 127 and 137 may be formed in the AlGaN barrier layer 104 under the P-type GaN layer 123 and the third nitride semiconductor layer 131 . By doing so, the FET can be normally turned off.
  • Recess structures 117 and 137 are preferably formed and connected continuously, and recess structures 127 and 137 are preferably formed and connected continuously.
  • 5(c) and 5(d) respectively show the BB cross section and the CC cross section of FIG. 5(a). As shown in FIG.
  • the recess structure 117 extends from the active region to the inactive region, and as shown in FIG. 5(d), the recess structure 137 extends from the active region to the inactive region. It is desirable to be With such a structure, a leak path through the interface 180 between the active region and the inactive region can be reliably suppressed.
  • FIG. 6 is a diagram showing another example of the semiconductor device according to the first embodiment.
  • (n+1) for example, three) first source electrodes 111, n
  • a number for example, two) of first drain electrodes 112 , 2 ⁇ n (for example, four) of first P-type GaN layers 113 and a first gate electrode 114 are formed, and a second active region 120 is formed.
  • (n+1) for example, 3) second source electrodes 121, n (for example, 2) second drain electrodes 122, 2 ⁇ n (for example, 4) second P-type GaN
  • a plurality of source, drain and gate electrodes may be formed in finger-like fashion in one active region such that layer 123 and second gate electrode 124 are formed. With such a configuration, it is possible to secure the drain current capability of the FET and distribute the heat generation area at the same time.
  • first source electrodes 111 constituting the FET 11 (n ⁇ 1) (for example, one) first source electrodes 111 sandwiched between the first drain electrodes 112 are: It is desirable that the inside of the first active region 110 is surrounded by the first P-type GaN layer 113 .
  • the (n ⁇ 1) (for example, one) second source electrode 121 sandwiched between the second drain electrodes 122 is preferably surrounded by a second P-type GaN layer 123 inside the second active region 120 .
  • FIG. 7 is a diagram showing another example of the semiconductor device according to the first embodiment.
  • the third FET 14 formed in the fourth active region 140, which is the region where the two-dimensional electron gas is formed at both ends of the semiconductor device 1 among the plurality of aligned active regions state.
  • a finger-like third source electrode 141 and a third drain electrode 142 are formed in the fourth active region 140, and a third P-type GaN layer (third 143 and the third gate electrode 144 extend from the fourth active region 140 to the inactive region 190 across the interface between the fourth active region 140 and the inactive region 190.
  • the fourth FET 14 is formed.
  • FIG. 7(b) shows the AA section of FIG. 7(a).
  • the third P-type GaN layer 143 located at the end in the direction in which the plurality of active regions are arranged is adjacent to the third P-type GaN layer 143 (that is, , the third source electrode 141 located at the end in the second direction).
  • FIG. 7(c) shows a BB section of FIG. 7(a)
  • FIG. 7(d) shows a CC section of FIG. 7(a).
  • the electrode widths of the third source electrode 141 and the first source electrode 111 are equal.
  • the resistances of the source electrodes of the FETs 14 at both ends and the other FETs can be made uniform, and the drain currents flowing through the respective FETs can be made uniform, thereby suppressing the concentration of heat generation in the FETs.
  • FIG. 8 is a diagram illustrating an example of a semiconductor device in a first modification of the first embodiment;
  • FIG. 8(a) shows a plan view of a semiconductor device 1 according to a first modification of the first embodiment.
  • a gate wiring 152 is formed between the first FET 11 formed in the first active region 110 and the second FET 12 formed in the second active region 120, and the third gate electrode 132 and both ends of the fingers are connected. connected at the Also, the gate wiring 152 may be connected to the gate-intensive wiring 174 .
  • the gate electrodes 114 and 132 are connected to the gate from both ends of the fingers of the first gate electrode 114 and the second gate electrode 132 via the gate wiring 152 and the third gate electrode 132 .
  • a voltage can be applied, and the FET can be switched at high speed.
  • FIG. 8B which is a cross-sectional view taken along AA in FIG. It is preferably formed over the inactive region 190 as a region.
  • the inactive region 190 as the second inactive region is formed between the first active region 110 and the second active region 120 in plan view with respect to the substrate 101, and is formed between the first active region 110 and the second active region 120. 120 and a third active region 130 .
  • the material of the gate wiring 152 is the same as that of the first gate electrode 114 .
  • the gate wiring 152 and the first gate electrode 114 can be formed in the same process, and the gate wiring 152 can be formed easily.
  • the length of the gate wiring 152 in the short side direction is longer than the length of the first gate electrode 114 in the short side direction. Long is desirable. By doing so, the resistance per unit length of the gate wiring 152 can be reduced, and the switching speed of the FET can be increased.
  • a third nitride semiconductor layer 151 containing P-type impurities is formed under the gate wiring 152 as shown in FIG. 8(a). By doing so, a step between the gate wiring 152 and the third gate electrode 132 is suppressed, so disconnection of the gate wiring 152 can be suppressed.
  • FIG. 9 is a diagram showing an example of a semiconductor device in a second modification of the first embodiment;
  • the gate wiring 152 is made of the same material as the first source wiring 115, as shown in FIG. 9A.
  • FIG. 9(b) shows a cross-sectional view along AA in FIG. 9(a). Since the resistance per unit length of the first source wiring 115 is generally lower than that of the first gate electrode 114, the gate wiring 152 is formed of the same material as the first source wiring 115. , the resistance of the gate wiring 152 can be lowered, and the switching speed of the FET can be increased.
  • FIG. 10 shows a plan view of a semiconductor device 1 according to the second embodiment.
  • a plurality of first active regions 110 and second active regions 120 are formed spaced apart in the longitudinal direction of the finger.
  • An inactive region 190 is formed as a third inactive region between the plurality of first active regions 110 , and a fourth inactive region is formed between the plurality of second active regions 120 .
  • An inactive region 190 is formed as an active region.
  • a first FET 11 is formed in each of the plurality of first active regions 110
  • a second FET 12 is formed in each of the plurality of second active regions 120 .
  • a plurality of third active regions 130 and third nitride semiconductor layers 131 containing P-type impurities are formed separately in the longitudinal direction of the fingers to form the first active region 110, the second active region 120 and the third active region 120.
  • the third nitride semiconductor layer 131 is connected to the first P-type GaN layer 113 and the second P-type GaN layer 123 .
  • a plurality of first source electrodes 111 are connected via one first source wiring 115, and a plurality of first drain electrodes 112 are connected to one first source wiring 115.
  • a plurality of first P-type GaN layers 113 extending in the longitudinal direction of the fingers and connected, and a plurality of first gate electrodes 114 extending in the longitudinal direction of the fingers. connected.
  • the plurality of second source electrodes 121 are connected via one second source wiring 125
  • the plurality of second drain electrodes 122 are connected via one second drain wiring 126
  • a plurality of second P-type GaN layers 123 are formed continuously in the longitudinal direction of the fingers
  • a plurality of first gate electrodes 114 are formed continuously in the longitudinal direction of the fingers.
  • the first FET 11 and the second FET 12 By forming the first FET 11 and the second FET 12 separately in the longitudinal direction of the fingers, the heat generating regions of the FETs can be distributed, and the temperature rise of the semiconductor device 1 can be suppressed.
  • the longitudinal direction of the finger is reduced. It is possible to suppress an increase in the drain leak current of each of the FETs divided in the direction.
  • a single first source wiring 115 connects a plurality of first source electrodes
  • a single first drain wiring 116 connects a plurality of first drain electrodes.
  • the first P-type GaN layer 113 extends in the longitudinal direction of the finger and is connected. Since the first gate electrode 114 is formed on the first gate electrode 114, the step of the first gate electrode 114 is eliminated, and the reliability of the first gate electrode 114 is improved.
  • FIG. 11 is a diagram showing an example of a semiconductor device according to the third embodiment.
  • FIG. 11(a) shows a plan view of a semiconductor device 2 according to the third embodiment.
  • FIG. 11(b) shows the AA section of FIG. 11(a).
  • a first active region 210 , a second active region 220 and a third active region 230 are formed in the semiconductor device 2 .
  • a finger-like first source electrode 211 and a second source electrode 212 are formed in the first active region 210, and a first P-type GaN layer (an example of a first P-type nitride semiconductor layer) 213 is formed. and the first gate electrode 214 extends to the inactive region 290 across the interface between the first active region 210 and the inactive region 290, forming a second P-type GaN layer (second P-type nitride semiconductor layer).
  • Example) 215 and the second gate electrode 216 straddle the interface between the first active region 210 and the inactive region 290 and extend to the inactive region 290 to form the first double gate type FET 21. be.
  • a finger-like third source electrode 221 and a fourth source electrode 222 are formed in the second active region 220, and a third P-type GaN layer (an example of a third P-type nitride semiconductor layer) 223 is formed. and a third gate electrode 224 extending to the inactive region 290 across the interface between the second active region 220 and the inactive region 290, forming a fourth P-type GaN layer (fourth P-type nitride semiconductor layer Example) 225 and the fourth gate electrode 226 straddle the interface between the second active region 220 and the inactive region 290 and extend to the inactive region 290 to form the second double gate type FET 22. be.
  • a finger-like fifth source electrode 231 and a sixth source electrode 232 are formed in the third active region 230, and a fifth P-type GaN layer (an example of a fifth P-type nitride semiconductor layer) 233 is formed. and a fifth gate electrode 234 extending to the inactive region 290 across the interface between the third active region 230 and the inactive region 290, forming a sixth P-type GaN layer (sixth P-type nitride semiconductor layer Example)
  • the third double gate type FET 23 is formed by extending the gate electrode 235 and the sixth gate electrode 236 across the interface between the third active region 230 and the inactive region 290 to the inactive region 290. be.
  • the first active region 210, the second active region 220, and the third active region 230 are formed side by side in the short side direction of the finger, and the first active region 210 and the second active region are formed in parallel. 220 and between the second active region 220 and the third active region 230, an inactive region 290 is formed.
  • the first source electrode 211, the third source electrode 221, and the fifth source electrode 231 are connected to the first source-collection via the first source wiring 217, the third source wiring 227, and the fifth source wiring 237, respectively.
  • the second source electrode 212, the fourth source electrode 222, and the sixth source electrode 232 are connected to the wiring 277 through the second source wiring 218, the fourth source wiring 228, and the sixth source wiring 238, respectively.
  • the first gate electrode 214, the third gate electrode 224, and the fifth gate electrode 234 are connected to the first gate aggregate wiring 274, respectively, and the second gate electrode is connected to the second gate aggregate wiring 278.
  • the fourth gate electrode 226, and the sixth gate electrode 236 are connected to the second gate aggregate wiring 276, respectively, to form the first double gate FET 21, the second double gate FET 22, and the third gate electrode 226.
  • the double gate type FETs 23 are connected in parallel.
  • a fourth active region 240 is formed and connects the first active region 210 and the second active region 220 .
  • a third nitride semiconductor layer 241 containing P-type impurities is formed on the fourth active region 240 , and the first active region 210 , the second active region 220 and the fourth active region 240 are formed in the same manner as the first active region 210 .
  • the third nitride semiconductor layer 241 is internally connected to the second P-type GaN layer 215 and the fourth P-type GaN layer 225 .
  • a fifth active region 250 which is a region in which a two-dimensional electron gas is formed, is formed at both ends in the longitudinal direction of the fingers between the second double-gate type FET 22 and the third double-gate type FET 23, A fifth active region 250 connects the second active region 220 and the third active region 230 .
  • a fourth nitride semiconductor layer 251 containing P-type impurities is formed on the fifth active region 250 , and the second active region 220 , the third active region 230 and the fifth active region 250 are formed.
  • the fourth nitride semiconductor layer 251 is internally connected to the third P-type GaN layer 223 and the fifth P-type GaN layer 233 .
  • the operation of the FET will be described using the second double gate type FET 22 as an example.
  • the double gate type FET 22 is turned off.
  • the fourth nitride semiconductor layer 251 is connected to the third P-type GaN layer 223, a 2DEG layer 205 is generated in the second active region 220 under the fourth nitride semiconductor layer 251. do not do.
  • the semiconductor device 2 according to the third embodiment can suppress bidirectional leak current.
  • the seventh gate electrode 242 is formed on the third nitride semiconductor layer 241, and the seventh gate electrode 242 is formed between the second gate electrode 216 and the fourth gate electrode 216.
  • the eighth gate electrode 252 is formed on the fourth nitride semiconductor layer 251, and the eighth gate electrode 252 is connected to the third gate electrode 224 and the fifth gate. It may be configured to be connected to the electrode 234 . With such a configuration, the potentials of the third nitride semiconductor layer 241 and the fourth nitride semiconductor layer 251 are stabilized, and bidirectional leak current can be reliably prevented.
  • a semiconductor device can be used in a switching power supply circuit that operates at high voltage and high frequency.

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Abstract

半導体装置（１）は、複数の離隔したＦＥＴ（１１及び１２）のフィンガー両端部を接続する第３の活性領域（１３０）を有し、第３の活性領域（１３０）の上にＰ型不純物を含む第３の窒化物半導体層（１３１）を備える。

Description

半導体装置
　本開示は、窒化物半導体層を有する半導体装置に関し、特に高電圧かつ高周波数で動作するスイッチング電源回路などに用いられる半導体装置に関する。
　窒化ガリウム（ＧａＮ）に代表されるＩＩＩ－Ｖ族窒化物系化合物半導体、いわゆる窒化物半導体は、一般式がＩｎｘＧａｙＡｌ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される、ＩＩＩ族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）、及びインジウム（Ｉｎ）と、Ｖ族元素である窒素（Ｎ）からなる化合物半導体である。
　窒化物半導体は種々の混晶を形成することができ、ヘテロ接合界面を容易に形成することができる。窒化物半導体のヘテロ接合には、その界面に自発分極及びピエゾ分極によって高濃度の２次元電子ガス層（２ＤＥＧ層）が接合界面に発生するという特徴がある。この高濃度の２ＤＥＧ層をキャリアとして用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が高周波用及び大電力用のデバイスとして注目を集めている。窒化物半導体を用いたＦＥＴは、大きなバンドギャップ、高い電子移動度などの利点を生かして、高電圧、高周波で動作する高出力電源に応用することが期待されている。
　ＦＥＴが高周波で動作すると、大量の熱が発生することがある。ＦＥＴの温度が過剰に上昇するとＦＥＴの性能が低下し、電源性能が低下する。具体的にはＦＥＴの飽和電流低下による出力制限やＦＥＴの耐圧低下による信頼性の低下などである。
　このようなＦＥＴの温度上昇を抑制するため、ＦＥＴを有する活性領域を複数、離隔して形成し、それぞれのＦＥＴを並列に接続する半導体デバイスが提案されている（特許文献１、特許文献２を参照）。このような半導体デバイス構造により、ＦＥＴの発熱領域を分散し、ＦＥＴの温度上昇を抑制することができる。
特開２０１２－６９９６６号公報 特表２０１７－５２６１６９号公報
　図１２の（ａ）は、従来の窒化物半導体を用いたＦＥＴ９の平面図を示し、図１２の（ｂ）は図１２の（ａ）のＡ―Ａ断面を示している。従来のＦＥＴ９では、ソース電極９１１、ドレイン電極９１２、Ｐ型の窒化物半導体層９１３及びゲート電極９１４で構成されるＦＥＴを有する活性領域９１０が並列に複数離隔して構成されている。不活性領域９９０は、活性領域９１０の定義、他の素子との分離、ならびに電極パッド及び配線などの形成領域の寄生容量低減のために必要な領域である。Ｐ型の窒化物半導体層９１３及びゲート電極９１４は、活性領域９１０から不活性領域９９０まで延設されている。
　ソース電極９１１はソース配線９１５を介してソース集約配線９７５に接続され、ドレイン電極９１２はドレイン配線９１６を介してドレイン集約配線９７６に接続され、ゲート電極９１４はゲート集約配線９７４に接続されることにより、複数のＦＥＴ９が並列接続される。
　しかしながら、図１２の（ａ）の窒化物半導体からなるＦＥＴ９では、ゲート電圧が閾値電圧以下の電圧におけるドレインリーク電流が大きい課題がある。ＦＥＴの電源応用を考えた場合、ドレインリーク電流は十分に小さくする必要がある。
　このドレインリーク電流のリーク経路は、活性領域９１０と不活性領域９９０との界面であると考えられる。図１２の（ｃ）は図１２の（ａ）のＢ－Ｂ断面を示す。ＦＥＴ９では、２次元電子ガス９０５の上にあるＰ型の窒化物半導体層９１３のポテンシャルによってキャリア濃度が制御されてオン、オフ状態を作っているが、不活性領域９９０と活性領域９１０との界面９８０では、活性領域９１０内のポテンシャルと異なるために、キャリアが完全になくなっていないと考えられる。図１２の（ｄ）は図１２の（ａ）のＣ－Ｃ断面を示す。図１２の（ｃ）で示した界面９８０で残存するキャリアは、図１２の（ｄ）に示す２次元電子ガス９０５を介してソース電極９１１までつながり、これがドレインリーク電流として観測される。
　そこで、本開示は、窒化物半導体を用いたＦＥＴにおいて、ドレインリーク電流を抑制する半導体装置を提供することを目的とする。
　上記目的を達成するために、本開示の一形態に係る半導体装置は、基板と、前記基板の上に形成された第１の窒化物半導体層と、前記第１の窒化物半導体層よりもバンドギャップが大きく、前記第１の窒化物半導体層の上に形成された第２の窒化物半導体層と、第１の電界効果トランジスタと、第２の電界効果トランジスタとを備え、前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、前記基板に対する平面視で、２次元電子ガスが形成される第１の活性領域、第２の活性領域及び２次元電子ガスが形成されない不活性領域を有し、前記第１の電界効果トランジスタは、前記第１の活性領域に含まれ、前記基板に対する平面視で第１の方向に延伸する第１のソース電極及び第１のドレイン電極と、前記第１のソース電極と前記第１のドレイン電極との間にある、前記基板に対する平面視で前記第１の方向に延伸する第１のＰ型窒化物半導体層と、前記第１のＰ型窒化物半導体層の上に形成される第１のゲート電極とを備え、前記第２の電界効果トランジスタは、前記第２の活性領域に含まれ、前記基板に対する平面視で前記第１の方向に延伸する第２のソース電極及び第２のドレイン電極と、前記第２のソース電極と前記第２のドレイン電極との間にある、前記基板に対する平面視で前記第１の方向に延伸する第２のＰ型窒化物半導体層と、前記第２のＰ型窒化物半導体層の上に形成される第２のゲート電極とを備え、前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、さらに、前記第１の活性領域及び前記第２の活性領域の前記第１の方向の両端部において、前記第１の方向とは異なる第２の方向で前記第１の活性領域と前記第２の活性領域とに接続され、前記基板に対する平面視で、２次元電子ガスが形成される第３の活性領域を有し、前記第３の活性領域は、前記基板に対する平面視で前記第２の方向に延伸する、ｐ型不純物を有する第３の窒化物半導体層を含み、前記第１の活性領域と前記第２の活性領域と前記第３の活性領域の内部において、前記第１のＰ型窒化物半導体層と前記第２のＰ型窒化物半導体層は、前記第３の窒化物半導体層を介して接続される。つまり、半導体装置においては、複数の離隔したＦＥＴのフィンガー両端部において活性領域を接続し、活性領域の上にＰ型不純物を含む第３の窒化物半導体層を形成する。
　本開示の半導体装置においては、Ｐ型不純物を含む第３の窒化物半導体層の下部の２次元電子ガスが抑制されることにより、ドレインリーク電流を抑制する効果がある。
図１は、第１の実施形態における半導体装置の一例を示す図である。 図２は、従来の半導体装置と本開示の半導体装置のドレインリーク電流の箱ひげ図である。 図３は、第１の実施形態における半導体装置の他の一例を示す図である。 図４は、第１の実施形態における半導体装置の他の一例を示す図である。 図５は、第１の実施形態における半導体装置の他の一例を示す図である。 図６は、第１の実施形態における半導体装置の他の一例を示す図である。 図７は、第１の実施形態における半導体装置の他の一例を示す図である。 図８は、第１の実施形態の第１の変形例における半導体装置の一例を示す図である。 図９は、第１の実施形態の第２の変形例における半導体装置の一例を示す図である。 図１０は、第２の実施形態における半導体装置の一例を示す図である。 図１１は、第３の実施形態における半導体装置の一例を示す図である。 図１２は、従来の半導体装置の一例を示す図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。ただし、同一の構成要素には、同一の符号を付し、重複する説明は省略する。また、「上」、「下」は、特に断りがない限り、断面視における「上」、「下」を意味し、接している場合と接していない場合とを含む。
　（実施形態１）
　図１は、第１の実施形態における半導体装置の一例を示す図である。図１の（ａ）は第１の実施形態にかかる半導体装置１の平面図を示す。半導体装置１には第１の活性領域１１０と第２の活性領域１２０が形成される。フィンガー状の（つまり、第１の方向を長辺として延伸する）第１のソース電極１１１及び第１のドレイン電極１１２が第１の活性領域１１０の中に形成され、第１のＰ型ＧａＮ層（第１のＰ型窒化物半導体層の一例）１１３及び第１のゲート電極１１４が第１の活性領域１１０から第１の活性領域１１０と不活性領域１９０との界面をまたぎ、不活性領域１９０まで延設されることにより第１のＦＥＴ１１が形成される。また、フィンガー状の第２のソース電極１２１及び第２のドレイン電極１２２が、第２の活性領域１２０の中に形成され、第２のＰ型ＧａＮ層（第２のＰ型窒化物半導体層の一例）１２３及び第２のゲート電極１２４が第２の活性領域１２０から第２の活性領域１２０と不活性領域１９０との界面をまたぎ、不活性領域１９０まで延設されることにより、第２のＦＥＴ１２が形成される。ここで、第１の活性領域１１０と第２の活性領域１２０は、２次元電子ガスが形成される領域であり、フィンガーの短辺方向（つまり、第２の方向）に並んで形成されており、第１の活性領域１１０と第２の活性領域１２０との間には、２次元電子ガスが形成されない不活性領域１９０が形成される。
　第１のソース電極１１１及び第２のソース電極１２１はそれぞれ第１のソース配線１１５及び第２のソース配線１２５を介してソース集約配線１７５に接続され、第１のドレイン電極１１２及び第２のドレイン電極１２２はそれぞれ第１のドレイン配線１１６及び第２のドレイン配線１２６を介してドレイン集約配線１７６に接続され、第１のゲート電極１１４及び第２のゲート電極１２４はそれぞれゲート集約配線１７４に接続されることにより、第１のＦＥＴ１１と第２のＦＥＴ１２は並列接続される。
　図１の（ｂ）は、図１の（ａ）のＡ－Ａにおける断面図を示している。Ｓｉからなる基板１０１の上にバッファ層１０２、ＧａＮチャネル層（第１の窒化物半導体層の一例）１０３、ＧａＮチャネル層１０３よりもバンドギャップが大きいＡｌＧａＮバリア層（第２の窒化物半導体層の一例）１０４がこの順に形成されている。ここで、バッファ層１０２は例えばＡｌＮとＡｌＧａＮからなる多層構造により構成され、総膜厚は例えば約２．１μｍである。ＡｌＧａＮバリア層１０４の組成は例えばＡｌ０．１７Ｇａ０．８３Ｎからなり、層厚は例えば約６０ｎｍである。ＧａＮチャネル層１０３、ＡｌＧａＮバリア層１０４の界面においては、ピエゾ分極と自発分極の効果により高濃度の２ＤＥＧ層１０５が形成されている。不活性領域１９０は、非導電型不純物のイオン注入などにより高抵抗化されたＧａＮチャネル層１０３及びＡｌＧａＮバリア層１０４である。
　第１の活性領域１１０のＡｌＧａＮバリア層１０４の上に第１のソース電極１１１、第１のドレイン電極１１２、第１のＰ型ＧａＮ層１１３が形成され、第１のＰ型ＧａＮ層１１３の上に第１のゲート電極１１４が形成されることで、第１のＦＥＴ１１が形成される。また、第２の活性領域１２０のＡｌＧａＮバリア層１０４の上に第２のソース電極１２１、第２のドレイン電極１２２、第２のＰ型ＧａＮ層１２３が形成され、第２のＰ型ＧａＮ層１２３の上に第２のゲート電極１２４が形成されることで、第２のＦＥＴ１２が形成される。第１のソース電極１１１、第１のドレイン電極１１２、第２のソース電極１２１、第２のドレイン電極１２２は、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層体であり、それぞれ２ＤＥＧ層１０５に対してオーミック接触をする。第１のゲート電極１１４及び第２のゲート電極１２４は例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層体であり、それぞれ第１のＰ型ＧａＮ層１１３及び第２のＰ型ＧａＮ層１２３に対してオーミック接触している。
　第１の実施形態にかかる半導体装置１では、図１の（ａ）に示すように、第１のＦＥＴ１１と第２のＦＥＴ１２との間のフィンガーの長手方向の両端部において２次元電子ガスが形成される領域である第３の活性領域１３０が形成され、第３の活性領域１３０が第１の活性領域１１０と第２の活性領域１２０とを接続している。第３の活性領域１３０の上にはＰ型不純物を含む第３の窒化物半導体層１３１が形成されており、第１の活性領域１１０と第２の活性領域１２０と第３の活性領域１３０の内部で第３の窒化物半導体層１３１は第１のＰ型ＧａＮ層１１３及び第２のＰ型ＧａＮ層１２３に接続されている。Ｐ型不純物を含む第３の窒化物半導体層１３１は、第１のＰ型ＧａＮ層１１３及び第２のＰ型ＧａＮ層１２３と同一の材料であることが望ましい。
　図１の（ｃ）は、図１の（ａ）のＢ－Ｂ断面を示す。第１のＦＥＴ１１の第１のＰ型ＧａＮ層１１３及び第１のゲート電極１１４がＡｌＧａＮバリア層１０４の上に形成される。第１の活性領域１１０から第１の活性領域１１０と不活性領域１９０との界面１８０をまたぎ、不活性領域１９０まで延設されている。図示はしないが、第２のＦＥＴ１２も同様に第２のＰ型ＧａＮ層１２３及び第２のゲート電極１２４が、第２の活性領域１２０から不活性領域１９０まで延設されている。図１の（ｄ）は、図１の（ａ）のＣ－Ｃ断面を示す。第３の活性領域１３０に接続された第１の活性領域１１０のＡｌＧａＮバリア層１０４の上に第３の窒化物半導体層１３１が形成されている。第３の窒化物半導体層１３１が、不活性領域１９０まで延設されている。
　ここで、第１の実施形態にかかる半導体装置１におけるドレインリーク電流について考える。ソースに対するゲート電圧Ｖｇｓが閾値電圧Ｖｔｈ以下の場合にＦＥＴがオフ状態となり、図１の（ａ）に示すように第１のＰ型ＧａＮ層１１３及び第２のＰ型ＧａＮ層１２３の下部には２ＤＥＧ層１０５が発生しない。また、図１の（ｃ）及び図１の（ｄ）に示すように第１の活性領域１１０と不活性領域１９０との界面１８０には、明確なキャリアが残存しないが、イオン注入等により発生した結晶欠陥を介したリーク経路が発生する。このリーク経路には高電界が発生するオフ状態において、リーク電流が流れる。一方、図１の（ｄ）に示すようにＰ型不純物を含む第３の窒化物半導体層１３１の下部の第１の活性領域１１０には、オフ状態でＰ型の第３の窒化物半導体層１３１から発生する空乏層により２ＤＥＧ層１０５が消滅する。このため、第１のドレイン電極１１２と第１のソース電極１１１の下部にある２ＤＥＧ層１０５と界面１８０に発生するリーク経路は、オフ状態において電流経路としてつながらなくなる。その結果、従来例と比較してドレインリーク電流を大幅に抑制することができる。
　図２は従来例と本実施の形態にかかる半導体装置のドレインリーク電流の箱ひげ図である。本実施の形態にかかる半導体装置においては、従来例と比較して１桁程度のドレインリーク電流減少が確認される。
　図３は、第１の実施形態における半導体装置の他の一例を示す図である。第１の実施形態においては、図３の（ａ）の平面図に示すように、第３の窒化物半導体層１３１の上に第３のゲート電極１３２が形成され、第３のゲート電極１３２が第１のゲート電極１１４と第２のゲート電極１２４と接続される構成であってもよい。図３の（ｂ）は、図３の（ａ）のＡ－Ａにおける断面図を示している。図３の（ｃ）は、図３の（ａ）のＢ－Ｂ断面を示す。図３の（ｄ）は図３の（ａ）のＣ－Ｃ断面を示す。このような構成にすることにより、図３の（ｄ）に示すように第３のゲート電極１３２によって第３の窒化物半導体層１３１の電位が安定し、第３の窒化物半導体層１３１の下部の第１の活性領域１１０の２ＤＥＧ層１０５の発生を確実に抑制することで、高電圧リークを確実に防ぐことができる。
　第１の実施形態においては、図１の（ａ）に示すように第１のＦＥＴ１１が形成される第１の活性領域１１０と第２のＦＥＴ１２が形成される第２の活性領域１２０との間には、第１の不活性領域として、不活性領域１９０が形成されることが望ましい。第１の不活性領域としての不活性領域１９０は、基板１０１に対する平面視で、第１の活性領域１１０と第２の活性領域１２０と第３の活性領域１３０で囲まれる。このようにすることで、ＦＥＴの発熱領域を分離して、半導体装置の温度上昇を抑制することができる。
　図４は、第１の実施形態における半導体装置の他の一例を示す図である。第１の実施形態においては、図４の（ａ）の平面図に示すように、フィンガー状の第１のＰ型ＧａＮ層１１３が第１の活性領域１１０の内部で終端し、第２のＰ型ＧａＮ層１２３が第２の活性領域１２０の内部で終端する構成であってもよい。また、第３の窒化物半導体層１３１が第１の活性領域１１０と第２の活性領域１２０と第３の活性領域１３０の内部で第１のＰ型ＧａＮ層１１３及び第２のＰ型ＧａＮ層１２３と接続される構成であってもよい。図４の（ｂ）は、図４の（ａ）のＡ－Ａにおける断面図を示している。図４の（ｃ）は、図４の（ａ）のＢ－Ｂ断面を示す。図４の（ｄ）は図４の（ａ）のＣ－Ｃ断面である。図４の（ｄ）に示すように第３の窒化物半導体層１３１の下部の第１の活性領域１１０の２ＤＥＧ層１０５の発生を抑制することができる。このように、第１のドレイン電極１１２から２ＤＥＧ層１０５を介して第１のソース電極１１１までつながるリーク経路が抑制されるため、従来例と比較してドレインリーク電流を抑制することができる。
　第１の実施形態においては、図１の（ａ）に示すように、第１のＰ型ＧａＮ層１１３のフィンガーの長手方向の長さＬａ（つまり、延伸する方向の長さ）は、第３の窒化物半導体層１３１の長さＬｂ（つまり、第２の方向の長さ）よりも長いことが望ましい。このようにすることで、第３の窒化物半導体層１３１と第１のソース電極１１１との間及び第３の窒化物半導体層１３１と第２のソース電極１２１との間に発生する寄生容量を抑制することができ、ゲート駆動電力の増大を抑制することができる。
　第１の実施形態においては、ＦＥＴはノーマリオフであることが望ましい。ノーマリオフとはＶｔｈ＞０［Ｖ］であることを指し、Ｖｇｓ＝０［Ｖ］において第１のＰ型ＧａＮ層１１３の下部及び第２のＰ型ＧａＮ層１２３及び第３の窒化物半導体層１３１の下部には２ＤＥＧ層１０５が発生しない。ＦＥＴがノーマリオフの場合には、ＦＥＴの外部でゲートとソース間をプルダウン抵抗などでショートすることでＦＥＴをオフすることができ、簡易にＦＥＴを保護することが可能になる。
　図５は、第１の実施形態における半導体装置の他の一例を示す図である。第１の実施形態においては、図５の（ａ）及び図５の（ａ）のＡ－Ａ断面を示す図５の（ｂ）に示すように第１のＰ型ＧａＮ層１１３、第２のＰ型ＧａＮ層１２３、第３の窒化物半導体層１３１の下部のＡｌＧａＮバリア層１０４にリセス構造１１７、１２７、１３７が形成されてもよい。このようにすることで、ＦＥＴをノーマリオフにすることができる。リセス構造１１７と１３７は連続して形成され且つ接続されることが望ましく、リセス構造１２７と１３７は連続して形成され且つ接続されることが望ましい。図５の（ｃ）及び図５の（ｄ）はそれぞれ図５の（ａ）のＢ－Ｂ断面及びＣ－Ｃ断面を示す。図５の（ｃ）に示すようにリセス構造１１７は活性領域から不活性領域まで延設され、図５の（ｄ）に示すようにリセス構造１３７は活性領域から不活性領域まで延設されていることが望ましい。このような構造により、活性領域と不活性領域との界面１８０を介したリーク経路を確実に抑制することができる。
　図６は、第１の実施形態における半導体装置の他の一例を示す図である。この例においては、図６に示すように、ｎを２以上の整数とした場合に、第１の活性領域１１０の中に（ｎ＋１）本（例えば３本）の第１のソース電極１１１、ｎ本（例えば２本）の第１のドレイン電極１１２、２×ｎ（例えば４本）の第１のＰ型ＧａＮ層１１３及び第１のゲート電極１１４が形成されており、第２の活性領域１２０の中に（ｎ＋１）本（例えば３本）の第２のソース電極１２１、ｎ本（例えば２本）の第２のドレイン電極１２２、２×ｎ（例えば４本）の第２のＰ型ＧａＮ層１２３及び第２のゲート電極１２４が形成されるような、１つの活性領域の中に複数のソース電極、ドレイン電極及びゲート電極がフィンガー状に形成される構成であってもよい。このような構成にすることで、ＦＥＴのドレイン電流能力の確保と発熱領域の分散を同時に実現することができる。
　ここで、ＦＥＴ１１を構成する（ｎ＋１）本の第１のソース電極１１１のうち第１のドレイン電極１１２に挟まれる（ｎ－１）本（例えば１本）の第１のソース電極１１１については、第１の活性領域１１０の内部において第１のＰ型ＧａＮ層１１３で囲まれていることが望ましい。第２のＦＥＴ１２についても同様に（ｎ＋１）本の第２のソース電極１２１のうち第２のドレイン電極１２２に挟まれる（ｎ－１）本（例えば１本）の第２のソース電極１２１については、第２の活性領域１２０の内部において第２のＰ型ＧａＮ層１２３で囲まれていることが望ましい。このようにすることで、ドレイン電極に挟まれるソース電極につながるドレインリーク電流のリーク経路が無くなり、ドレインリーク電流を抑制することができる。
　図７は、第１の実施形態における半導体装置の他の一例を示す図である。第１の実施形態において、複数に並んだ活性領域のうち半導体装置１の両端に形成される２次元電子ガスが形成される領域である第４の活性領域１４０に形成される第３のＦＥＴ１４について述べる。図７の（ａ）に示すようにフィンガー状の第３のソース電極１４１及び第３のドレイン電極１４２が、第４の活性領域１４０の中に形成され、第３のＰ型ＧａＮ層（第３のＰ型窒化物半導体層の一例）１４３及び第３のゲート電極１４４が第４の活性領域１４０から第４の活性領域１４０と不活性領域１９０との界面をまたぎ、不活性領域１９０まで延設されることにより第４のＦＥＴ１４が形成される。第３のソース配線１４５及び第３のドレイン配線１４６は、それぞれ、第１の実施形態における第１のソース配線１１５及び第１のドレイン配線１１６に対応する。図７の（ｂ）は図７の（ａ）のＡ－Ａ断面を示す。第４の活性領域１４０に形成されるＦＥＴ１４のうち、複数の活性領域が並ぶ方向の端部に位置する第３のＰ型ＧａＮ層１４３が、第３のＰ型ＧａＮ層１４３に隣接する（つまり、第２の方向の端部に位置する）第３のソース電極１４１を囲むことが望ましい。図７の（ｃ）は図７の（ａ）のＢ－Ｂ断面を示し、図７の（ｄ）は図７の（ａ）のＣ－Ｃ断面を示す。図７の（ｃ）及び図７の（ｄ）に示すように第１の活性領域１１０と不活性領域１９０との界面１８０にはキャリアが残存するものの、図７の（ｄ）に示すように第３のＰ型ＧａＮ層１４３の下部の第１の活性領域１１０には２ＤＥＧ層１０５が発生しない。このように、第３のドレイン電極１４２から２ＤＥＧ層１０５を介して第３のソース電極１４１までつながるリーク経路が抑制されるため、半導体装置１の両端に形成される第３のＦＥＴ１４のドレインリーク電流を抑制することができる。
　また、図７の（ａ）及び図７の（ｂ）に示すように、第３のソース電極１４１と第１のソース電極１１１の電極幅は等しいことが望ましい。このような構成にすることで、両端のＦＥＴ１４とその他のＦＥＴのソース電極の抵抗を揃え、それぞれのＦＥＴに流れるドレイン電流を揃えることができ、ＦＥＴの発熱集中を抑制することができる。
　（実施形態１の変形例１）
　第１の実施形態の第１の変形例について述べる。図８は、第１の実施形態の第１の変形例における半導体装置の一例を示す図である。図８の（ａ）は第１の実施形態の第１の変形例にかかる半導体装置１の平面図を示す。第１の活性領域１１０に形成される第１のＦＥＴ１１と第２の活性領域１２０に形成される第２のＦＥＴ１２との間にゲート配線１５２が形成され、第３のゲート電極１３２とフィンガーの両端部で接続されている。また、ゲート配線１５２はゲート集約配線１７４と接続されていてもよい。
　第１の実施形態の第１の変形例にかかる半導体装置１では、ゲート配線１５２と第３のゲート電極１３２を介して、第１のゲート電極１１４及び第２のゲート電極のフィンガーの両端からゲート電圧を印加することが可能になり、ＦＥＴのスイッチングを高速にすることができる。
　第１の実施形態の第１の変形例においては、図８の（ａ）のＡ－Ａにおける断面図である図８の（ｂ）に示すように、ゲート配線１５２が、第２の不活領域としての不活性領域１９０の上に形成されることが望ましい。第２の不活領域としての不活性領域１９０は、基板１０１に対する平面視で、第１の活性領域１１０と第２の活性領域１２０との間に形成され、第１の活性領域１１０と第２の活性領域１２０と第３の活性領域１３０で囲まれている。このようにすることで、ゲート配線１５２に起因するゲート寄生容量を抑制することができ、ゲート駆動電力の増大を抑制することができる。
　第１の実施形態の第１の変形例においては、ゲート配線１５２の材料が第１のゲート電極１１４と同じである。このようにすることで、ゲート配線１５２と第１のゲート電極１１４の形成工程を同一にすることができ、簡単にゲート配線１５２を形成することができる。
　第１の実施形態の第１の変形例においては、図８の（ａ）に示すように、ゲート配線１５２の短辺方向の長さが第１のゲート電極１１４の短辺方向の長さよりも長いことが望ましい。このようにすることで、ゲート配線１５２の単位長さ当たりの抵抗を小さくすることができ、ＦＥＴのスイッチングを高速にすることができる。
　第１の実施形態の第１の変形例においては、図８の（ａ）に示すように、ゲート配線１５２の下にＰ型不純物を含む第３の窒化物半導体層１５１が形成されている。このようにすることで、ゲート配線１５２と第３のゲート電極１３２の段差が抑制されるため、ゲート配線１５２の断線を抑制することができる。
　（実施形態１の変形例２）
　図９は、第１の実施形態の第２の変形例における半導体装置の一例を示す図である。第１の実施形態の第２の変形例においては、図９の（ａ）に示すようにゲート配線１５２が第１のソース配線１１５と同一の材料で形成されている。図９の（ｂ）は、図９の（ａ）のＡ－Ａにおける断面図を示している。一般的に第１のゲート電極１１４よりも第１のソース配線１１５の方が単位長さ当たりの抵抗が小さいため、ゲート配線１５２が第１のソース配線１１５と同一の材料で形成されることにより、ゲート配線１５２の抵抗を下げることができ、ＦＥＴのスイッチングを高速にすることができる。
　（実施形態２）
　第２の実施形態にかかる半導体装置１について述べる。図１０は第２の実施形態にかかる半導体装置１の平面図を示す。第１の活性領域１１０及び第２の活性領域１２０がフィンガーの長手方向に複数離隔して形成されている。複数形成される第１の活性領域１１０の間には、第３の不活性領域として、不活性領域１９０が形成され、複数形成される第２の活性領域１２０の間には、第４の不活性領域として、不活性領域１９０が形成される。複数の第１の活性領域１１０のそれぞれに第１のＦＥＴ１１が形成され、複数の第２の活性領域１２０のそれぞれに第２のＦＥＴ１２が形成される。第３の活性領域１３０とＰ型不純物を含む第３の窒化物半導体層１３１がフィンガーの長手方向に複数離隔して形成され、第１の活性領域１１０と第２の活性領域１２０と第３の活性領域１３０の内部で第３の窒化物半導体層１３１は第１のＰ型ＧａＮ層１１３及び第２のＰ型ＧａＮ層１２３に接続されている。
　第２の実施形態にかかる半導体装置１では、複数の第１のソース電極１１１が１本の第１のソース配線１１５を介して接続され、複数の第１のドレイン電極１１２が１本の第１のドレイン配線１１６を介して接続され、複数の第１のＰ型ＧａＮ層１１３がフィンガーの長手方向に延設して接続され、複数の第１のゲート電極１１４がフィンガーの長手方向に延設して接続される。また、複数の第２のソース電極１２１が１本の第２のソース配線１２５を介して接続され、複数の第２のドレイン電極１２２が１本の第２のドレイン配線１２６を介して接続され、複数の第２のＰ型ＧａＮ層１２３がフィンガーの長手方向に連続的に形成され、複数の第１のゲート電極１１４がフィンガーの長手方向に連続的に形成される。
　第１のＦＥＴ１１及び第２のＦＥＴ１２をフィンガーの長手方向に分割して形成することにより、ＦＥＴの発熱領域を分散して半導体装置１の温度上昇を抑制することができる。また、フィンガーの長手方向に分割して形成する第１のＦＥＴ１１及び第２のＦＥＴ１２の間に複数の第３の活性領域１３０及び第３の窒化物半導体層１３１を形成することにより、フィンガーの長手方向に分割したそれぞれのＦＥＴのドレインリーク電流増大を抑制することができる。
　第２の実施形態にかかる半導体装置１では、１本の第１のソース配線１１５によって複数の第１のソース電極が接続され、１本の第１のドレイン配線１１６によって複数の第１のドレイン電極が接続されることにより、ソース配線及びドレイン配線の寄生抵抗、寄生容量を低減することができ、ＦＥＴの発熱を抑制することができる。
　また、第２の実施形態にかかる半導体装置１では、図１０に示すように、第１のＰ型ＧａＮ層１１３がフィンガーの長手方向に延設して接続され、第１のＰ型ＧａＮ層１１３の上に第１のゲート電極１１４が形成されることで第１のゲート電極１１４の段差が無くなり、第１のゲート電極１１４の信頼性が向上する。
　（実施形態３）
　第３の実施形態にかかる半導体装置について述べる。図１１は、第３の実施形態における半導体装置の一例を示す図である。図１１の（ａ）は第３の実施形態にかかる半導体装置２の平面図を示す。図１１の（ｂ）は図１１の（ａ）のＡ－Ａ断面を示す。半導体装置２には第１の活性領域２１０と第２の活性領域２２０と第３の活性領域２３０が形成される。
　フィンガー状の第１のソース電極２１１と第２のソース電極２１２が第１の活性領域２１０の中に形成され、第１のＰ型ＧａＮ層（第１のＰ型窒化物半導体層の一例）２１３及び第１のゲート電極２１４が第１の活性領域２１０と不活性領域２９０との界面をまたぎ不活性領域２９０まで延設され、第２のＰ型ＧａＮ層（第２のＰ型窒化物半導体層の一例）２１５及び第２のゲート電極２１６が第１の活性領域２１０と不活性領域２９０との界面をまたぎ、不活性領域２９０まで延設されることで第１のダブルゲート型ＦＥＴ２１が形成される。
　フィンガー状の第３のソース電極２２１と第４のソース電極２２２が第２の活性領域２２０の中に形成され、第３のＰ型ＧａＮ層（第３のＰ型窒化物半導体層の一例）２２３及び第３のゲート電極２２４が第２の活性領域２２０と不活性領域２９０との界面をまたぎ不活性領域２９０まで延設され、第４のＰ型ＧａＮ層（第４のＰ型窒化物半導体層の一例）２２５及び第４のゲート電極２２６が第２の活性領域２２０と不活性領域２９０との界面をまたぎ、不活性領域２９０まで延設されることで第２のダブルゲート型ＦＥＴ２２が形成される。
　フィンガー状の第５のソース電極２３１と第６のソース電極２３２が第３の活性領域２３０の中に形成され、第５のＰ型ＧａＮ層（第５のＰ型窒化物半導体層の一例）２３３及び第５のゲート電極２３４が第３の活性領域２３０と不活性領域２９０との界面をまたぎ不活性領域２９０まで延設され、第６のＰ型ＧａＮ層（第６のＰ型窒化物半導体層の一例）２３５及び第６のゲート電極２３６が第３の活性領域２３０と不活性領域２９０との界面をまたぎ、不活性領域２９０まで延設されることで第３のダブルゲート型ＦＥＴ２３が形成される。ここで、第１の活性領域２１０と第２の活性領域２２０と第３の活性領域２３０はそれぞれフィンガーの短辺方向に並んで形成されており、第１の活性領域２１０と第２の活性領域２２０との間及び第２の活性領域２２０と第３の活性領域２３０との間には不活性領域２９０が形成される。
　第１のソース電極２１１と第３のソース電極２２１と第５のソース電極２３１はそれぞれ第１のソース配線２１７と第３のソース配線２２７と第５のソース配線２３７を介して第１のソース集約配線２７７に接続され、第２のソース電極２１２と第４のソース電極２２２と第６のソース電極２３２はそれぞれ第２のソース配線２１８と第４のソース配線２２８と第６のソース配線２３８を介して第２のソース集約配線２７８に接続され、第１のゲート電極２１４と第３のゲート電極２２４と第５のゲート電極２３４はそれぞれ第１のゲート集約配線２７４に接続され、第２のゲート電極２１６と第４のゲート電極２２６と第６のゲート電極２３６はそれぞれ第２のゲート集約配線２７６に接続されることにより、第１のダブルゲート型ＦＥＴ２１と第２のダブルゲート型ＦＥＴ２２と第３のダブルゲート型ＦＥＴ２３は並列接続される。
　第３の実施形態にかかる半導体装置２では、図１１の（ａ）に示すように、第１のダブルゲート型ＦＥＴ２１と第２のダブルゲート型ＦＥＴ２２との間のフィンガーの長手方向の両端部において第４の活性領域２４０が形成され、第４の活性領域２４０が第１の活性領域２１０と第２の活性領域２２０とを接続している。第４の活性領域２４０の上にはＰ型不純物を含む第３の窒化物半導体層２４１が形成されており、第１の活性領域２１０と第２の活性領域２２０と第４の活性領域２４０の内部で第３の窒化物半導体層２４１は第２のＰ型ＧａＮ層２１５及び第４のＰ型ＧａＮ層２２５と接続されている。また、第２のダブルゲート型ＦＥＴ２２と第３のダブルゲート型ＦＥＴ２３との間のフィンガーの長手方向の両端部において２次元電子ガスが形成される領域である第５の活性領域２５０が形成され、第５の活性領域２５０が第２の活性領域２２０と第３の活性領域２３０とを接続している。第５の活性領域２５０の上にはＰ型不純物を含む第４の窒化物半導体層２５１が形成されており、第２の活性領域２２０と第３の活性領域２３０と第５の活性領域２５０の内部で第４の窒化物半導体層２５１は第３のＰ型ＧａＮ層２２３及び第５のＰ型ＧａＮ層２３３と接続されている。
　ここで、第２のダブルゲート型ＦＥＴ２２を例にしてＦＥＴの動作を述べる。第３のソース電極２２１に対する第３のゲート電極２２４の電圧Ｖｇｓ１が閾値電圧Ｖｔｈ以下である場合、第３のソース電極２２１に対して第４のソース電極２２２の電圧が高い場合にダブルゲート型ＦＥＴ２２がオフ状態となる。また、第４の窒化物半導体層２５１が第３のＰ型ＧａＮ層２２３と接続されているため、第４の窒化物半導体層２５１の下部の第２の活性領域２２０には２ＤＥＧ層２０５が発生しない。このように、第４のソース電極２２２から２ＤＥＧ層２０５を介して第３のソース電極２２１までつながるリーク経路が抑制されるため、第３のソース電極２２１に対して第４のソース電極２２２の電圧が高い場合に第４のソース電極２２２から流れるリーク電流を抑制することができる。一方で、第４のソース電極２２２に対する第４のゲート電極２２６の電圧Ｖｇｓ２が閾値電圧Ｖｔｈ以下である場合、第４のソース電極２２２に対して第３のソース電極２２１の電圧が高い場合にダブルゲート型ＦＥＴ２２がオフ状態となる。また、第３の窒化物半導体層２４１が第４のＰ型ＧａＮ層２２５と接続されているため、第３の窒化物半導体層２４１の下部の第２の活性領域２２０には２ＤＥＧ層２０５が発生しない。このように、第３のソース電極２２１から２ＤＥＧ層２０５を介して第４のソース電極２２２までつながるリーク経路が抑制されるため、第４のソース電極２２２に対して第３のソース電極２２１の電圧が高い場合に第３のソース電極２２１から流れるリーク電流を抑制することができる。このように、第３の実施形態にかかる半導体装置２は双方向のリーク電流を抑制することができる。
　第３の実施形態にかかる半導体装置２では、第３の窒化物半導体層２４１の上に第７のゲート電極２４２が形成され、第７のゲート電極２４２が第２のゲート電極２１６と第４のゲート電極２２６と接続される構成であり、第４の窒化物半導体層２５１の上に第８のゲート電極２５２が形成され、第８のゲート電極２５２が第３のゲート電極２２４と第５のゲート電極２３４と接続される構成であってもよい。このような構成にすることにより、第３の窒化物半導体層２４１と第４の窒化物半導体層２５１の電位が安定し、双方向のリーク電流を確実に防ぐことができる。
　本開示にかかる半導体装置は、高電圧かつ高周波数で動作するスイッチング電源回路に利用できる。
　１　　　半導体装置
　１０１　基板
　１０２　バッファ層
　１０３　ＧａＮチャネル層（第１の窒化物半導体層の一例）
　１０４　ＡｌＧａＮバリア層（第２の窒化物半導体層の一例）
　１０５　２ＤＥＧ層
　１１　　第１のＦＥＴ（第１の電界効果トランジスタ）
　１１０　第１の活性領域
　１１１　第１のソース電極
　１１２　第１のドレイン電極
　１１３　第１のＰ型ＧａＮ層（第１のＰ型窒化物半導体層の一例）
　１１４　第１のゲート電極
　１１５　第１のソース配線
　１１６　第１のドレイン配線
　１１７　リセス構造
　１２　　第２のＦＥＴ（第２の電界効果トランジスタ）
　１２０　第２の活性領域
　１２１　第２のソース電極
　１２２　第２のドレイン電極
　１２３　第２のＰ型ＧａＮ層（第２のＰ型窒化物半導体層の一例）
　１２４　第２のゲート電極
　１２５　第２のソース配線
　１２６　第２のドレイン配線
　１２７　リセス構造
　１３０　第３の活性領域
　１３１　Ｐ型不純物を含む第３の窒化物半導体層
　１３２　第３のゲート電極
　１３７　リセス構造
　１４　　第３のＦＥＴ
　１４０　第４の活性領域
　１４１　第３のソース電極
　１４２　第３のドレイン電極
　１４３　第３のＰ型ＧａＮ層（第３のＰ型窒化物半導体層の一例）
　１４４　第３のゲート電極
　１４５　第３のソース配線
　１４６　第３のドレイン配線
　１５１　Ｐ型不純物を含む第３の窒化物半導体層
　１５２　ゲート配線
　１７４　ゲート集約配線
　１７５　ソース集約配線
　１７６　ドレイン集約配線
　１８０　活性領域と不活性領域との界面
　１９０　不活性領域
　２　　　半導体装置
　２０５　２ＤＥＧ層
　２１　　第１のダブルゲート型ＦＥＴ
　２１０　第１の活性領域
　２１１　第１のソース電極
　２１２　第２のソース電極
　２１３　第１のＰ型ＧａＮ層（第１のＰ型窒化物半導体層の一例）
　２１４　第１のゲート電極
　２１５　第２のＰ型ＧａＮ層（第２のＰ型窒化物半導体層の一例）
　２１６　第２のゲート電極
　２１７　第１のソース配線
　２１８　第２のソース配線
　２２　　第２のダブルゲート型ＦＥＴ
　２２０　第２の活性領域
　２２１　第３のソース電極
　２２２　第４のソース電極
　２２３　第３のＰ型ＧａＮ層（第３のＰ型窒化物半導体層の一例）
　２２４　第３のゲート電極
　２２５　第４のＰ型ＧａＮ層（第４のＰ型窒化物半導体層の一例）
　２２６　第４のゲート電極
　２２７　第３のソース配線
　２２８　第４のソース配線
　２３　　第３のダブルゲート型ＦＥＴ
　２３０　第３の活性領域
　２３１　第５のソース電極
　２３２　第６のソース電極
　２３３　第５のＰ型ＧａＮ層（第５のＰ型窒化物半導体層の一例）
　２３４　第５のゲート電極
　２３５　第６のＰ型ＧａＮ層（第６のＰ型窒化物半導体層の一例）
　２３６　第６のゲート電極
　２３７　第５のソース配線
　２３８　第６のソース配線
　２４０　第４の活性領域
　２４１　Ｐ型不純物を含む第３の窒化物半導体層
　２４２　第７のゲート電極
　２５０　第５の活性領域
　２５１　Ｐ型不純物を含む第４の窒化物半導体層
　２５２　第８のゲート電極
　２７４　第１のゲート集約配線
　２７６　第２のゲート集約配線
　２７７　第１のソース集約配線
　２７８　第２のソース集約配線
　２９０　不活性領域

Claims (19)

  1. 　基板と、
    　前記基板の上に形成された第１の窒化物半導体層と、
    　前記第１の窒化物半導体層よりもバンドギャップが大きく、前記第１の窒化物半導体層の上に形成された第２の窒化物半導体層と、
    　第１の電界効果トランジスタと、
    　第２の電界効果トランジスタとを備え、
    　前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、前記基板に対する平面視で、２次元電子ガスが形成される第１の活性領域、第２の活性領域及び２次元電子ガスが形成されない不活性領域を有し、
    　前記第１の電界効果トランジスタは、前記基板に対する平面視で前記第１の活性領域に含まれ、前記基板に対する平面視で第１の方向に延伸する第１のソース電極及び第１のドレイン電極と、前記基板に対する平面視で前記第１のソース電極と前記第１のドレイン電極との間にある前記第１の方向に延伸する第１のＰ型窒化物半導体層と、前記第１のＰ型窒化物半導体層の上に形成される第１のゲート電極とを備え、
    　前記第２の電界効果トランジスタは、前記基板に対する平面視で前記第２の活性領域に含まれ、前記基板に対する平面視で前記第１の方向に延伸する第２のソース電極及び第２のドレイン電極と、前記基板に対する平面視で前記第２のソース電極と前記第２のドレイン電極との間にある前記第１の方向に延伸する第２のＰ型窒化物半導体層と、前記第２のＰ型窒化物半導体層の上に形成される第２のゲート電極とを備え、
    　前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、さらに、前記第１の活性領域及び前記第２の活性領域の前記第１の方向の両端部において、前記基板に対する平面視で、前記第１の方向とは異なる第２の方向で前記第１の活性領域と前記第２の活性領域とに接続され、２次元電子ガスが形成される第３の活性領域を有し、
    　前記第３の活性領域は、前記第２の方向に延伸する、ｐ型不純物を有する第３の窒化物半導体層を含み、
    　前記第１の活性領域と前記第２の活性領域と前記第３の活性領域の内部において、前記第１のＰ型窒化物半導体層と前記第２のＰ型窒化物半導体層は、前記第３の窒化物半導体層を介して接続される、
    半導体装置。
  2. 　前記第３の窒化物半導体層の上に第３のゲート電極が形成され、
    　前記第１のゲート電極及び前記第２のゲート電極は前記第３のゲート電極を介して接続される、
    請求項１に記載の半導体装置。
  3. 　前記第３の窒化物半導体層が、前記不活性領域まで延設されている、
    請求項１又は２に記載の半導体装置。
  4. 　前記基板に対する平面視で、前記第１の活性領域と前記第２の活性領域との間に前記不活性領域の一部として第１の不活性領域が形成され、
    　前記基板に対する平面視で、前記第１の不活性領域が前記第１の活性領域と前記第２の活性領域と前記第３の活性領域で囲まれる、
    請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記第１のＰ型窒化物半導体層の延伸する方向の長さが前記第３の窒化物半導体層の前記第２の方向の長さよりも長い
    請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記第１のソース電極に対して前記第１のゲート電極の電位差が０Ｖであり、且つ前記第２のソース電極に対して前記第２のゲート電極の電位差が０Ｖの時に、前記第１のＰ型窒化物半導体層の下部の前記第１の活性領域、前記第２のＰ型窒化物半導体層の下部の前記第２の活性領域、及び、前記第３の窒化物半導体層の下部の前記第３の活性領域において２次元電子ガスが形成されない、
    請求項１～５のいずれか１項に記載の半導体装置。
  7. 　前記第１のＰ型窒化物半導体層と前記第２のＰ型窒化物半導体層と前記第３の窒化物半導体層の下部の前記第２の窒化物半導体層とにリセスが形成される、
    請求項６に記載の半導体装置。
  8. 　前記第３の窒化物半導体層の下部に形成される前記リセスが、前記不活性領域まで延設されている、
    請求項７に記載の半導体装置。
  9. 　ｎを２以上の整数とした場合に、
    　前記第１のソース電極は、（ｎ＋１）本あり、
    　前記第１のドレイン電極は、ｎ本あり、
    　前記第１のＰ型窒化物半導体層は、（２×ｎ）本あり、
    　前記第１のゲート電極は、（２×ｎ）本あり、
    　前記第２のソース電極は、（ｎ＋１）本あり、
    　前記第２のドレイン電極は、ｎ本あり、
    　前記第２のＰ型窒化物半導体層は、（２×ｎ）本あり、
    　前記第２のゲート電極は、（２×ｎ）本ある、
    請求項１～８のいずれか１項に記載の半導体装置。
  10. 　（ｎ＋１）本の前記第１のソース電極のうち、前記第１のドレイン電極に挟まれている前記第１のソース電極は、前記第１の活性領域の内部において前記第１のＰ型窒化物半導体層で囲まれており、
    　（ｎ＋１）本の前記第２のソース電極のうち、前記第２のドレイン電極に挟まれている前記第２のソース電極は、前記第２の活性領域の内部において前記第２のＰ型窒化物半導体層で囲まれている、
    請求項９に記載の半導体装置。
  11. 　前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、さらに、前記基板に対する平面視で、前記第１の活性領域と前記第２の活性領域とは離隔した前記第２の方向の延長線上の両端に形成され、２次元電子ガスが形成される第４の活性領域を有し、
    　前記第４の活性領域には、
    　前記基板に対する平面視で前記第１の方向に延伸する第３のソース電極及び第３のドレイン電極と、
    　前記第３のソース電極と前記第３のドレイン電極との間にある、前記基板に対する平面視で前記第１の方向に延伸する第３のＰ型窒化物半導体層と、
    　前記第３のＰ型窒化物半導体層の上に形成される第４のゲート電極とが形成され、
    　前記第４の活性領域の内部において、
    　前記第２の方向の端部に位置する前記第３のＰ型窒化物半導体層が、前記第２の方向の端部に位置する前記第３のソース電極を囲む、
    請求項１に記載の半導体装置。
  12. 　前記第３のソース電極の幅と前記第１のソース電極の幅が等しい、
    請求項１１に記載の半導体装置。
  13. 　前記基板に対する平面視で、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとの間にゲート配線が形成され、
    　前記ゲート配線は前記第３のゲート電極と電気的に接続される
    請求項２に記載の半導体装置。
  14. 　前記基板に対する平面視で、前記第１の活性領域と前記第２の活性領域との間に前記不活性領域の一部として第２の不活性領域が形成され、
    　前記基板に対する平面視で、前記第２の不活性領域が前記第１の活性領域と前記第２の活性領域と前記第３の活性領域で囲まれ、
    　前記ゲート配線が前記第２の不活性領域の上に形成される、
    請求項１３に記載の半導体装置。
  15. 　前記ゲート配線の短辺方向の長さが前記第１のゲート電極の短辺方向の長さよりも長い、
    請求項１３又は１４に記載の半導体装置。
  16. 　前記第１のソース電極の上に電気的に接続される第１のソース配線を備え、
    　前記ゲート配線の電極材料が前記第１のソース配線の電極材料と等しい、
    請求項１３～１５のいずれか１項に記載の半導体装置。
  17. 　前記第１の活性領域に形成される前記第１の電界効果トランジスタ、前記第２の活性領域に形成される前記第２の電界効果トランジスタ、及び、前記第３の活性領域に形成される前記第３の窒化物半導体層からなる単位セルが前記第１の方向に離間して複数形成され、
    　それぞれ離間した複数の前記第１のソース電極は１本の第１のソース配線で接続され、
    　それぞれ離間した複数の前記第１のドレイン電極が１本の第１のドレイン配線で接続され、
    　複数の前記第１のＰ型窒化物半導体層がそれぞれ前記第１の方向に接続され、
    　複数の前記第１のゲート電極がそれぞれ前記第１の方向に接続され、
    　それぞれ離間した複数の前記第２のソース電極は１本の第２のソース配線で接続され、
    　それぞれ離間した複数の前記第２のドレイン電極が１本の第２のドレイン配線で接続され、
    　複数の前記第２のＰ型窒化物半導体層がそれぞれ前記第１の方向に接続され、
    　複数の前記第２のゲート電極がそれぞれ前記第１の方向に接続される、
    請求項１に記載の半導体装置。
  18. 　前記第１の方向に複数形成される前記第１の活性領域の間に、前記不活性領域の一部として第３の不活性領域が形成され、
    　前記第１の方向に複数形成される前記第２の活性領域の間に、前記不活性領域の一部として第４の不活性領域が形成される、
    請求項１７に記載の半導体装置。
  19. 　基板と、
    　前記基板の上に形成された第１の窒化物半導体層と、
    　前記第１の窒化物半導体層よりもバンドギャップが大きく、且つ前記第１の窒化物半導体層の上に形成された第２の窒化物半導体層と、
    　第１のダブルゲート型電界効果トランジスタと、
    　第２のダブルゲート型電界効果トランジスタと、
    　第３のダブルゲート型電界効果トランジスタとを備え、
    　前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、前記基板に対する平面視で、２次元電子ガスが形成される第１の活性領域、第２の活性領域、第３の活性領域及び２次元電子ガスが形成されない不活性領域を有し、
    　前記第１のダブルゲート型電界効果トランジスタは、前記第１の活性領域に含まれ、前記基板に対する平面視で第１の方向に延伸する第１のソース電極及び第２のソース電極と、前記第１のソース電極と前記第２のソース電極との間に離間して形成される、前記基板に対する平面視で前記第１の方向に延伸する第１のＰ型窒化物半導体層及び第２のＰ型窒化物半導体層と、前記第１のＰ型窒化物半導体層の上に形成される第１のゲート電極と、前記第２のＰ型窒化物半導体層の上に形成される第２のゲート電極とを備え、
    　前記第２のダブルゲート型電界効果トランジスタは、前記第２の活性領域に含まれ、前記基板に対する平面視で前記第１の方向に延伸する第３のソース電極及び第４のソース電極と、前記第３のソース電極と前記第４のソース電極との間に離間して形成される、前記基板に対する平面視で前記第１の方向に延伸する第３のＰ型窒化物半導体層及び第４のＰ型窒化物半導体層と、前記第３のＰ型窒化物半導体層の上に形成される第３のゲート電極と、前記第４のＰ型窒化物半導体層の上に形成される第４のゲート電極とを備え、
    　前記第３のダブルゲート型電界効果トランジスタは、前記第３の活性領域に含まれ、前記基板に対する平面視で前記第１の方向に延伸する第５のソース電極及び第６のソース電極と、前記第５のソース電極と前記第６のソース電極との間に離間して形成される、前記基板に対する平面視で前記第１の方向に延伸する第５のＰ型窒化物半導体層及び第６のＰ型窒化物半導体層と、前記第４のＰ型窒化物半導体層の上に形成される第５のゲート電極と、前記第６のＰ型窒化物半導体層の上に形成される第６のゲート電極とを備え、
    　前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、さらに、前記基板に対する平面視で、前記第１の活性領域及び前記第２の活性領域の前記第１の方向の両端部において、前記第１の方向とは異なる第２の方向に延伸する矩形を有し、前記第１の活性領域と前記第２の活性領域を接続され、２次元電子ガスが形成される第４の活性領域を有し、
    　前記第４の活性領域は、前記基板に対する平面視で前記第２の方向に延伸するｐ型不純物を有する第３の窒化物半導体層を含み、
    　前記第１の活性領域と前記第２の活性領域と前記第４の活性領域の内部において、前記第２のＰ型窒化物半導体層と前記第４のＰ型窒化物半導体層は、前記第３の窒化物半導体層を介して接続され、
    　前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、さらに、前記基板に対する平面視で、前記第２の活性領域及び前記第３の活性領域の前記第１の方向の両端部において、前記第２の方向に延伸し、前記第２の活性領域と前記第３の活性領域を接続され、２次元電子ガスが形成される第５の活性領域を有し、
    　前記第５の活性領域は、前記基板に対する平面視で前記第２の方向に延伸するＰ型不純物を有する第４の窒化物半導体層を含み、
    　前記第２の活性領域と前記第３の活性領域と前記第５の活性領域の内部において、前記第３のＰ型窒化物半導体層と前記第５のＰ型窒化物半導体層は、前記第４の窒化物半導体層を介して接続される
    半導体装置。
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