JPH0334421A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0334421A JPH0334421A JP16906289A JP16906289A JPH0334421A JP H0334421 A JPH0334421 A JP H0334421A JP 16906289 A JP16906289 A JP 16906289A JP 16906289 A JP16906289 A JP 16906289A JP H0334421 A JPH0334421 A JP H0334421A
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- hole
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- etching
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- 239000000758 substrate Substances 0.000 claims abstract description 31
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 14
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Landscapes
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は化合物半導体を用いた半導体装置にかかり、特
に化合物半導体基板の両生面間を貫通して設けられる貫
通孔の形成を容易にする構造の半導体装置に関する。
に化合物半導体基板の両生面間を貫通して設けられる貫
通孔の形成を容易にする構造の半導体装置に関する。
（従来の技術）
従来、ＧａＡｓ′？ｒｉ力ＦＥＴや、ＧａＡｓＦＥＴを
能動素子とするモノリシック型マイクロ波集積回路（以
下ＭＭＩＣと略称）は、接地用電極のパッケージ等の接
地面への接続方法の一つにワイヤボンディングによる接
地を行うものがある。しかし、この方法には、ボンディ
ングワイヤのインダクタンス成分がＲＦ特性を劣化させ
るという欠点がある。
能動素子とするモノリシック型マイクロ波集積回路（以
下ＭＭＩＣと略称）は、接地用電極のパッケージ等の接
地面への接続方法の一つにワイヤボンディングによる接
地を行うものがある。しかし、この方法には、ボンディ
ングワイヤのインダクタンス成分がＲＦ特性を劣化させ
るという欠点がある。
そこで、インダクタンス成分を低減させる目的で、第３
図に示す構造が用いられている。これは。
図に示す構造が用いられている。これは。
ＧａＡｓ基板１１１の表面（上面）側に形成された接地
用電極１０２に対向し、かつ、この基板１１１の両生面
間を貫通する貫通孔１０４を形威し、この貫通孔１０４
及びＧａＡｓ基板裏面のメタライズによって、前記接地
用電極１０２とＧａＡｓ基板裏面の裏面側電極１０３を
′８．気的に導通させた構造となっている。
用電極１０２に対向し、かつ、この基板１１１の両生面
間を貫通する貫通孔１０４を形威し、この貫通孔１０４
及びＧａＡｓ基板裏面のメタライズによって、前記接地
用電極１０２とＧａＡｓ基板裏面の裏面側電極１０３を
′８．気的に導通させた構造となっている。
この構造によると、パッケージ等の接地面へのマウント
の際に直接接地する事ができ、インダクタンス成分を低
減させる事が出来る。（なお、ＧａＡｓ基板１０１表面
の表面側電極１０３形成部以外の部分には絶縁膜のＳｉ
ｎ、膜１０５で覆われている。）第４図（ａ）、（ｂ）
に上記貫通孔を形成する工程を各工程毎の断面図で示す
。
の際に直接接地する事ができ、インダクタンス成分を低
減させる事が出来る。（なお、ＧａＡｓ基板１０１表面
の表面側電極１０３形成部以外の部分には絶縁膜のＳｉ
ｎ、膜１０５で覆われている。）第４図（ａ）、（ｂ）
に上記貫通孔を形成する工程を各工程毎の断面図で示す
。
まず、第４図（ａ）に示すように、ＧａＡｓ基板１０１
の上面に蒸着等により表面側に接地用電極１０２を形成
する。次に、第４図（ｂ）に示すように、ラッピングに
よりＧａＡｓ基板１０１ を裏面側より薄くし所定の厚
さのＧａＡｓ基板１１１ とした後１ＭＬ面よりＧａＡ
ｓ基板１１１に選択的なドライエツチング又はウェット
エツチングを施し、表面側電極１０２に達する基板貫通
孔１０４を設ける。そして、裏面側から金属の蒸着及び
めっきを施して裏面側１１！１１０３を形成して第３図
に示す如く基板貫通孔によって表面側電極１０２に裏面
側電極１０３を接続させた構造を完成する。
の上面に蒸着等により表面側に接地用電極１０２を形成
する。次に、第４図（ｂ）に示すように、ラッピングに
よりＧａＡｓ基板１０１ を裏面側より薄くし所定の厚
さのＧａＡｓ基板１１１ とした後１ＭＬ面よりＧａＡ
ｓ基板１１１に選択的なドライエツチング又はウェット
エツチングを施し、表面側電極１０２に達する基板貫通
孔１０４を設ける。そして、裏面側から金属の蒸着及び
めっきを施して裏面側１１！１１０３を形成して第３図
に示す如く基板貫通孔によって表面側電極１０２に裏面
側電極１０３を接続させた構造を完成する。
（発明が解決しようとする課題）
部上の工程におけるエツチングの終点の確認には次のよ
うな問題がある。上記エツチング工程の終点の確認は、
貫通孔１０４を裏面側から顕微鏡を用いて視認を行なう
が、貫通孔１０４が表面側電極１０２に達しない未達の
状態、即ち、第５図に示すようにＧａＡｓ基板１０１の
一部が残留した状態にあると、このエツチング残りのＧ
ａＡｓ、１１０１ａからの反射光と１貫通孔が表面側電
極１０２に到達したときに見られる表面側ｆｌｌ＋５１
ｏ２からの反射光とが区別し難いため、未達のものを貫
通したものと誤認する。そして、表面側電極１０２と裏
面側電極１０３が導通しないものが生じるという重大な
問題がある。
うな問題がある。上記エツチング工程の終点の確認は、
貫通孔１０４を裏面側から顕微鏡を用いて視認を行なう
が、貫通孔１０４が表面側電極１０２に達しない未達の
状態、即ち、第５図に示すようにＧａＡｓ基板１０１の
一部が残留した状態にあると、このエツチング残りのＧ
ａＡｓ、１１０１ａからの反射光と１貫通孔が表面側電
極１０２に到達したときに見られる表面側ｆｌｌ＋５１
ｏ２からの反射光とが区別し難いため、未達のものを貫
通したものと誤認する。そして、表面側電極１０２と裏
面側電極１０３が導通しないものが生じるという重大な
問題がある。
又、これを防ぐためにエツチング時間を長くし過ぎると
、オーバーエツチングにより貫通孔内部の形状が崩れた
り、表面側電極１０２が必要以上に侵されてしまう、と
いう問題がある。
、オーバーエツチングにより貫通孔内部の形状が崩れた
り、表面側電極１０２が必要以上に侵されてしまう、と
いう問題がある。
（課題を解決するための手段）
本発明にかかる半導体装置は、半導体基板の一方の主面
に形成された層状の表面側電極と、前記半導体基板の他
方の主面から前記表面側電極に至る貫通孔と、前記半導
体基板の他方の主面に形成された層状の裏面側電極と、
前記貫通孔に設けられ前記両電極間を導電接続する電極
間接続手段と、前記表面側電極に設けられ前記貫通孔側
から視認可能なマークを具備したことを特徴とする。
に形成された層状の表面側電極と、前記半導体基板の他
方の主面から前記表面側電極に至る貫通孔と、前記半導
体基板の他方の主面に形成された層状の裏面側電極と、
前記貫通孔に設けられ前記両電極間を導電接続する電極
間接続手段と、前記表面側電極に設けられ前記貫通孔側
から視認可能なマークを具備したことを特徴とする。
（作 用）
本発明は、貫通孔を形成する際の終端部にある電極に対
しマークを施すことにより、エツチング工程における確
認の際、上記マークを視認してエツチング終了の判断が
出来る。
しマークを施すことにより、エツチング工程における確
認の際、上記マークを視認してエツチング終了の判断が
出来る。
（実施例）
以下、本発明の実施例につき第１図および第２図を番頭
じて説明する。なお、説明において、従来と変わらない
部分については、図面に従来と同じ符号を付けて示し、
説明を省略する。
じて説明する。なお、説明において、従来と変わらない
部分については、図面に従来と同じ符号を付けて示し、
説明を省略する。
本発明の一実施例の構造を断面図で第１図（ａ）に、ま
た、その貫通孔部を裏面側からの平面図で第１図（ｂ）
に夫々示す。図示の如くこの構造は、ＧａＡｓ基板１１
１の貫通孔１０４内に露出した表面側電極１１の一部に
視認可能なマークのＳｉｎ、膜１２が設けられている。
た、その貫通孔部を裏面側からの平面図で第１図（ｂ）
に夫々示す。図示の如くこの構造は、ＧａＡｓ基板１１
１の貫通孔１０４内に露出した表面側電極１１の一部に
視認可能なマークのＳｉｎ、膜１２が設けられている。
このマークのＳｉｎ、膜１２は、例えば上記表面側電極
１１に十の形の欠如部が設けられ、ここにＳｉＯ□が充
填された構造である。なお、上記ＧａＡｓ基板１１１の
上面は、上記表面側電極１１とマークの５ｉｎ２膜１２
の他はスペーサの５ｉｎ２膜２２で被覆されている。
１１に十の形の欠如部が設けられ、ここにＳｉＯ□が充
填された構造である。なお、上記ＧａＡｓ基板１１１の
上面は、上記表面側電極１１とマークの５ｉｎ２膜１２
の他はスペーサの５ｉｎ２膜２２で被覆されている。
次に、上記構造を実現する方法を第２図（ａ）〜（ｅ）
に各工程毎の断面図で示す。まず、第２図（ａ）に示す
ように、ラッピング前の厚さが約４００μｍのＧａＡｓ
基板１０１の上面にスペーサとして５ｉｎ２膜２２を３
０００Å厚さに堆積させる。次に第２図（ｂ）に示すよ
うに、フォトレジスト膜Ｉ３を表面側電極部上に形成す
る。このパターンは、貫通孔形成予定域内に一例の十形
に残されるマークの５ｉｎ２膜２２を備える。この状態
を第２図（ｃ）に上面図で示す。次に、ぶつ化アンモニ
ウムを用いて貫通孔部のＳｉｎ、膜にエツチングを施し
、マーク部分にＳｉＯ２膜２２全２２除去する。ついで
、−例のＴｉ ／ Ｐｔ ／ Ａｕを夫々１０００人／
５００ Ａ ／ ５ｏｏｏ Ａ蒸着し、 リフトオフ
を施して表面側電極１１を形成する。さらに、第２図（
ｄ）に示すように、ＧａＡｓ基板１０１の裏面側からラ
ッピングを施して１５０μ閣厚にしたＧａＡｓ基板１１
１ を形成する。ついで、第２図（ｅ）に示すように、
裏面側の貫通孔形成予定域に開口を有するフォトレジス
トパターン２３を設ける。次に第２図（ｆ）に示すよう
に、ＢＣＩ、系ガスを用いたりアクティブ・イオン・エ
ツチングを施して貫通孔１０４を形成し、上記フォトレ
ジストパターンを除去する。この状態を基板の裏面側か
ら視た図を第２図（ｇ）に示す。
に各工程毎の断面図で示す。まず、第２図（ａ）に示す
ように、ラッピング前の厚さが約４００μｍのＧａＡｓ
基板１０１の上面にスペーサとして５ｉｎ２膜２２を３
０００Å厚さに堆積させる。次に第２図（ｂ）に示すよ
うに、フォトレジスト膜Ｉ３を表面側電極部上に形成す
る。このパターンは、貫通孔形成予定域内に一例の十形
に残されるマークの５ｉｎ２膜２２を備える。この状態
を第２図（ｃ）に上面図で示す。次に、ぶつ化アンモニ
ウムを用いて貫通孔部のＳｉｎ、膜にエツチングを施し
、マーク部分にＳｉＯ２膜２２全２２除去する。ついで
、−例のＴｉ ／ Ｐｔ ／ Ａｕを夫々１０００人／
５００ Ａ ／ ５ｏｏｏ Ａ蒸着し、 リフトオフ
を施して表面側電極１１を形成する。さらに、第２図（
ｄ）に示すように、ＧａＡｓ基板１０１の裏面側からラ
ッピングを施して１５０μ閣厚にしたＧａＡｓ基板１１
１ を形成する。ついで、第２図（ｅ）に示すように、
裏面側の貫通孔形成予定域に開口を有するフォトレジス
トパターン２３を設ける。次に第２図（ｆ）に示すよう
に、ＢＣＩ、系ガスを用いたりアクティブ・イオン・エ
ツチングを施して貫通孔１０４を形成し、上記フォトレ
ジストパターンを除去する。この状態を基板の裏面側か
ら視た図を第２図（ｇ）に示す。
部上の構造における貫通孔形成過程で、エツチング完了
を顕微鏡で視認するにあたり１貫通孔１０４が表面側電
極１１に未達の間にマークのＳｉＯ□膜１２が認められ
ないが、到達した時にマークの５ｉｎ２膜１２が視認で
き、エツチング終了の判断が確実にできる。
を顕微鏡で視認するにあたり１貫通孔１０４が表面側電
極１１に未達の間にマークのＳｉＯ□膜１２が認められ
ないが、到達した時にマークの５ｉｎ２膜１２が視認で
き、エツチング終了の判断が確実にできる。
次に裏面側電極１０３を形成すれば上記表面側電極１１
と電気的接続が得られ、第１図に示す状態になる。
と電気的接続が得られ、第１図に示す状態になる。
部上により、貫通孔形成時におけるＧａＡｓのエツチン
グ残りによる表面側電極１１と裏面側？Ｉ［１ｏ３との
間の導通不良や、オーバーエツチングによる表面側電極
１１の変質などが防止され、表面側電極１１と裏面側電
極１０３との良好な接触が確保される。
グ残りによる表面側電極１１と裏面側？Ｉ［１ｏ３との
間の導通不良や、オーバーエツチングによる表面側電極
１１の変質などが防止され、表面側電極１１と裏面側電
極１０３との良好な接触が確保される。
なお、上記実施例においてはマークの形状として、十字
型を例示したがこれに限定されるものでなく、他の符号
、数字等でもよいことは言うまでもない。
型を例示したがこれに限定されるものでなく、他の符号
、数字等でもよいことは言うまでもない。
上記実施例においては、裏面側から貫通孔を形成する構
造を例示したが、表面側から貫通孔を形成する構造のも
のに対しても同様に、上記例を適用することが出来る。
造を例示したが、表面側から貫通孔を形成する構造のも
のに対しても同様に、上記例を適用することが出来る。
以上述べたように本発明によれば、工程を複雑にするこ
となく、また、表面側電極と裏面側電極が基板のエツチ
ング残りにより導通されないという問題を無くすること
ができ、従って歩留り良＜ ＭＭＩＣ等を形成する事が
できる。
となく、また、表面側電極と裏面側電極が基板のエツチ
ング残りにより導通されないという問題を無くすること
ができ、従って歩留り良＜ ＭＭＩＣ等を形成する事が
できる。
第１図（ａ）は本発明にかかる一実施例の半導体装置の
一部の断面図、第１図（ｂ）は第１図（ａ）の平面図、
第２図（ａ）〜（ｇ）は本発明の一実施例の半導体装置
の製造を工程順に示しくａ）、 （ｂ）、（ｄ）、（ｅ
）、（ｆ）はいずれも断面図、（ｃ）、 （ｇ）はいず
れも平面図、第３図は従来例の半導体装置の一部の断面
図、第４図（ａ）、（ｂ）は従来例の半導体装置の製造
を工程順に示すいずれも断面図、第５図は従来例の半導
体装置の製造を説明するための断面図である。 １１・・・表面側電極、Ｉ２・・・マークの５ｉｎ２膜
、２２−３ｉｎ、膜、１０１．１１１−ＧａＡｓ基板、
１０３・・・裏面側電極、１０４・・・貫通孔。
一部の断面図、第１図（ｂ）は第１図（ａ）の平面図、
第２図（ａ）〜（ｇ）は本発明の一実施例の半導体装置
の製造を工程順に示しくａ）、 （ｂ）、（ｄ）、（ｅ
）、（ｆ）はいずれも断面図、（ｃ）、 （ｇ）はいず
れも平面図、第３図は従来例の半導体装置の一部の断面
図、第４図（ａ）、（ｂ）は従来例の半導体装置の製造
を工程順に示すいずれも断面図、第５図は従来例の半導
体装置の製造を説明するための断面図である。 １１・・・表面側電極、Ｉ２・・・マークの５ｉｎ２膜
、２２−３ｉｎ、膜、１０１．１１１−ＧａＡｓ基板、
１０３・・・裏面側電極、１０４・・・貫通孔。
Claims (1)
- 半導体基板の一方の主面に形成された層状の表面側電極
と、前記半導体基板の他方の主面から前記表面側電極に
至る貫通孔と、前記半導体基板の他方の主面に形成され
た層状の裏面側電極と、前記貫通孔に設けられ前記両電
極間を導電接続する電極間接続手段と、前記表面側電極
に設けられ前記貫通孔側から視認可能なマークを具備し
た半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16906289A JPH0334421A (ja) | 1989-06-30 | 1989-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16906289A JPH0334421A (ja) | 1989-06-30 | 1989-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334421A true JPH0334421A (ja) | 1991-02-14 |
Family
ID=15879638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16906289A Pending JPH0334421A (ja) | 1989-06-30 | 1989-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5456929A (en) * | 1992-03-31 | 1995-10-10 | Tokai Corporation | Ready-to-heat canned goods |
-
1989
- 1989-06-30 JP JP16906289A patent/JPH0334421A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5456929A (en) * | 1992-03-31 | 1995-10-10 | Tokai Corporation | Ready-to-heat canned goods |
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