KR100358446B1 - 저항기제조방법 - Google Patents
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Abstract
본 발명은 저항기 구조물의 제조를 기술한다. 저항성 영역(103)은 기판(106)의 정상 부위에 형성된다. 트렌치는 웨이퍼가 분리될 스크라이브라인 영역내 기판의 정상면으로부터 형성되어 저항기 모듈을 형성한다. 콘택트층(141,142)은 기판(106)의 정상면 위에 형성되고 각기 저항성 영역(103)의 각 단부에 전기접속된다. 또한 콘택트층(141,412)은 트렌치의 측벽위에 형성된다. 웨이퍼는 트렌치를 통하여 분리되어 측벽 콘택트 영역을 가진 저항기 모듈을 형성한다.
Description
도면의 간단한 설명
제 1도는 저항기 모듈의 평면도이고;
제 2도는 제 1도의 저항기 모듈의 2-2선을 따른 측단면도이고;
제 3도는 제 1도의 저항기 모듈제조에 사용되는 한가지 방법을 흐름도로 나타내며;
제 4도는 제 1도의 저항기 모듈제조에 사용되는 웨이퍼의 측단면도이고;
제 5도는 메사 구조물이 웨이퍼 위에 형성된 후의 제 4도의 웨이퍼의 측단면도이고;
제 6도는 마스크 층이 웨이퍼위에 형성된 후의 제 5도의 웨이퍼의 측단면도이고;
제 7도는 웨이퍼의 기판이 소잉(sawed)된 후의 제 6도의 웨이퍼의 측단면도이고;
제 8도는 웨이퍼의 기판이 에칭된 후의 제 7도의 웨이퍼의 측단면도이고;
제 9도는 마스크 층이 제거된 후의 제 8도의 웨이퍼의 측단면도이고;
제10도는 패터닝된 콘택트 층이 웨이퍼위에 형성된 후의 제 9도의 웨이퍼의 측단면도이고;
제11도는 웨이퍼 기판의 하면이 박층화된 후의 제10도의 웨이퍼의 측단면도이고;
제12도는 웨이퍼가 분리된 후의 제11도의 웨이퍼의 측단면도이고;
제13도는 다른 구체예로서, 패터닝된 콘택트 층이 웨이퍼의 하면위에 형성된 후의 제11도의 웨이퍼의 측단면도이고;
제14도는 다른 구체예로서, 웨이퍼가 분리된 후의 제13도의 웨이퍼의 측단면도이고;
제15도는 저항기 모듈의 평면도이고;
제16도는 제15도의 저항기 모듈의 16-16선을 따른 측단면도이다.
발명의 상세한 설명
발명의 분야
일반적으로 본 발명은 전기장치의 분야에 관한 것이다. 보다 상세하게는 본 발명의 저항기 제조에 관한 것이다.
발명의 배경
전형적인 마이크로파 전기장치는 장치 상부에 본딩 패드를 갖추어서 외부회로에 대한 접속부를 제공한다. 본딩선은 이들 본딩패드에 접속되어 이들 접속부를 제공한다. 이들 본딩선은 깨지기 쉽다. 그것은 비교적 큰 외부힘을 받거나 고압하에 놓일때 부서지기쉽다.
다른 선행 마이크로파 전기장치는 장치상부상의 빔리드를 갖추어 외부회로에 대한 접속부를 제공한다. 그러나 이들 빔리드로 비교적 깨지기 쉽다.
본딩선 또는 빔리드의 취성은 다수의 결점을 가진다. 예를들면, 저항기는 자동차 충돌시 사람을 보호하기 위한 에어백 장치에 통상 사용된다. 저항기는 에어백을 작동시키기 위해 폭발성 물질을 점화하는 비교적 고전류로 분사될때 폭발트리거를 구비한다. 그러므로 저항기는 에어백 장치에 있어 필수적인 역할을 한다.
에어백 장치의 제조에서 저항기는 비교적 높은 외부힘과 압력을 받는다. 통상 슬러리는 저항기에 부착된 본딩선 또는 빔리드가 깨질 수 있는 비교적 고압환경에서 저항기 주위에 충전된다. 그러한 파괴는 에어백이 충돌시 필요할때 작동하지 않게 한다.
에어백 장치는 저항기를 연속적으로 모니터하기 위한 회로를 구비할 수 있어서, 그것이 적당히 접속되어 에어백을 작동하도록 보장한다. 저항기의 본딩선 또는 빔리드는 자동차에 에어백장치를 설치한 후 또는 심지어 소비자에게 자동차를 판매한 후에 파괴될 수도있다. 이것은 새로운 에어백을 다시 설치해야만 하기 때문에 제조자에게 증가된 비용을 초래한다.
중복된 본딩선 또는 빔리드는 저항기가 에어백을 작동시키도록 더욱 보장하는 데 사용될 수 있다. 예를들면, 슬러리가 저항기 주위를 채울때 본딩선중 하나가 파괴되지 않기를 기대하기 위해 4 또는 6 또는 8개의 본딩선이 저항기의 단일본딩 패드에 접속될 수 있다. 이 중복기술은 제조시 불량에어백 장치의 수를 줄일 수 있다. 본딩선 또는 빔리드는 에어백 장치의 설치 또는 판매후에 결코 파괴될 수 없다.
발명의 개요 및 목적
본 발명의 목적중 하나는 비교적 내구성이 있고 신뢰성이 있는 전기장치를 제공하는 것이다.
본 발명의 다른 목적은 내구성이 있고 신뢰성 있는 콘택트 인터페이스를 갖춘 전기장치를 제공하는 것이다.
본 발명의 또 다른 목적은 외부힘을 견딜 수 있는 콘택트 인터페이스를 갖춘 전기장치를 제공하는 것이다.
본 발명의 또 다른 목적은 측벽 콘택트 인터페이스를 갖춘 전기장치를 제공하는 것이다.
본 발명의 또 다른 목적은 내구성이 있고 신뢰성 있으며 외부힘을 견딜 수 있는 측벽 콘택트 인터페이스를 갖춘 저항기 장치를 제공하는 것이다.
기판을 갖춘 웨이퍼를 사용하여 전기장치를 제조하는 방법을 기술한다. 기판은 제 1 면 및 제 2면을 갖는다. 저항성 영역은 기판의 제 1면에 형성된다. 측벽을 가진 트렌치는 기판의 제 1면에 형성된다. 제 1재료를 가진 콘택트 층은 트렌치의 측벽과 저항성 영역의 부분위에 형성된다. 웨이퍼는 트렌치를 통해 분리된다.
상면, 제 1측벽 및 제 2측벽을 갖춘 기판을 포함하는 전기장치도 기술한다. 장치는 기판의 상면에 형성된 저항성 영역을 포함한다. 장치는 저항성 영역의 제 1부분과 기판의 제 1측벽부분위에 형성된 제 1재료를 가진 제 1콘택트층과, 저항성 영역의 제 2부분과 기판의 제 2측벽부분 위에 형성된 제 2재료를 가진 제 2콘택트 층을 포함한다.
본 발명의 다른 목적, 양태 및 이점은 첨부도면과 다음 상세한 설명으로 부터 명백할 것이다.
상세한 설명
다음 상세한 설명은 저항기 제조에 대한 본 발명에 따른 특정 구체예를 설명한다. 다음 설명에서, 본 발명의 완전한 이해를 제공하기 위하여 다수의 특정 구체예를 특정 재료, 가공순서등에 대해 설명한다. 그러나, 본 발명이 이들 특정한 설명없이 실행될 수 있다는 것은 이분야의 통상의 기술을 가진자에게는 명백할 것이다. 다른 예로서, 본 발명이 불필요하게 불명료해지지 않도록 널리 알려진 가공단계, 장치등은 특히 상세하게 기술하지 않았다.
제 1도는 저항기 모듈(100)의 평면도이고, 본 발명의 한 구체예이다. 제 2도는 저항기 모듈(100)의 2-2선을 따른 측단면도이다. 또한, 저항기 모듈(100)은 예를들면, 장치, 전기장치 및 디바이스로 언급된다.
저항기 모듈(100)은 기판(106)을 포함한다. 기판(106)은 예를들면 N--기판영역을 포함하는 규소(Si)기판일 수 있다. 여러가지 다른 종류의 반도체 기판도 본 발명을 실행하는데 사용될 수 있다.
저항기 모듈(100)도 저항성 영역(103)을 포함한다. 또한 저항성 영역(103)은 저항성층으로 언급된다. 저항성 영역(103)은 두개의 콘택트 영역(141-142)에 전기적으로 결합된다. 저항성 영역(103)은 예를들면 이온주입 공정을 사용하여 생성될 수 있다.
저항성 영역(103)은 예를들면 N--반도체 영역(106)위의 N반도체 영역(103)일수 있다. 반도체 영역(103)은 임의의 적당한 저항치를 갖는 저항성 재료를 제공한다. 저항성 영역(103)은 기판(106)과 비교하였을때 비교적 낮은 저항을 가진다. 저항성 영역(103)은 저항기 모듈(100)의 메사 구조물(104)애 있다. 메사 구조물(104)은 제 1도에 도시된 바와같이, 저항기 모듈(100)의 평면도로부터 직사각형이다.
또한 콘택트 영역(141-142)은 콘택트 층으로도 언급된다. 콘택트 영역(141-142)은 저항기 모듈(100)의 상면의 저항성 영역(103)으로부터 저항기모듈(100)의 각 단부에서 측벽에 걸쳐 뻗는다.
콘택트 영역(141-142)은 외부회로에 대한 저항기 모듈(100)의 접속점이다. 콘택트 영역(141-142)은 비교적 큰 표면적을 가져서 외부회로에 대한 좋은 콘택트를 보장하도록 돕는다.
콘택트 영역(141-142)은 한 구체예에 있어서 티타늄-텅스텐(Ti-W)및 니켈(Ni)로 이루어질 수 있다. Ni는 Ni가 납땜에 적합하다면 바람직할 수 있다. 이들 Ni콘택트 층은 예를들면 금(Au)박층으로 연속적으로 코팅될 수 있다. 그러한 코팅은 Ni납땜 능력을 해치지 않고 Ni콘택트층의 부식 또는 산화를 방지하는 역할을 할 수 있다. 다른 구체예에서, 금(Au)이 Ni대신에 사용될 수 있다. 콘택트 영역(141-142)은 다른 전도성 재료도 포함할 수 있다. 예를들면, 알루미늄(Al)또는 구리(Cu)가 사용될 수 있다. 인듐 티타늄 산화물(ITO)또는 금 주석산화물(ATO)도 사용될 수 있다. 다른 금속 또는 금속을 포함하는 재료의 조합도 사용될 수 있다.
저항기 모듈(100)의 저면은 실질적으로 평면 또는 평평할 수 있다. 콘택트 영역(141-142)은 기판(106)의 저면 아래로 뻗거나, 기판(106)의 저면표면과 실질적으로 동일 평면에 있거나, 또는 저항기 모듈(100)의 측벽을 단지 부분적으로 따라서 뻗을 수 있다.
저항기 모듈(100)은 땜납 또는 전도성 에폭시를 사용하여 회로갭을 가로질러 부착될 수 있다. 저항기 모듈(100)은 현 빔리드 또는 본딩선 장치의 대용으로 구성될 수 있다. 대안으로, 저항기 모듈(100)은 소비자 요구에 따라서 더 작거나 더 크게 만들어질 수 있다. 저항기 모듈(100)의 설계는 장치를 비교적 작게 만들게 할 수 있다.
콘택트 영역(141-142)이 비교적 큰 표면적을 갖는다는 사실은 저항기 모듈(100)에 대한 접속부의 내구성과 신뢰성을 개선시키는 것을 돕는다. 저항기 모듈(100)에 대한 접속부 설계는 비교적 큰 외부힘을 견딜 수 있는 저항기 모듈(100)의 능력을 개선시킨다.
그러므로 저항기 모듈(100)은 에어백 장치의 트리거로서 사용될 수 있다. 저항기 모듈(100)에 대한 접속부는 비교적 고압환경에서 슬러리가 저항기 모듈(100)을 채울때 비교적 파괴에 대한 내성을 가질 수 있다.
저항기 모듈(100)은 다른 목적으로도 사용될 수 있다. 저항기 모듈(100)은 예를들면, RF저항기로 사용될 수 있다.
제 3도는 흐름도 형태로 저항기 모듈의 제조에 사용되는 한가지 방법을 나타낸다. 제 3도의 방법은 예를들면 저항기 모듈(100)을 제조하는데 사용될 수 있다. 제 3도의 방법을 더 잘 설명하기 위하여 제 4도 내지 제12도를 사용하여 제 3도의 방법의 여러 단계를 설명한다.
제 4도는 제 1도의 저항기 모듈을 제조하는데 사용되는 웨이퍼의 측단면도를 나타낸다. 한 구체예에서 반도체 기판은 제 3도의 방법을 실행하는데 제공된다. 예를들어 이 기판은 기판(300)으로서 제 4도에 예시된다. 기판(300)은 예를들면, N--기판영역을 포함하는 규소(Si)기판일 수 있다. 여러가지 다른 종류의 반도체 기판도 본 발명을 실행하는데 사용될 수 있다.
기판(300)은 예를들면, 기판(300)은 크기에 의존 할 수 있는 적당한 수의 저항기 구조물(100)을 제조하는데 사용될 수 있다. 제 4도 내지 제12도는 기판(300)을 사용하는 세가지 저항기 모듈의 제조를 나타낸다. 이 장치의 수는 예시적이며 본 발명의 더 명확한 이해를 제공하기 위해 선택되었다.
제 3도의 단계(200)에서, 기판(300)은 저항기 구조물을 제조하는 데 사용된다. 한가지 구체예에서, 이온주입공정이 저항기 구조물을 제조하는데 사용된다. 이것은 제 4도에 예시되어 있다. 기판(300)은 소정수의 이온이 주입되어 기판(300)표면에 영역(302)을 형성한다. 기판(300)으로 주입된 이온의 수는 영역(302)에 대한 저항레벨을 결정한다. 그 다음 기판(300)은 어닐링되어 이온을 활성화시킨다. 영역(302)은 기판(300)과 비교하였을때 비교적 낮은 저항을 가진다.
이온주입은 예를들면 N--반도체 영역(300)위에 N반도체 영역(302)을 형성하는데 사용될 수 있다. N반도체 영역(302)은 예를들면, 대략 1 내지 4오옴 범위의 저항을 가질 수 있다. 기판(300)은 어떤 적당한 이온 주입 공정을 받으며 어떤 적당한 저항치를 가진 영역(302)을 형성하는데 사용될 수 있다. 저항성 영역(302)은저항성 층으로도 언급된다.
한가지 구체예에서, 메사 구조물(304)은 제 5도에 예시된 바와같이, 기판(300)위에 형성될 수 있다. 제 5도는 메사 구조물(304)이 웨이퍼 위에 형성된 후의 제 4도의 웨이퍼의 측단면도를 나타낸다. 메사 구조물(304)은 저항성 영역(303)을 포함한다. 메사 구조물(304)은 저항기 모듈이 제조되는 기판(300)의 각 영역으로부터 저항성 영역(302)의 부분을 제거하는 적당한 에칭기술을 사용하여 형성될 수 있다. 메사 구조물(304)은 제 1도에 예시된 바와같이, 평면도에서 보았을때 직사각형 형상이다. 메사 구조물(304)은 다른 형태일 수도 있다. 메사 구조물(304)의 저항성 영역(303)은 기판(300)이 에칭된 후 저항성 영역(302)으로부터 남아 있는다. 저항성 영역(303)은 저항성 층으로도 언급된다.
제 3도의 단계(200)에 대한 다른 구체예에서, 저항성 영역은 기판(300)위에 패터닝된 마스크 층을 형성하고 웨이퍼를 적당한 이온 주입공정을 행하여 기판(300)의 노출된 부분에 저항성 영역을 생성함으로써 형성될 수 있다. 이 마스크 층은 예를들면 포토레지스트와 같은 어떤 적당한 재료를 포함할 수 있으며 어떤 적당한 기술을 사용하여 형성될 수 있다. 마스크 층은 기판(300)의 피복된 부분이 도핑되는 것을 방지하며 어떤 적당한 기술을 사용하여 제거될 수 있다.
적당한 오옴 콘택트는 저항성 영영이 접촉될 저항기 구조물 부분위에 형성될 수 있다. 예를들면 적당한 오옴 콘택트는 제 1도 내지 제 2도에 예시된 바와같은 콘택트 영역(141-142)에 의해 접촉되는 저항성 영역(103)의 부분에 형성될 수 있다.
적당한 오옴 콘택트는 저항기 구조물이 제 3도의 단계(200)에서 형성된 후에 형성될 수 있다. 저항성 영역(303)을 갖춘 메사 구조물(304)이 저항기 구조물에 형성되는 한가지 구체예에서, 적당한 오옴 콘택트는 저항성 영역(302)이 기판(300)위에 형성된 후와 메사 구조물(304)의 형성 이전에 형성될 수 있다. 어떤 적당한 오옴 콘택트 기술이 사용될 수 있다. 예를들면, 니켈, 팔라듐 규화물, 또는 백금 규화물과 같은 오옴 콘택트 재료는 웨이퍼위에 성막되고, 예를들면 적당한 포토리소그래피 및 에칭기술을 사용하여 패터닝될 수 있다. 오옴 콘택트 재료는 예를들면 저항성 재료(302)가 붕소 또는 인으로 도핑되는 지에 의존할 수 있다.
제 3도의 단계(205)에서, 웨이퍼는 소잉 및 에칭(saw-and-etch)공정을 행하여 웨이퍼 위에 트랜치를 형성한다. 한가지 구체예에서 마스크 층은 먼저 웨이퍼위에 형성되고 제 6 도에 예시된 바와같은 마스크 영역(31,313 및 315)으로 패터닝된다. 제 6도는 마스크 영역(311,313 및 315)을 포함하는 마스크 층이 웨이퍼 위에 형성된 후의 제 5도의 웨이퍼의 측단면도를 나타낸다.
마스크 영역(311,313 및 315)형성에서, 어떤 적당한 마스크 재료가 사용될 수 있으며 어떤 적당한 기술을 사용하여 웨이퍼위에 형성되고 패터닝될 수 있다. 마스크 영역(311,313 및 315)은 예를들면 포토리소그래피 기술로 스핀-온되고 패터닝된 포토레지스트를 포함할 수 있다. 다른 감광성 재료를 포함하는 다른 적당한 마스크 재료도 사용될 수 있으며 어떤 적당한 기술을 사용하여 웨이퍼 위에 형성되고 패터닝될 수 있다.
마스크 영역(311,313 및 315)은 웨이퍼 표면위에 스크라이브 라인 영역(312및 314)을 형성한다. 스크라이브 라인 영역(312 및 314)은 웨이퍼의 길이를 가로지르며 실질적으로 서로 평행하게 연장된다. 스크라이브 라인 영역(312 및 314)이 웨이퍼가 분리되는 곳을 정의한다.
웨이퍼는 스크라이브 라인 영역(312 및 314)을 따라 소잉되어 제 7도에 도시된 바와같은 피트(322 및 324)를 형성한다. 제 7도는 웨이퍼의 기판이 소잉된 후의 제 6도의 웨이퍼의 측단면도를 나타낸다. 마스크 영역(311,313 및 315)에 의해 정의된 바와같은 스크라이브 라인 영역(312 및 314)은 소잉 피트(322 및 324)를 안내하는 역할을 할 수 있다.
다른 구체예에서, 마스크 층은 초기에 마스크 영역(311,313 및 315)으로 패터닝되지 않는다. 오히려 마스크 재료는 웨이퍼 위에 형성되고 그후 소잉되어 트렌치(322 및 324)를 형성하면서 마스크 영역(311,313 및 315)을 형성한다.
웨이퍼는 웨이퍼를 소잉할때 여기서 완전히 분리되지 않고 제 7도에 도시된 바와같은 피트(322 및 324)를 형성된다. 각각의 피트(322 및 324)는 어떤 적당한 깊이와 폭을 가질 수 있다.
피트(322 및 324)를 형성한 후 기판(300)은 마스크 영역(311,313 및 315)에 의해 정의된 바와같은 스크라이브 라인 영역(312 및 314)에서 에칭되어 트렌치(332 및 334)를 형성한다. 이것은 제 8도에 설명되어 있다. 제 8도는 웨이퍼의 기판이 에칭된 후의 제 7도의 웨이퍼의 측단면도를 나타낸다. 어떤 적당한 에칭기술 및 화학이 여기서 사용되어 트렌치(332 및 334)를 형성할 수 있다.
다른 구체예에서, 피트(322 및 324)은 거의 생성되지 않는다. 오히려, 트렌치(332 및 334)가 마스크 영역(311,313 및 315)으로 정의된 바와같은 스크라이브 라인 영역(312 및 314)내 기판(300)을 에칭함으로서 생성된다. 이 구체예에서, 어떤 적당한 에칭기술 및 화학이 마스크로서 마스크 영역(311,313 및 315)을 사용하여 트렌치(332 및 334)를 생성하기위해 여기서 사용될 수 있다.
트렌치(332 및 334)가 형성된 후, 마스크 영역(311,313 및 315)이 제 9도에 도시된 바와같이 웨이퍼로부터 제거된다. 제 9도는 마스크 영역(311,313 및 315)이 제거된 후의 제 8도의 웨이퍼의 측단면도를 나타낸다. 어떤 적당한 기술이 마스크 영역(311,313 및 315)을 제거하기 위해 여기서 사용될 수 있다.
제 3도의 단계(210)에서, 콘택트 영역(341-342)을 포함하는 패터닝된 콘택트층은 웨이퍼 위에 형성된다. 이것은 제10도에 도시되어 있다. 제10도는 패터닝된 콘택트 층이 웨이퍼 위에 형성된 후의 제 9도의 웨이퍼의 측단면도를 도시한다. 콘택트 영역(341-342)은 콘택트층으로도 언급된다.
한 구체예에서, 콘택트 영역(341-342)은 웨이퍼 위에 전도체 층을 먼저 형성함으로써 형성된다. 예를들면, 티타늄-텅스텐(Ti-W)은 웨이퍼 위에 스퍼터링 성막될 수 있다. 이 Ti-W층은 확산 장벽층을 콘택트 영역(341-342)에 제공하는 역할을 할 수 있다. 다른 확산장벽재료도 사용될 수 있다. 그 다음 금(Au)은 Ti-W층 위에 스퍼터링 성막된다. 이 Au층은 예를들면 콘택트 영역(341-342)형성에서 금(Au) 또는 니켈(Ni)의 패턴도금을 촉진하는 역할을 할 수 있다. 대안으로 어떤 적당한 재료 또는 재료들의 조합도 이들 Ti-W및/또는 Au충을 대신하여 사용될 수 있다. 예를들면, 니켈(Ni)은 예를들면 콘택트 영역(341-342)형성에서, Ni의 패턴도금을 촉진하기 위하여 여기서 Au대신에 사용될 수 있다. 더우기, 어떤 적당한 기술이 여기서 전도체층을 형성하는데 사용될 수 있다.
예를들면, 포토레지스트를 포함하는 패터닝된 마스크층이 그후 웨이퍼 위에 형성될 수 있다. 이 패터닝된 마스크층은 콘택트 영역(341-342)을 형성하기 위해 아래에 놓인 장벽과 전도체층위에 금(Au) 또는 니켈(Ni)을 패턴도금하는데 사용된다. 이 패턴도금 공정후, 패터닝된 마스크 층은 제거된다. 그 다음 웨이퍼의 표면위에 노출된 아래에 놓인 장벽의 일부분 및 전도체 층은 에칭, 예를들면, 제10도에 도시된 바와같은 콘택트층(341-342)을 떼어냄으로써 제거될 수 있다.
니켈(Ni)콘택트 영역은 Ni가 납땜에 매우 적합하다면 바람직하다. 이들 Ni콘택트 영역은 이어서, 예를들면 금(Au)박층으로 코팅될 수 있다. 그러한 코텅은 Ni의 납땜능력을 파괴하지 않고 Ni콘택트 영역의 부식 또는 산화를 방지하는 역할을 할 수 있다.
콘택트 재료는 웨이퍼 표면의 외형에 적합하다. 특히 콘택트 영역(341-342)은 제10도에 도시된 바와같이 각기 트렌치(332 및 334)의 측면 및 저부를 따라서 형성된다. 콘택트 영역(341-342)은 각기 웨이퍼의 길이를 가로지른다.
또한 각각의 콘택트 영역(341-342)은 저항성 영역의 단부위에 놓이고 저항성 영역의 중심부를 노출한다. 한 구체예에서, 각각의 콘택트 영역(341-342)은 각기 메사 구조물(304)의 각 단부에서 저항성 영역(303)의 부분위에 놓이고 저항성 영역(303)의 중심부를 노출한다. 콘택트 영역(341-342)은 저항성 영역(303)에 전기적으로 결합된다. 콘택트 영역(341-342)은 각기 메사 구조물(304)의 좌측 또는 우측으로 인접하는 메사 구조물로 뻗을 수 있다.
콘택트 영역(341-342)은 다른전도성 재료도 포함할 수 있다. 예를들면, 알루미늄(Al) 또는 구리(Cu)가 사용될 수 있다. 인듐 티타늄 산화물(ITO)또는 금 주석 산화물(ATO)도 사용될 수 있다. 다른 금속 또는 금속들을 포함하는 재료의 조합도 사용될 수 있다. 더욱이, 콘택트 영역(341-342)은 어떤 적당한 기술을 사용하여 형성될 수 있다. 더욱이, 콘택트 영역(341-342)은 어떤 적당한 기술을 사용하여 형성될 수 있다. 예를들면, 콘택트 영역(341-342)을 생성하는데 사용되는 재료의 층이 웨이퍼 위에 성막되고 이어서 패터닝되어 콘택트 영역(341-342)을 생성할 수 있다. 예를들면 포토리소그래피와 에칭기술이 여기서 콘택트 영역(341-342)을 패터닝하는 데 사용될 수 있다.
제 3도의 단계(215)에서 웨이퍼의 뒷면 또는 아래면은 제10도에 도시된 웨이퍼와 비교하여 제11도에 도시된 바와같이 박층화된다. 제11도는 웨이퍼 기판의 하면이 박층화 된 후의 제10도의 웨이퍼의 측단면도이다.
기판(300)의 하면은 여기서 어떤 적당한 기술을 사용하여 박층화될 수 있다. 예를들면 기판(300)의 하면은 샌드블라스트될 수 있다. 또한 기판(300)의 하면은 적당한 에칭 기술 및 화학을 사용하여 에칭될 수 있다.
하면은 콘택트 영역(341-342)의 저면이 제11도에 도시된 바와같이, 기판(300)의 하면을 통하여 노출될 정도로 박층화 될 수 있다. 이 박층화는 기판(300)을 기판영역(305,306 및 307)으로 분리하는 역할을 할 수 있다. 에칭기판영역(305,306 및 307)은 웨이퍼의 길이를 횡단한다. 대안으로 하면은 콘택트영역(341-342)의 저면이 기판(300)의 하면을 통하여 노출되지 않도록 박층화될 수도 있다. 그다음 기판은 후술하는 바와같이 분리될 것이다.
제 3도의 단계(220)에서, 웨이퍼는 제12도에 도시된 바와같이, 저항기 모듈로 분리된다. 제12도는 웨이퍼가 분리된 후의 제11도의 웨이퍼의 측단면도이다.
웨이퍼는 예를들면 웨이퍼를 소잉함으로써 분리될 수 있다. 소잉 컷은 어떤 적당한 폭을 가질 수 있다. 또한 다른 기술은 웨이퍼를 분리하는데 사용될 수 있으며 예를 들면 레이저 스크라이브를 사용하는 것을 포함한다.
웨이퍼는 예를들면 트렌치(332 및 334)를 통하여 분리된다. 또한 웨이퍼는 반도체 영역(306)을 웨이퍼의 길이를 따라 별도의 저항기 모듈로 분리하는, 실질적으로 트렌치(332 및 334)에 직교하여 뻗는 스크라이브 라인을 따라 분리된다. 또한 콘택트 영역(341-342)은 반도체 영역(306)으로부터 제조된 각각의 저항기 모듈에 대해 분리된다. 저항기 모듈은 반도체 영역(305 및 307)을 분리함으로써 유사하게 제조될 수 있다.
제12도에서 사용된 부재번호는 상기 제 1-2도에서 사용된 것에 대응한다.
저항기 모듈(100)의 저면은 실질적으로 평면이고 평평할 수 있다. 콘택트 영역(141-142)은 기판(300)이 제 3도의 단계(215)에서 박층화 되는 정도에 따라서 기판(106)저부아래로 연장될 수 있고, 기판(106)저부의 표면과 실질적으로 동일 평면일 수 있고, 또는 저항기 모듈(100)의 측벽들 따라서 단지 부분적으로 연장될 수 있다.
다른 구체예에서, 콘택트 영역(351-352)을 포함하는 패터닝된 콘택트층은 웨이퍼의 하면위에 형성되어 저항기(100)모듈을 제조한다. 이것은 제13도에 도시되어 있다. 이 대안의 구체예에서 제13도는 패터닝된 콘택트층이 웨이퍼의 하면위에 형성된 후의 제11도의 웨이퍼의 측단면도이다. 제 3도의 방법에 관하여, 콘택트 영역(351-352)은 예를들면 제 3도의 단계(215)후에 웨이퍼 하면위에 형성될 수 있다. 또한 콘택트 영역(351-352)은 콘택트 층으로서도 언급된다.
한 구체예에서, 콘택트 영역(351-352)은 먼저 웨이퍼의 하면위에 전도체 층을 형성함으로써 형성된다. 예를들면 티타늄-텅스텐(Ti-W)은 웨이퍼의 하면위에 스퍼터링 성막될 수 있다. 이 Ti-W층은 콘택트 영역(351-352)에 대한 확산장벽층을 제공하는 역할을 수 있다.
다른 확산 장벽층 재료도 사용될 수 있다. 그 다음 금(Au)은 Ti-W층위에 스퍼터링 성막된다. 이 Au층은 예를들면, 콘택트 영역(351-352)에서 금(Au)또는 니켈(Ni)의 패턴도 금을 쉽게하는 역할을 할 수 있다. 대안으로 어떤 적당한 재료 또는 재료들의 조합도 이들 Ti-W및/또는 Au층 대신에 사용될 수 있다. 예를들면, 니켈(Ni)이 여기서 Au대신에 사용될 수 있어서, 예를들면 콘택트 영역(351-352)에서 Ni의 패턴도금을 쉽게할 수 있다. 또한, 어떤 적당한 기술이 여기서 전도체층을 형성하는데 사용될 수 있다.
예를들면, 포토레지스트를 포함하는 패터닝된 마스크 층은 그후 웨이퍼 하면위에 형성될 수 있다. 이 패터닝된 마스크 층은 콘택트층(351-352)을 형성하기 위하여 예를들면 하부에 놓인 장벽과 전도체 층위에 금(Au)또는 니켈(Ni)을 패턴도금하는데 사용된다. 이 패턴도금 공정후에, 패터닝된 마스크층은 제거된다. 웨이퍼표면에 노출된 하부에 놓인 장벽과 전도체층의 부분은 그후 에칭에 의해 제거되어, 예를들면 제13도에 도시된 바와같은 콘택트 영역(351-352)을 떼어낸다.
니켈(Ni)콘택트 영역은 Ni가 납땜에 잘 적합하다면 바람직하다. 이들 Ni콘택트 영역은 예를들면, 금(Au)의 박층으로 연속적으로 코팅될 수 있다. 그러한 코팅은 Ni의 납땜능력을 파괴시키지 않고 Ni콘택트 영역의 부식 또는 산화를 방지하는 역할을 할 수 있다.
콘택트 영역(351-352)은 제13도에 도시된 바와같이 각기 트렌치(332 및 334)하면을 따라서 형성된다. 콘택트 영역(351-352)은 각기 웨이퍼의 길이를 횡단한다.
한 구체예에서, 콘택트 영역(351-352)부분은 콘택트 영역(351-352)이 웨이퍼의 하면위에 형성되었을때 각기 콘택트 영역(341-342)의 노출된 부분과의 내구성 있고 신뢰성 있는 표면-대-표면 본드를 형성한다. 여기서, 박층화후 웨이퍼의 하면에서 노출된 콘택트 영역(341-342)에 사용되는 재료는 콘택트 영역(341-342)과 접속하는 콘택트 영역(351-352)에 사용되는 재료와 동일한 것이 바람직하다.
한 구체예에서, 티타늄-텅스텐(Ti-W)은 각 콘택트 영역(341-342)및 (351-352)에 대한 제 1층으로 사용된다. 그결과, 내구성 있고 신뢰성 있는 금속간 표면 대 표면 본드는 이 구체예에서 콘택트 영역(341) 및 (351)사이와 콘택트 영역(342) 및 (352)사이에 형성된다. 다른 구체예에서 Ti-W대신의 다른 재료가 이들 본드를 형성하는데 사용될 수 있다. 여기서 동일 재료를 사용하여 각기 콘택트 영역(341-342) 및 (351-352)사이의 내구성 있고 신뢰성 있는 본드 형성을 쉽게할 수 있다. 또 다른 구체예에서 콘택트 영역(341-342)과 콘택트 영역(351-352)을 본딩하는데사용되는 재료는 다를 수 있다.
콘택트 영역(351-352)은 다른 전도성 재료도 포함할 수 있다. 예를들면, 알루미늄(Al)또는 구리(Cu)가 사용될 수 있다. 인듐 티타늄 산화물(ITO) 또는 금 주석 산화물(ATO)도 사용될 수 있다. 다른 금속들 또는 금속들을 포함하는 재료의 조합도 사용될 수 있다. 또한, 콘택트 영역(351-352)은 어떤 적당한 기술을 사용하여 형성될 수 있다. 예를들면, 콘텐트 영역(351-352)을 형성하는데 사용되는 재료 또는 재료들의 층은 웨이퍼위에 성막되고 이어서 패터닝되어 콘택트 영역(351-352)을 형성할 수 있다. 예를들면, 포토리소그래피와 에칭기술이 여기서 콘택트 영역(351-352)을 패터닝하는데 사용될 수 있다.
다른 구체예에 대한 제 3도의 단계(225)에서 웨이퍼는 제14도에 도시된 바와같이 저항기 모듈로 분리된다. 이 다른 구체예에서 제14도는 웨이퍼가 분리된 후의 제13도의 웨이퍼의 측단면도이다.
웨이퍼는 예를들면 웨이퍼를 소잉함으로써 분리될 수 있다. 소잉컷은 어떤 적당한 폭을 가질 수 있다. 다른 기술도 웨이퍼를 분리하는데 사용될 수 있으며, 예를들면, 레이저 스크라이브를 사용하는 것을 포함한다.
웨이퍼는 예를들면, 트렌치(332 및 334)를 통하여 분리된다. 또한 웨이퍼는 반도체 영역(306)을 웨이퍼의 길이를 따라 별도의 저항기 모듈로 분리하는, 실질적으로 트렌치(332 및 334)에 직교하여 뻗는 스크라이브 라인을 따라 분리된다. 또한 콘택트 영역(341-342) 및 (351-352)은 반도체 영역(306)으로부터 제조된 각각의 저항기 모듈에 대해 분리된다. 저항기 모듈은 반도체 영역(305 및 307)을 분리함으로써 유사하게 제조될 수 있다.
콘택트 영역(351-352)과 본딩된 콘택트 영역(341-342)은 제14도에 도시된 바와같은 랩어라운드 콘택트 영역을 형성한다. 본딩된 콘택트 영역(341)및 (351)과 본명된 콘택트영역(342)및 (352)은 웨이퍼 분리시에 분리되고 웨이퍼로부터 제조된 별도의 저항기 모듈을 위한 랩어라운드 콘택트 영역을 형성한다.
이 다른 구체예에서, 저항기 모듈(100)은 예를들면 인쇄회로판 위의 표면장착을 위해 구성된 무연 모놀리식 장치이다. 콘택트 영역(151-152)은 저항기 모듈(100)과 외부회로의 접속점이다. 콘택트 영역(151--152)은 저항기 모듈(100)의 하면상에서 둘다 비교적 평평하다. 또한 콘택트 영역(151-152)은 둘다 비교적 크다. 이들 형상은 외부회로에 대한 좋은 콘택트를 보장하는 것을 돕는다. 또한 콘택트 영역(151-152)은 콘택트층으로도 언급된다.
콘택트 영역(141-142)및(151-152)때문에, 저항기 모듈(100)은 외부회로에 대한 더 내구성 있고 신뢰성 있는 접속을 제공한다. 콘택트 영역(141-142)과 콘택트 영역(151-152)은 비교적 더 높은 표면적을 갖는 랩어라운드 콘택트 영역을 형성하기 때문에 저항기 모듈(100)에 대한 더 내구성 있고 신뢰성 있는 접속이 이루어질 수 있다. 그러한 접속은 종래 본딩선 또는 빔리드와 비교하였을때 비교적 높은 외부력을 더 잘 견딜 수 있다.
제15도는 저항기 모듈(400)의 평면도이고, 본 발명의 다른 구체예이다. 제16도는 저항기 모듈(400)의 16-16선을 따른 측단면도이다. 또한 저항기 모듈(400)은 예를들면 장치, 전기장치, 및 디바이스로도 언급된다.
제 3도의 방법은 저항기 모듈(400)의 제조에 유사하게 사용될 수 있다. 저항기 모듈(400)은 제 3도의 방법의 단계(200)에서 저항기 구조물 제조에 있어서 저항기 모듈(100)과 다르다. 저항기 모듈(400)에 대한 하기 논의와 모순되지 않는 저항기 모듈(100)에 관한 상기 논의는 저항기 모듈(400)에도 적용된다.
저항기 모듈(400)은 기판(406), 저항성 영역(403) 및 콘택트영역(441-442)을 포함한다. 저항성 영역(403)은 저항성층으로도 인급된다.
저항기 모듈(400)제조에서의 단계(200)에서, 저항성 영역(403)은 기판(406)위에 패터닝되어 저항기 구조물을 형성한다. 저항성 층(403)은 제15도에 도시된 바와같이, 저항기 모듈(400)의 평면도에서 볼 때 직사각형 형상이다. 저항성 층(403)은 다른 형상도 가질 수 있다.
저항기 모듈(400)을 위한 기판(406)은 어떤 적당한 절연성, 반절연성 또는 다르게는 비교적 높은 저항성 재료로 이루어질 수 있다. 예를들면 규소(Si)또는 세라믹 재료가 사용될 수 있다.
패터닝된 저항성 층(403)을 형성하기 위하여, 예를들면 규화텅스텐(WSi2)이 기판(406)위에 성막되고 예를들면, 포토리소그래피와 에칭기술을 사용하여 연속적으로 패터닝될 수 있다.
다른 구체예에서, 예를들면 이산화규소(SiO2)를 포함하는 절연성 층은 규소(Si)를 포함하는 기판(406)뒤에 형성될 수 있다. 이어서 이 절연성 층은 패터닝되어 저항성 층(403)이 형성될 기판(406)위 영역을 노출한다. 티타늄(Ti)또는 코발트(Co)와 같은 금속은 웨이퍼 위에 성막된다. 그 다음 웨이퍼는 가열되어 금속을 기판(406)내 규소와 반응시켜서 규화물층을 형성한다. 금속은 절연성층으로 피복된 기판(406)부분과는 반응하지 않는다. 그 다음 금속은 규화물, 기판(406) 또는 절연층을 공격하지 않는 에칭제를 사용하여 제거될 수 있다. 그 다음 절연성 층은 적당한 기술을 사용하여 제거될수 있다. 그결과, 기판(406)은 규화물층으로 피복되어 저항성층(403)역할을 한다. 이 구체예에서, 저항성 층(403)은 제15도에 도시된 바와같이 기판(406)표면위로 올라가지 않을 수 있다. 오히려, 규화물 층(403)이 기판(406)표면과 동일 높이가 될 수 있다.
다른 적당한 재료도 저항성 층(403)에 사용될 수 있다. 패터닝된 저항성 층(403)은 다른 적당한 기술도 사용하여 기판(406)위에 형성될 수 있다.
제 3도의 단계(200)에서 저항기 모듈을 형성하는데 사용되는 공정에 따라서 금속을 포함하는 적당한 전이재료가 저항성 영역과 콘택트 영역간의 적당한 오옴 콘택트를 제공하는데 요구될 수 있다.
상기 설명에서, 본 발명은 특정 예시적인 구체예를 참고로 기술되었다. 그러나 첨부된 특허청구의 범위에 규정된 바와같은 본 발명의 넓은 사상 또는 범주를 이탈하지 않고 여러가지 변형과 변경이 이루어질 수 있다는 것은 명백할 것이다. 따라서 본 명세서와 도면은 제한적인 의미라기 보다는 예시적이다.
Claims (25)
- 제 1면과 제 2면을 가진 기판을 갖는 웨이퍼로부터 전기디바이스를 제조하는 방법에 있어서,(a)(i)상기 기판의 제 1면에 이온주입공정을 행하는 단계; 및(ii)저항성 영역이 형성되도록 기판의 제 1면의 부분을 제거하는 단계:에 의해 저항성 영역을 기판의 제 1면에 형성하는 단계:(b)측벽을 가진 트렌치를 상기 기판의 제 1면에 형성하는 단계;(c)상기 트렌치의 측벽과 상기 저항성 영역의 일부분위에 제 1재료로 만들어진 금속 콘택트층을 형성하는 단계; 및(d)상기 트렌치를 통하여 웨이퍼를 분리하는 단계;를 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 저항성 영역 형성단계(a)는:(a)(i)패터닝된 마스크층을 상기 기판의 제 1면상에 형성하는 단계, 및(a)(ii)상기 저항성 영역을 기판의 노출된 부분에 형성하도록 기판의 제 1면에 이온주입공정을 행하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 저항성 영역 형성 단계(a)는:(a)(i)제 2재료를 갖는 저항성 재료층을 기판위에 형성하는 단계, 및(a)(ii)상기 저항성 영역을 형성하도록 상기 저항성 재료층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 3항에 있어서, 상기 제 2재료는 규화텅스텐을 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 저항성 영역 형성 단계(a)는:(a)(i)패터닝된 층을 기판의 제 1면위에 형성하는 단계,(a)(ii)제 2재료를 가진 재료층을 패터닝된 마스크 층위에 형성하는 단계, 및(a)(iii)저항성 영역을 기판에 형성하도록 기판을 가열하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 트렌치 형성 단계는 트렌치가 형성되도록 기판을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 트렌치 형성 단계는:(b)(i)트렌치가 형성될 영역에 웨이퍼의 제 1면을 소잉하는 단계, 및(b)(ii)트렌치가 형성되도록 기판을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 제 1재료는 니켈, 금, 구리 또는 알루미늄을 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 웨이퍼가 분리된 후에 전기장치가 실질적으로 편평한 저부를 갖도록 기판의 제 2면으로부터 기판의 일부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 트렌치에 형성된 콘택트층의 일부분이 기판의 제 2면을 통하여 노출되도록 기판의 제 2면으로부터 기판의 일부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 10항에 있어서, 제 2금속 콘택트 층이 기판의 제 2면을 통하여 노출된 트렌치내에 형성된 금속 콘택트층이 일부분에 전기접속되도록 기판의 제 2면 위에 제 2재료를 갖는 제 2금속 콘택트층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 11항에 있어서, 상기 제 2재료는 니켈, 금, 구리 또는 알루미늄을 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 트렌치를 통하여 웨이퍼를 분리하는 단계는 트렌치를 통하여 웨이퍼를 소잉하는 단계를 포함하는 것을 특징으로 하는 방법.
- (a)실리콘 기판부분인 에칭된 메사구조물을 포함한 상단면, 좌측 측벽, 및 우측 측벽을 갖는 실리콘 기판:(b)상기 실리콘 기판 상단면의 에칭된 메사구조물내에 존재하는 주입된 저항성 반도체영역;(c)상기 실리콘 기판의 에칭된 메사구조물의 좌측 일부분에 직접 부착함으로써 주입된 저항성 반도체 영역에 접하고 실리콘 기판의 좌측 측벽에 또한 부착되어 있는 좌측 기판금속 콘택트층; 및(d)상기 실리콘 기판의 에칭된 메사구조물의 우측 일부분에 직접 부착함으로써 주입된 저항성 반도체 영역에 접하고 실리콘 기판의 우측 측벽에 또한 부착되어 있는 우측 기판금속 콘택트층;을 포함하는 것을 특징으로 하는 저항기 모듈.
- 제 14항에 있어서, 상기 좌측 및 우측 기판 금속 컨택트층은 각각 티타늄-텅스텐으로 이루어진 것을 특징으로 하는 저항기 모듈.
- 제 14항에 있어서,(e)상기 좌측 기판 금속 컨택트층을 피복하는 제 2좌측 기판 금속 컨택트층; 및(f)상기 우측 기판 금속 컨택트층을 피복하는 제 2우측 기판 금속 컨택트층;을 더 포함하는 것을 특징으로 하는 저항기 모듈.
- 제 16항에 있어서, 상기 제 2좌측 및 우측 기판 금속 컨택트층은 각각 니켈로 이루어진 것을 특징으로 하는 저항기 모듈.
- 제 16항에 있어서, 상기 제 2좌측 및 우측 기판 금속 컨택트층은 각각 금으로 이루어진 것을 특징으로 하는 저항기 모듈.
- 제 16항에 있어서,(g)상기 제 2좌측 기판 금속 컨텍트층을 피복하는 제 3좌측 기판 금속 컨택트층; 및(h)상기 제 2우측 기판 금속 컨택트층을 피복하는 제 3우측 기판 금속 컨택트층;을 더포함하는 것을 특징으로 하는 저항기 모듈.
- 제 16항에 있어서, 상기 제 3좌측 및 우측 기판 금속 컨택트층은 각각 금으로 이루어진 것을 특징으로 하는 저항기 모듈.
- (a)실리콘 기판부분인 에칭된 메사구조물을 포함한 상단떤, 좌측 측벽, 우측 측벽, 및 하부를 갖는 실리콘 기판;(b)상기 실리콘 기판 상단면의 에칭된 메사구조물내에 존재하는 주입된 저항성 반도체영역;(c)상기 실리콘 기판의 에칭된 메사구조물의 좌측 일부분에 부착함으로써 주입된 저항성 반도체 영역을 접하고 실리콘 기판 하부의 좌측 일부분 및 실리콘 기판의 좌측 측벽에 또한 부착되어 있는 좌측 기판 금속 랩어라운드 콘택트; 및(d)상기 실리콘 기판의 에칭된 메사구조물의 우측 일부분에 부착함으로써 주입된 저항성 반도체 영역을 접하고 실리콘 기판 하부의 우측 일부분, 및 실리콘 기판의 우측 측벽에 또한 부착되어 있는 우측 기판 금속 랩어라운드 콘택트;를 포함하는 것을 특징으로 하는 저항기 모듈.
- 제 21항에 있어서,상기 좌측 기판 금속 랩어라운드 컨택트는 좌측 하부부분에 연결된 좌측 상단부분으로 더 이루어져 있고, 상기 좌측 상단부분은 실리콘 기판의 에칭된 메사구조물의 좌측부분에, 및 실리콘 기판의 좌측 측벽에 부착되어 있고, 상기 좌측 하부부분은 실리콘 기판 하부의 좌측부분에 부착되어 있으며,상기 우측 기판 금속 랩어라운드 컨택트는 우측 하부부분에 연결된 우측 상단부분으로 더 이루어져 있고, 상기 우측 상단부분은 실리콘 기판의 에칭된 메사구조물의 우측부분에, 및 실리콘 기판의 우측 측벽에 부착되어 있고, 상기 우측 하부부분은 실리콘 기판 하부의 우측부분에 부착되어 있는 것을 특징으로 하는 저항기 모듈.
- 제 21항에 있어서, 상기 좌측 및 우측 기판 금속 랩어라운드 컨택트는 각각티타늄-텅스텐으로 이루어진 것을 특징으로 하는 저항기 모듈.
- 제 21항에 있어서, 상기 좌측 및 우측 기판 금속 랩어라운드 컨택트는 각각 니켈로 피복된 티타늄-텅스텐으로 이루어진 것을 특징으로 하는 저항기 모듈.
- 제 21항에 있어서, 상기 좌측 및 우측 기판 금속 랩어라운드 컨택트는 각각 금으로 피복된 티타늄-텅스텐으로 이루어진 것을 특징으로 하는 저항기 모듈.
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Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882030B2 (en) | 1996-10-29 | 2005-04-19 | Tru-Si Technologies, Inc. | Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate |
| US6498074B2 (en) | 1996-10-29 | 2002-12-24 | Tru-Si Technologies, Inc. | Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners |
| US6448153B2 (en) * | 1996-10-29 | 2002-09-10 | Tru-Si Technologies, Inc. | Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners |
| EP2270845A3 (en) | 1996-10-29 | 2013-04-03 | Invensas Corporation | Integrated circuits and methods for their fabrication |
| US5904496A (en) * | 1997-01-24 | 1999-05-18 | Chipscale, Inc. | Wafer fabrication of inside-wrapped contacts for electronic devices |
| US5910687A (en) * | 1997-01-24 | 1999-06-08 | Chipscale, Inc. | Wafer fabrication of die-bottom contacts for electronic devices |
| AT405591B (de) | 1997-10-03 | 1999-09-27 | Schaffler & Co | Heizelement und verfahren zu dessen herstellung |
| DE19755753A1 (de) * | 1997-12-16 | 1999-06-17 | Bosch Gmbh Robert | Widerstandsbauelement und Verfahren zu seiner Herstellung |
| US6680668B2 (en) * | 2001-01-19 | 2004-01-20 | Vishay Intertechnology, Inc. | Fast heat rise resistor using resistive foil |
| US6717254B2 (en) | 2001-02-22 | 2004-04-06 | Tru-Si Technologies, Inc. | Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture |
| US6753199B2 (en) * | 2001-06-29 | 2004-06-22 | Xanoptix, Inc. | Topside active optical device apparatus and method |
| US6787916B2 (en) | 2001-09-13 | 2004-09-07 | Tru-Si Technologies, Inc. | Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity |
| US6830959B2 (en) * | 2002-01-22 | 2004-12-14 | Fairchild Semiconductor Corporation | Semiconductor die package with semiconductor die having side electrical connection |
| KR100468850B1 (ko) * | 2002-05-08 | 2005-01-29 | 삼성전자주식회사 | 저항성 팁을 구비하는 반도체 탐침 및 그 제조방법 및 이를 구비하는 정보 기록장치, 정보재생장치 및 정보측정장치 |
| US7612443B1 (en) | 2003-09-04 | 2009-11-03 | University Of Notre Dame Du Lac | Inter-chip communication |
| US6972243B2 (en) * | 2003-09-30 | 2005-12-06 | International Business Machines Corporation | Fabrication of semiconductor dies with micro-pins and structures produced therewith |
| DE102005004160B4 (de) * | 2005-01-28 | 2010-12-16 | Infineon Technologies Ag | CSP-Halbleiterbaustein, Halbleiterschaltungsanordnung und Verfahren zum Herstellen des CSP-Halbleiterbausteins |
| US20090032871A1 (en) * | 2007-08-01 | 2009-02-05 | Louis Vervoort | Integrated circuit with interconnected frontside contact and backside contact |
| DE102010055935B4 (de) * | 2010-12-23 | 2014-05-15 | Epcos Ag | Verfahren zum Verbinden mehrerer ungehäuster Substrate |
| DE102011109007A1 (de) | 2011-07-29 | 2013-01-31 | Epcos Ag | Verfahren zum Herstellen eines elektrischen Bauelements und elektrisches Bauelement |
| US9620473B1 (en) | 2013-01-18 | 2017-04-11 | University Of Notre Dame Du Lac | Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment |
| JP6302644B2 (ja) * | 2013-11-11 | 2018-03-28 | 株式会社ディスコ | ウェーハの加工方法 |
| EP3499552A1 (en) * | 2017-12-14 | 2019-06-19 | Nexperia B.V. | Semiconductor device and method of manufacture |
| US10770432B2 (en) * | 2018-03-13 | 2020-09-08 | Stmicroelectronics S.R.L. | ASICS face to face self assembly |
| CN109659104B (zh) * | 2018-12-28 | 2021-06-08 | 广东爱晟电子科技有限公司 | 一种高可靠双面异质复合电极热敏芯片 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4529960A (en) * | 1983-05-26 | 1985-07-16 | Alps Electric Co., Ltd. | Chip resistor |
| US4792781A (en) * | 1986-02-21 | 1988-12-20 | Tdk Corporation | Chip-type resistor |
Family Cites Families (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE572049A (ko) * | 1957-12-03 | 1900-01-01 | ||
| NL276298A (ko) * | 1961-04-03 | 1900-01-01 | ||
| JPS5144391B1 (ko) * | 1967-04-19 | 1976-11-27 | ||
| US3445925A (en) * | 1967-04-25 | 1969-05-27 | Motorola Inc | Method for making thin semiconductor dice |
| NL6706735A (ko) * | 1967-05-13 | 1968-11-14 | ||
| US3594619A (en) * | 1967-09-30 | 1971-07-20 | Nippon Electric Co | Face-bonded semiconductor device having improved heat dissipation |
| US3462655A (en) * | 1967-12-01 | 1969-08-19 | Int Rectifier Corp | Semiconductor wafer forming a plurality of rectifiers |
| US3573516A (en) * | 1969-04-23 | 1971-04-06 | Gen Electric | Rectifier bridge for use with an alternator |
| US3748546A (en) * | 1969-05-12 | 1973-07-24 | Signetics Corp | Photosensitive device and array |
| US3666588A (en) * | 1970-01-26 | 1972-05-30 | Western Electric Co | Method of retaining and bonding articles |
| US3680205A (en) * | 1970-03-03 | 1972-08-01 | Dionics Inc | Method of producing air-isolated integrated circuits |
| US3686748A (en) * | 1970-04-13 | 1972-08-29 | William E Engeler | Method and apparatus for providng thermal contact and electrical isolation of integrated circuits |
| US3761782A (en) * | 1971-05-19 | 1973-09-25 | Signetics Corp | Semiconductor structure, assembly and method |
| US3746945A (en) * | 1971-10-27 | 1973-07-17 | Motorola Inc | Schottky diode clipper device |
| BE790652A (fr) * | 1971-10-28 | 1973-02-15 | Siemens Ag | Composant a semi-conducteurs a connexions portantes |
| US3905094A (en) * | 1972-01-10 | 1975-09-16 | Displaytek Corp | Thermal display module |
| US3886578A (en) * | 1973-02-26 | 1975-05-27 | Multi State Devices Ltd | Low ohmic resistance platinum contacts for vanadium oxide thin film devices |
| US3944447A (en) * | 1973-03-12 | 1976-03-16 | Ibm Corporation | Method for fabrication of integrated circuit structure with full dielectric isolation utilizing selective oxidation |
| US3820235A (en) * | 1973-05-21 | 1974-06-28 | Philco Ford Corp | Guard ring structure for microwave schottky diode |
| US4063176A (en) * | 1976-07-29 | 1977-12-13 | Vari-L Company, Inc. | Broadband high frequency mixer |
| JPS54120587A (en) * | 1978-03-10 | 1979-09-19 | Fujitsu Ltd | Transistor |
| JPS54136176A (en) * | 1978-04-13 | 1979-10-23 | Nec Corp | Manufacture of beam lead type semiconductor device |
| US4250520A (en) * | 1979-03-14 | 1981-02-10 | Rca Corporation | Flip chip mounted diode |
| JPS55123157A (en) * | 1979-03-16 | 1980-09-22 | Oki Electric Ind Co Ltd | High-stability ion-injected resistor |
| EP0029334B1 (en) * | 1979-11-15 | 1984-04-04 | The Secretary of State for Defence in Her Britannic Majesty's Government of the United Kingdom of Great Britain and | Series-connected combination of two-terminal semiconductor devices and their fabrication |
| GB2067354B (en) * | 1980-01-09 | 1984-04-18 | Aei Semiconductors Ltd | Mounting for a sc device |
| US4278985A (en) * | 1980-04-14 | 1981-07-14 | Gte Laboratories Incorporated | Monolithic integrated circuit structure incorporating Schottky contact diode bridge rectifier |
| JPS56148848A (en) * | 1980-04-21 | 1981-11-18 | Nec Corp | Beam lead type semiconductor device |
| EP0057135B1 (en) * | 1981-01-23 | 1985-09-04 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Low resistance schottky diode on polysilicon/metal-silicide |
| US4577213A (en) * | 1984-03-05 | 1986-03-18 | Honeywell Inc. | Internally matched Schottky barrier beam lead diode |
| JPS6154954A (ja) * | 1984-08-28 | 1986-03-19 | Alps Electric Co Ltd | サ−マルヘツド及びその製造方法 |
| US4708060A (en) * | 1985-02-19 | 1987-11-24 | The United States Of America As Represented By The United States Department Of Energy | Semiconductor bridge (SCB) igniter |
| US4639391A (en) * | 1985-03-14 | 1987-01-27 | Cts Corporation | Thick film resistive paint and resistors made therefrom |
| IT1214621B (it) * | 1985-07-04 | 1990-01-18 | Ates Componenti Elettron | Procedimento per realizzare una resistenza di alto valore ohmico e minimo ingombro impiantata in un corpo di semiconduttore, e resistenza ottenuta. |
| US4760369A (en) * | 1985-08-23 | 1988-07-26 | Texas Instruments Incorporated | Thin film resistor and method |
| US4811080A (en) * | 1985-08-27 | 1989-03-07 | Fei Microwave, Inc. | Monolithic pin diode and method for its manufacture |
| US4738933A (en) * | 1985-08-27 | 1988-04-19 | Fei Microwave, Inc. | Monolithic PIN diode and method for its manufacture |
| CA1269164A (en) * | 1986-03-24 | 1990-05-15 | Metin Aktik | Photosensitive diode with hydrogenated amorphous silicon layer |
| US4733290A (en) * | 1986-04-18 | 1988-03-22 | M/A-Com, Inc. | Semiconductor device and method of fabrication |
| US4859629A (en) * | 1986-04-18 | 1989-08-22 | M/A-Com, Inc. | Method of fabricating a semiconductor beam lead device |
| US4855796A (en) * | 1986-06-06 | 1989-08-08 | Hughes Aircraft Company | Beam lead mixer diode |
| JPS6347972A (ja) * | 1986-08-18 | 1988-02-29 | Sanyo Electric Co Ltd | 半導体装置 |
| JPS63288062A (ja) * | 1987-05-20 | 1988-11-25 | Nec Corp | ビ−ムリ−ド型ダイオ−ド |
| US4893166A (en) * | 1987-08-21 | 1990-01-09 | Siliconix Incorporated | High value semiconductor resistor |
| US4780424A (en) * | 1987-09-28 | 1988-10-25 | Intel Corporation | Process for fabricating electrically alterable floating gate memory devices |
| US4788523A (en) * | 1987-12-10 | 1988-11-29 | United States Of America | Viad chip resistor |
| JPH01257355A (ja) * | 1987-12-14 | 1989-10-13 | Mitsubishi Electric Corp | マイクロ波モノリシックｉｃ |
| US4905071A (en) * | 1988-04-01 | 1990-02-27 | Alpha Industries, Inc. | Monolithic series-shunt diode switch |
| US4999684A (en) * | 1988-05-06 | 1991-03-12 | General Electric Company | Symmetrical blocking high voltage breakdown semiconducotr device |
| US5006421A (en) * | 1988-09-30 | 1991-04-09 | Siemens-Bendix Automotive Electronics, L.P. | Metalization systems for heater/sensor elements |
| US5162258A (en) * | 1988-10-17 | 1992-11-10 | Lemnios Zachary J | Three metal personalization of application specific monolithic microwave integrated circuit |
| AU4649489A (en) * | 1988-11-21 | 1990-06-12 | M-Pulse Microwave | An improved beam leads for schottky-barrier diodes in a ring quand |
| US5280194A (en) * | 1988-11-21 | 1994-01-18 | Micro Technology Partners | Electrical apparatus with a metallic layer coupled to a lower region of a substrate and metallic layer coupled to a lower region of a semiconductor device |
| US5024966A (en) * | 1988-12-21 | 1991-06-18 | At&T Bell Laboratories | Method of forming a silicon-based semiconductor optical device mount |
| US4976200A (en) * | 1988-12-30 | 1990-12-11 | The United States Of America As Represented By The United States Department Of Energy | Tungsten bridge for the low energy ignition of explosive and energetic materials |
| WO1990015438A1 (en) * | 1989-06-08 | 1990-12-13 | Unistructure, Inc. | Beam lead and semiconductor device structure and method for fabricating integrated structure |
| JPH03129738A (ja) * | 1989-07-10 | 1991-06-03 | Nec Corp | 半導体装置 |
| JP2605875B2 (ja) * | 1989-07-10 | 1997-04-30 | 富士ゼロックス株式会社 | 抵抗体膜およびその形成方法 |
| US5034801A (en) * | 1989-07-31 | 1991-07-23 | W. L. Gore & Associates, Inc. | Intergrated circuit element having a planar, solvent-free dielectric layer |
| FR2653588B1 (fr) * | 1989-10-20 | 1992-02-07 | Electro Resistance | Resistance electrique sous forme de puce a montage de surface et son procede de fabrication. |
| US5081473A (en) * | 1990-07-26 | 1992-01-14 | Xerox Corporation | Temperature control transducer and MOS driver for thermal ink jet printing chips |
| US5294910A (en) * | 1991-07-01 | 1994-03-15 | Murata Manufacturing Co., Ltd. | Platinum temperature sensor |
| JPH0510828A (ja) * | 1991-07-03 | 1993-01-19 | Murata Mfg Co Ltd | 白金温度センサの製造方法 |
| FR2681978B1 (fr) * | 1991-09-26 | 1993-12-24 | Sgs Thomson Microelectronics Sa | Resistance de precision et procede de fabrication. |
| US5287083A (en) * | 1992-03-30 | 1994-02-15 | Dale Electronics, Inc. | Bulk metal chip resistor |
| US5268310A (en) * | 1992-11-25 | 1993-12-07 | M/A-Com, Inc. | Method for making a mesa type PIN diode |
| US5300461A (en) * | 1993-01-25 | 1994-04-05 | Intel Corporation | Process for fabricating sealed semiconductor chip using silicon nitride passivation film |
| US5466484A (en) * | 1993-09-29 | 1995-11-14 | Motorola, Inc. | Resistor structure and method of setting a resistance value |
| DE4339551C1 (de) * | 1993-11-19 | 1994-10-13 | Heusler Isabellenhuette | Widerstand in SMD-Bauweise und Verfahren zu seiner Herstellung sowie Leiterplatte mit solchem Widerstand |
-
1995
- 1995-06-01 JP JP8501190A patent/JPH10508430A/ja active Pending
- 1995-06-01 AU AU26599/95A patent/AU2659995A/en not_active Abandoned
- 1995-06-01 DE DE19580604T patent/DE19580604T1/de not_active Withdrawn
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- 1995-06-01 WO PCT/US1995/006929 patent/WO1995034083A1/en active Application Filing
-
1997
- 1997-05-29 US US08/865,357 patent/US6121119A/en not_active Expired - Lifetime
-
1998
- 1998-11-30 HK HK98112558A patent/HK1011454A1/xx not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4529960A (en) * | 1983-05-26 | 1985-07-16 | Alps Electric Co., Ltd. | Chip resistor |
| US4792781A (en) * | 1986-02-21 | 1988-12-20 | Tdk Corporation | Chip-type resistor |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9623265D0 (en) | 1997-01-08 |
| DE19580604T1 (de) | 1997-05-07 |
| HK1011454A1 (en) | 1999-07-09 |
| AU2659995A (en) | 1996-01-04 |
| US6121119A (en) | 2000-09-19 |
| JPH10508430A (ja) | 1998-08-18 |
| WO1995034083A1 (en) | 1995-12-14 |
| GB2302452B (en) | 1998-11-18 |
| GB2302452A (en) | 1997-01-15 |
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