JPS63202940A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関するもので、特にマ
イクロ波モノリシック集積回路（ＭＭＩＣ＞において用
いられるバイヤホールの製造方法に関するものである。

従来の技術 マイクロ波モノリシック集積回路において所定の電極を
集積回路基板の裏面接地電極から直接接続せしめる必要
がある。この手段としてバイヤホール電極形成技術を用
いる方法がある。バイヤホール電極は半導体基板表面上
の電極の直下に半導体基板を貫通する穴を形成し、裏面
接地電極を基板表面の電極に接続するものである。

このようなバイヤホールの製造方法として化学エツチン
グ、プラズマエツチングなどが用いられているが、強度
の強いレーザ光線によって加工する方法が、バイヤホー
ルの断面形状を任意に加工できる、あるいは加工速度が
早い、などの利点から最近用いられるようになった。

第３図に従来技術によるバイヤホール形成および電極形
成方法を示す。同図（ａ）において、３０１は半導体基
板基板で、３０２は半導体基板表面上の電極である。同
図（ｂ）に示される様に、半導体基板の裏面より貫通す
るバイヤポール３０３を形成する。さらに同図（ｃ）の
様にパイヤホ−ル３０３の内壁を含む基板裏面に薄い金
属電極膜３０４を被着する。さらに同図（ｄ）に示され
る様に薄い金属電極膜３０４を陰極に用いて電気メッキ
により基板裏面に接地電極３０５を形成していた。

発明が解決しようとする問題点 この様な従来技術による方法においては、次の様な問題
点があった。第１に、第３図（ｂ）に示されるバイヤホ
ールの形成において金属電極３０２の裏面にバイ中ホー
ル形成時の基板エツチングによって変質層、あるいは酸
化膜が形成される場合があった。この様な変質層、ある
いは酸化膜は発見が著しく困難でありしかもこの様な変
質層、あるいは酸化膜を残したまま、以後の工程を進め
、バイヤホールを形成した場合、電気的接触不良が発生
する。しかしこの電気的接触不良は製造工程中に発見す
る事は困難で、最終の半導体装置の動作試験によって初
めて発見できた。特にマイクロ波モノリシック集積回路
の様な半導体装置に於ては、この部分の電気的接触の不
良は特性を劣化せしめるものであり、早期に不良の発見
が必要であった。

第２の問題点は、第３図（ｃ）に示される薄い金属膜３
０４の被着時においてバイヤホール３０３の断面形状の
ために基板表面電極３０２の裏面と電気的に絶縁されて
しまう場合があった。これは裏面電極３０４形成のため
に、基板裏面より薄い金属膜３０３を形成し、これを陰
極として電気メツキ技術によって１μｍ〜１０μＭ程度
の金（ＡＵ）の電極膜を形成する工程に於て、バイヤホ
ールの断面形状が側面のなめらかな台形状でなければ、
側面の前記蒸着による薄い導電性膜が部分的に島状に絶
縁分離されて形成されてしまい、後工程の電気メッキが
不完全となり良好な接地電極が形成されない。

従来技術によるバイヤホール形成技術の一つであるレー
ザ加工による方法において、バイヤホールの断面形状が
台形であること、およびバイヤホー゛、−ルの側面がな
めらかに形成することは次ぎの理由により困難であった
。レーザ照射によって蒸発させられた半導体基板材料は
バイヤホールの深さが深くなるにつれてバイヤホールの
側壁に再付着してしまう。特に、半導体基板としてＧａ
Ａｓなどの■−Ｖ族化合物半導体の場合には、■族の元
素の蒸気圧がきわめて低いことから、基板材料の完全蒸
発が困難となる。これらの再付着は、それ自身によって
バイヤホール側壁に突起部を形成する。このため、薄膜
電極膜の被着されない領域が形成され電気メッキされな
いためにバイヤホールの形成不良が発生していた。

この場合のバイヤホールの形成不良もバイヤホール形成
工程での発見は非常に困難で電気的接触不良があったと
してもメッキ状態の表面観察などではほとんど発見でき
なかった。

本発明が解決しようとする問題点は、表面電極金属と裏
面から形成された金属膜との電気的接触不良、電気メッ
キの不良のどの場合でも製造工程中に発見することは非
常に困難であるため、最終゛各ノでは生産性を著しくさ
げるということである。

こ・′ 問題点を解決するための手段 本発明によるこの問題点を解決するための手段は、半導
体基板主表面に金属電極を形成する工程と、前記金属電
極上に第１の金属薄膜を被着する工程と、前記半導体基
板を貫通し前記金属電極に達するバイヤホールを形成す
る工程と、前記金属電極と前記第１の金属薄膜を陰極に
用いて電気メッキにより前記バイヤホール内を金属で埋
める工程と、前記半導体の裏面に第２の金属薄膜を被着
する工程と、前記第２の金属薄膜を陰極に電気メッキに
より金属を被着する工程を含むことを特徴とする半導体
装置の製造方法を採用することである。

作用 本発明による作用は、表面金属電極と裏面金属電極との
電気的接触を完全に行うために、バイヤホールを形成し
た後、表面電極を陰極とした電気メッキを行いバイヤホ
ール内部に部分的、もしくは全体的にメッキ金属を埋め
込む工程を含むことによって表面電極の裏面に変質層あ
るいは酸化膜層などが形成されている場合には電気メッ
キの電流などの異常から不良を発見できる。またバイヤ
ホールの側壁に異常な突起部分が形成されたばあいでも
、バイヤホールの底部より表面金属電極を陰極として電
気メッキによって金属が埋め込まれるために電気的接触
不良は激減される。

実施例 本発明による実施例を第１図を用いて説明する。同図（
ａ）は半導体基板１０１に表面金属電極１０２を形成す
る工程で、１００μｍの厚みのＧａＡｓ基板上に金（Ａ
ｕ）を主成分とする厚みが４μｍの金属電極パターンを
形成する。第１図（ｂ）は基板表面および表面金属電極
１０２上に薄い金属層１０３を被着する工程で、この薄
い金属膜は本実施例の場合Ｔ　ｉ　／　Ｐ　ｔ　／　Ａ
　ｕをそれぞれ１０００１５００／１０００オングスト
ロームの厚みで蒸着されたものである。同図（Ｃ）はバ
イヤホール１０４の形成工程で本実施例の場合にはレー
ザ加工法によって基板を貫通し表面金属電極裏面に達す
るバイヤホールを形成した。同図（ｄ）は第１回めの電
気メツキ工程で、表面金属電極１０２を陰極としてバイ
ヤホール内に電気メッキによって金属１０５を埋め込む
。電気メ・ツキの金属としては一般に用いられている金
（ＡＵ）のメッキを用いた。同図（ｅ）は表面金属電極
１０２上に薄い金属層１０３を取り除く工程でＴ　ｉ　
／　Ｐ　ｔ　／　Ａ　ｕの金属膜はイオンミリングと呼
ばれるエツチング方法とＣＦ４ガスのプラズマエツチン
グ方法によって半導体基板にダメージを与えることなく
容易に取り除かれる。また同図（ｆ）は半導体基板１０
１の裏面より薄い金属膜１０６を蒸着する工程と、薄い
金属膜１０６を陰極に用いて厚い金属膜１０７を形成す
る第２のメッキ工程を示す。薄い金属膜１０６はＮ　ｉ
　／　ＡＵの金属を５００／２０００オングストロ一ム
真空蒸着によって形成し、厚い金属膜１０７は一般に用
いられる金（Ａｕ）の電気メッキによって形成され、約
５μｍの厚みの金属層である。

本実施例に用いられたそれぞれの金属層の種類は今回用
いられたエツチング方法、あるいは蒸着方法を考慮して
選択されたものであり、他のエツチング方法、あるいは
蒸着方法を用いれば他のさらに異なる金属の種類を用い
たほうが適当な場合があるが、本発明による効果はまっ
たく変わらないことは明白である。

上記本実施例の説明は本発明による効果がより明瞭にな
るようにＭＭ　Ｉ　Ｃに通常作り込まれるＦＥＴの製造
工程の説明を省略したが、本発明による第１図（ｄ）の
工程で説明された様に表面金属電極１０２を陰極として
電気メッキを行いバイヤホールを形成する工程は、実際
にＦＥＴの製造工程を同時に考えると特に製造工程を大
幅に増やすことにならない。

このことを第２図を用いて簡単に説明する。同図におい
ては、ＭＭ　Ｉ　Ｃ用４フインガゲートＦＥＴのソース
電極にバイヤホールを形成した場合のゲート幅方向に垂
直な面の基板断面図を示している。第１図と同様、１０
１は基板、１０２はソース金属電極で基板表面電極、１
０４はバイヤホール、１０５はバイヤホール内の埋め込
み金属である。２０１はバイヤホールを伴わないソース
電極で、２０２はドレイン電極、２０３はゲート電極で
ある。本実施例ではソース電極１０２．２０１、および
ドレイン電極２０２にはＡ　ｕ　／　Ｇ　ｅの合金層と
Ａｕ層の多層金属膜が半導体とのオーミック性接触を取
るために用いられるが、金属配線抵抗を下げるためにさ
らにＡｕを主体とした厚い金属膜２０４を形成すること
によってＦＥＴ特性を向上させている。この厚い金属膜
を効率的な電気メツキ方法で形成するために薄い金属膜
１０３を蒸着によって形成している。したがってこの厚
い金属膜を形成したのち半導体表面を覆い、ノくイヤホ
ールを形成し電気メッキによってノくイヤホールの内部
に金属１０５を埋め込む本発明による製造方法を製造工
程を大幅に増やすこと無〈実施本発明による製造方法に
よってＭＭ　Ｉ　Ｃにノくイヤホールを形成する場合に
電気的接触不良を製造工程中に発見出来、またバイヤホ
ールの断面形状に起因した電気的接触不良を激減させる
ことが出□来た。このような早期不良発見と不良の激減
する効果を有することによって生産性を著しく向上させ
ることが出来た。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明による実施例のＦＥＴ用
いてバイヤホールに金属を埋め込む工程の断面図、第２
図は本発明による実施例のＦＥＴの製造工程を含むバイ
ヤホールの製造方法を示す断面図、第３図（ａ）〜（ｄ
）は従来技術によるバイヤホールの製造方法の工程断面
図である。 １０１・・・ＧａＡＳ基板、１０２−−一基板表面金属
電極、１０３・・・基板表面および表面金属電極上の薄
い金属膜、１０４・・・バイヤホール、１０５・・・バ
イヤホール内に埋め込まれた金属電極。

Claims (1)

【特許請求の範囲】
1. 　半導体基板主表面に金属電極を形成する工程と、前記
   金属電極上に第１の金属薄膜を被着する工程と、前記半
   導体基板を貫通し前記金属電極に達するバイヤホールを
   形成する工程と、前記金属電極と前記第１の金属薄膜を
   陰極に用いて電気メッキにより前記バイヤホール内を金
   属で埋める工程と、前記半導体の裏面に第２の金属薄膜
   を被着する工程と、前記第２の金属薄膜を陰極に電気メ
   ッキにより金属を被着する工程を含むことを特徴とする
   半導体装置の製造方法。