JP2003045965A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
- Publication number
- JP2003045965A JP2003045965A JP2001230896A JP2001230896A JP2003045965A JP 2003045965 A JP2003045965 A JP 2003045965A JP 2001230896 A JP2001230896 A JP 2001230896A JP 2001230896 A JP2001230896 A JP 2001230896A JP 2003045965 A JP2003045965 A JP 2003045965A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- wiring
- semiconductor device
- semiconductor substrate
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 化合物半導体基板に形成された接続孔近傍で
当該基板に生じがちな基板破壊及び断線等を防止し、製
造歩留まりに優れた極めて信頼性の高い半導体装置を実
現する。 【解決手段】 ＧａＡｓ等からなる化合物半導体基板１
の表面にメッキ法により形成されたＡｕ膜をパターニン
グしてなるＡｕ電極２が形成され、半導体基板１の裏面
からＡｕ電極２の表面の一部を露出させるように形成さ
れたビアホール３内を含む裏面領域に配線４が形成され
ている。この配線４は、メッキ法により形成されるＡｕ
配線であって、低硬度の第１の配線層１１及び高硬度の
第２の配線層１２の２層構造に形成されてなるものであ
る。
当該基板に生じがちな基板破壊及び断線等を防止し、製
造歩留まりに優れた極めて信頼性の高い半導体装置を実
現する。 【解決手段】 ＧａＡｓ等からなる化合物半導体基板１
の表面にメッキ法により形成されたＡｕ膜をパターニン
グしてなるＡｕ電極２が形成され、半導体基板１の裏面
からＡｕ電極２の表面の一部を露出させるように形成さ
れたビアホール３内を含む裏面領域に配線４が形成され
ている。この配線４は、メッキ法により形成されるＡｕ
配線であって、低硬度の第１の配線層１１及び高硬度の
第２の配線層１２の２層構造に形成されてなるものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｇａ−Ａｓ基板等
の化合物半導体基板を用いた半導体装置及び半導体装置
の製造方法に関し、特に、基板にビアホールを有し、金
属層間接続がなされてなる半導体装置を対象とする。
の化合物半導体基板を用いた半導体装置及び半導体装置
の製造方法に関し、特に、基板にビアホールを有し、金
属層間接続がなされてなる半導体装置を対象とする。
【０００２】
【従来の技術】従来、化合物半導体基板を用いた半導体
装置（以下、単に化合物半導体装置と記す。）では、化
合物半導体基板に裏面に配線を形成し、接続孔（ビアホ
ール）を介して基板表面に形成された電極と接続する手
法が採られている。
装置（以下、単に化合物半導体装置と記す。）では、化
合物半導体基板に裏面に配線を形成し、接続孔（ビアホ
ール）を介して基板表面に形成された電極と接続する手
法が採られている。
【０００３】図１１は、化合物半導体基板にビアホール
を有する構造の半導体装置の一例を示す概略断面図であ
る。この化合物半導体装置は、その配線部位が、Ｇａ−
Ａｓ基板等の化合物半導体基板１０１の表面にＡｕ電極
１０２がパターン形成されており、基板１０１の裏面に
形成された配線１０３と電極１０２がビアホール１０４
内で接続されている。この配線１０３は、ＮｉＣｒ層１
１１及びＡｕ層１１２が蒸着法により堆積され、これら
蒸着層を給電メタルとしてＡｕメッキ層１１３が形成さ
れて構成される。
を有する構造の半導体装置の一例を示す概略断面図であ
る。この化合物半導体装置は、その配線部位が、Ｇａ−
Ａｓ基板等の化合物半導体基板１０１の表面にＡｕ電極
１０２がパターン形成されており、基板１０１の裏面に
形成された配線１０３と電極１０２がビアホール１０４
内で接続されている。この配線１０３は、ＮｉＣｒ層１
１１及びＡｕ層１１２が蒸着法により堆積され、これら
蒸着層を給電メタルとしてＡｕメッキ層１１３が形成さ
れて構成される。
【０００４】
【発明が解決しようとする課題】しかしながら、化合物
半導体装置に上記の配線構造を形成した場合、配線１０
３を構成する金属膜の破断、Ａｕ電極１０２の陥没及び
半導体基板１０１の破壊等の障害が発生するという深刻
な問題がある。
半導体装置に上記の配線構造を形成した場合、配線１０
３を構成する金属膜の破断、Ａｕ電極１０２の陥没及び
半導体基板１０１の破壊等の障害が発生するという深刻
な問題がある。
【０００５】図１２は、従来の手法により化合物半導体
装置に前記の障害が発生した様子を示す概略断面図であ
る。図１２（ａ）に示すように、ビアホール１０４はそ
の側壁面がテーパ状に形成されるため、ビアホール１０
４の底部近傍の半導体基板１０１の厚みが数μｍ程度ま
で薄くなる。この結果、半導体基板１０１、Ａｕ電極１
０２及び配線１０３の応力がＡｕ電極１０２及びビアホ
ール１０４に接している基板厚が薄い箇所１１２に作用
し、図１２（ｂ）に示すような基板破壊が生じる。更に
は、この基板破壊により、Ａｕ電極１０２及び配線１０
３に断線１１３が生じる。
装置に前記の障害が発生した様子を示す概略断面図であ
る。図１２（ａ）に示すように、ビアホール１０４はそ
の側壁面がテーパ状に形成されるため、ビアホール１０
４の底部近傍の半導体基板１０１の厚みが数μｍ程度ま
で薄くなる。この結果、半導体基板１０１、Ａｕ電極１
０２及び配線１０３の応力がＡｕ電極１０２及びビアホ
ール１０４に接している基板厚が薄い箇所１１２に作用
し、図１２（ｂ）に示すような基板破壊が生じる。更に
は、この基板破壊により、Ａｕ電極１０２及び配線１０
３に断線１１３が生じる。
【０００６】このように従来では、近時における化合物
半導体装置の小型・微細化への要請に応えるために、基
板の裏面を利用してビアコンタクトを図ろうとすれば、
必然的に厚みの薄い部位に応力が集中して基板及びその
近傍構造に損壊を受けるという問題がある。
半導体装置の小型・微細化への要請に応えるために、基
板の裏面を利用してビアコンタクトを図ろうとすれば、
必然的に厚みの薄い部位に応力が集中して基板及びその
近傍構造に損壊を受けるという問題がある。
【０００７】そこで本発明は、前記問題に鑑みてなされ
たものであり、化合物半導体基板に形成された接続孔近
傍で当該基板に生じがちな基板破壊及び断線等を防止
し、製造歩留まりに優れた極めて信頼性の高い半導体装
置及びその製造方法を提供することを目的とする。
たものであり、化合物半導体基板に形成された接続孔近
傍で当該基板に生じがちな基板破壊及び断線等を防止
し、製造歩留まりに優れた極めて信頼性の高い半導体装
置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明者は、鋭意検討の
結果、以下に示す発明の諸態様に想到した。
結果、以下に示す発明の諸態様に想到した。
【０００９】本発明者は、化合物半導体基板に形成され
た接続孔近傍で当該基板に発生する基板破壊や金属膜断
線により、電極陥没によるビジュアル検査不良や配線抵
抗の上昇による特性不良等が引き起こされ、これらが半
導体装置としての歩留り低下の主たる原因となると結論
付けることができた。本発明では、基板破壊及び金属膜
断線を防止すべく、最適な半導体装置構造及びその製造
方法を提案する。
た接続孔近傍で当該基板に発生する基板破壊や金属膜断
線により、電極陥没によるビジュアル検査不良や配線抵
抗の上昇による特性不良等が引き起こされ、これらが半
導体装置としての歩留り低下の主たる原因となると結論
付けることができた。本発明では、基板破壊及び金属膜
断線を防止すべく、最適な半導体装置構造及びその製造
方法を提案する。
【００１０】本発明の半導体装置は、接続孔が形成され
た化合物半導体基板と、前記接続孔内で積層構造として
形成されてなる配線と、前記化合物半導体基板上に形成
され、前記配線と電気的に接続されてなる電極とを備え
ており、前記配線の前記積層構造は、第１の配線層と、
前記第１の配線層よりも硬度の高い第２の配線層とを含
むことを特徴とする。
た化合物半導体基板と、前記接続孔内で積層構造として
形成されてなる配線と、前記化合物半導体基板上に形成
され、前記配線と電気的に接続されてなる電極とを備え
ており、前記配線の前記積層構造は、第１の配線層と、
前記第１の配線層よりも硬度の高い第２の配線層とを含
むことを特徴とする。
【００１１】本発明の半導体装置の一態様では、前記接
続孔は、前記化合物半導体基板の裏面に形成されてお
り、前記配線は、前記接続孔内で前記第１の配線層と前
記第２の配線層とが積層され、前記積層構造を構成して
なるものである。
続孔は、前記化合物半導体基板の裏面に形成されてお
り、前記配線は、前記接続孔内で前記第１の配線層と前
記第２の配線層とが積層され、前記積層構造を構成して
なるものである。
【００１２】本発明の半導体装置の一態様では、前記接
続孔は、前記化合物半導体基板の表面に形成された第１
の孔と、前記化合物半導体基板の裏面に形成された第２
の孔とが連通するように形成されたものであり、前記第
１の孔及び前記第２の孔のいずれか一方内に前記第１の
配線層が形成され、他方内に前記第２の配線層が形成さ
れている。
続孔は、前記化合物半導体基板の表面に形成された第１
の孔と、前記化合物半導体基板の裏面に形成された第２
の孔とが連通するように形成されたものであり、前記第
１の孔及び前記第２の孔のいずれか一方内に前記第１の
配線層が形成され、他方内に前記第２の配線層が形成さ
れている。
【００１３】本発明の半導体装置の一態様では、前記第
１の配線層及び前記第２の配線層は、共にメッキ法によ
り形成された金属膜である。
１の配線層及び前記第２の配線層は、共にメッキ法によ
り形成された金属膜である。
【００１４】本発明の半導体装置の一態様では、前記第
１の配線層と前記第２の配線層は、相異なる成長法によ
り形成されたものである。
１の配線層と前記第２の配線層は、相異なる成長法によ
り形成されたものである。
【００１５】本発明の半導体装置の一態様では、前記第
１の配線層及び前記第２の配線層は、同一の金属材料か
らなるものである。
１の配線層及び前記第２の配線層は、同一の金属材料か
らなるものである。
【００１６】本発明の半導体装置の一態様では、前記第
１の配線層と前記第２の配線層は、相異なる金属材料か
らなるものである。
１の配線層と前記第２の配線層は、相異なる金属材料か
らなるものである。
【００１７】本発明の半導体装置の製造方法は、化合物
半導体基板に接続孔を形成する工程と、前記接続孔内を
含む領域に第１の配線層を形成する工程と、前記第１の
配線層の表面に当該第１の配線層よりも硬度の高い第２
の配線層を形成する工程とを含むことを特徴とする。
半導体基板に接続孔を形成する工程と、前記接続孔内を
含む領域に第１の配線層を形成する工程と、前記第１の
配線層の表面に当該第１の配線層よりも硬度の高い第２
の配線層を形成する工程とを含むことを特徴とする。
【００１８】本発明の半導体装置の製造方法の一態様で
は、前記接続孔を、前記化合物半導体基板の裏面に形成
し、前記配線を、前記接続孔内で前記第１の配線層と前
記第２の配線層とが積層されるように形成する。
は、前記接続孔を、前記化合物半導体基板の裏面に形成
し、前記配線を、前記接続孔内で前記第１の配線層と前
記第２の配線層とが積層されるように形成する。
【００１９】本発明の半導体装置の製造方法の一態様で
は、前記接続孔を、前記化合物半導体基板の表面に第１
の孔を、前記化合物半導体基板の裏面に第２の孔をそれ
ぞれ形成して、前記第１の孔と前記第２の孔とが連通し
てなるように形成し、前記第１の孔及び前記第２の孔の
いずれか一方内に前記第１の配線層を形成し、他方内に
前記第２の配線層を形成する。
は、前記接続孔を、前記化合物半導体基板の表面に第１
の孔を、前記化合物半導体基板の裏面に第２の孔をそれ
ぞれ形成して、前記第１の孔と前記第２の孔とが連通し
てなるように形成し、前記第１の孔及び前記第２の孔の
いずれか一方内に前記第１の配線層を形成し、他方内に
前記第２の配線層を形成する。
【００２０】本発明の半導体装置の製造方法の一態様で
は、前記化合物半導体基板上に、前記第１の配線層及び
前記第２の配線層と電気的に接続されるように、電極を
形成する工程を更に含む。
は、前記化合物半導体基板上に、前記第１の配線層及び
前記第２の配線層と電気的に接続されるように、電極を
形成する工程を更に含む。
【００２１】本発明の半導体装置の製造方法の一態様で
は、前記第１の配線層及び前記第２の配線層を、同一の
金属材料から形成する。
は、前記第１の配線層及び前記第２の配線層を、同一の
金属材料から形成する。
【００２２】本発明の半導体装置の製造方法の一態様で
は、前記第１の配線層と前記第２の配線層を、相異なる
金属材料から形成する。
は、前記第１の配線層と前記第２の配線層を、相異なる
金属材料から形成する。
【００２３】本発明の半導体装置の製造方法の一態様で
は、前記第１の配線層及び前記第２の配線層の少なくと
も一方を、メッキ法により形成する。
は、前記第１の配線層及び前記第２の配線層の少なくと
も一方を、メッキ法により形成する。
【００２４】本発明の半導体装置の製造方法の一態様で
は、前記第１の配線層及び前記第２の配線層を、共にメ
ッキ法により形成する。
は、前記第１の配線層及び前記第２の配線層を、共にメ
ッキ法により形成する。
【００２５】本発明の半導体装置の製造方法の一態様で
は、前記メッキ法を実行するに際して、メッキ電流の供
給量を制御することにより、前記第１の配線層及び／又
は前記第２の配線層の硬度を調節する。
は、前記メッキ法を実行するに際して、メッキ電流の供
給量を制御することにより、前記第１の配線層及び／又
は前記第２の配線層の硬度を調節する。
【００２６】本発明の半導体装置の製造方法の一態様で
は、前記メッキ法を実行するに際して、前記第１の配線
層を、前記第２の配線層の形成時よりもメッキ電流を少
なく供給することにより形成する。
は、前記メッキ法を実行するに際して、前記第１の配線
層を、前記第２の配線層の形成時よりもメッキ電流を少
なく供給することにより形成する。
【００２７】本発明の半導体装置の製造方法の一態様で
は、前記メッキ法を実行するに際して、前記第１の配線
層を形成する前に、メッキ電極を形成する工程を更に含
む。
は、前記メッキ法を実行するに際して、前記第１の配線
層を形成する前に、メッキ電極を形成する工程を更に含
む。
【００２８】本発明の半導体装置の製造方法の一態様で
は、前記メッキ電極を、２００ｎｍ以下の所定膜厚に形
成する。
は、前記メッキ電極を、２００ｎｍ以下の所定膜厚に形
成する。
【００２９】本発明の半導体装置の製造方法の一態様で
は、前記第１の配線層と前記第２の配線層を、相異なる
成長法により形成する。
は、前記第１の配線層と前記第２の配線層を、相異なる
成長法により形成する。
【００３０】本発明においては、接続孔に対して、第１
の配線層とこれよりも硬度の高い第２の配線層とを順次
積層して配線を構成する。構造的に見れば、低硬度の第
１の配線層を介して半導体基板上に高硬度の第２の配線
層が形成されており、第２の配線層は、半導体基板（及
びその上に形成された電極）に懸かる応力と、第１の配
線層に懸かる応力をそれぞれ緩和する緩衝材として機能
する。更に、第２の配線層はその硬度に比例して緻密に
形成されているため、第２の配線層上に形成するダイス
付け材料の成分が当該第２の配線層中に拡散することが
防止され、第２の配線層はその硬度が保たれる。これに
より、応力集中による基板破壊の発生、及びそれを起因
とする配線の断線や電極陥没の防止が実現する。
の配線層とこれよりも硬度の高い第２の配線層とを順次
積層して配線を構成する。構造的に見れば、低硬度の第
１の配線層を介して半導体基板上に高硬度の第２の配線
層が形成されており、第２の配線層は、半導体基板（及
びその上に形成された電極）に懸かる応力と、第１の配
線層に懸かる応力をそれぞれ緩和する緩衝材として機能
する。更に、第２の配線層はその硬度に比例して緻密に
形成されているため、第２の配線層上に形成するダイス
付け材料の成分が当該第２の配線層中に拡散することが
防止され、第２の配線層はその硬度が保たれる。これに
より、応力集中による基板破壊の発生、及びそれを起因
とする配線の断線や電極陥没の防止が実現する。
【００３１】
【発明の実施の形態】以下、本発明を適用した諸実施形
態について、図面を参照しながら詳細に説明する。
態について、図面を参照しながら詳細に説明する。
【００３２】（第１の実施形態）本実施形態では、半導
体装置として化合物半導体基板を用いたＭＥＳＦＥＴを
例示する。
体装置として化合物半導体基板を用いたＭＥＳＦＥＴを
例示する。
【００３３】−半導体基板のビアホール内の配線構造−
本実施形態では、ＭＥＳＦＥＴにおける半導体基板のビ
アホール内に形成された配線構造を主要構成として開示
する。そこで先ず、当該配線構造について図１を参照し
て説明する。
アホール内に形成された配線構造を主要構成として開示
する。そこで先ず、当該配線構造について図１を参照し
て説明する。
【００３４】本実施形態における配線構造は、ＧａＡｓ
等からなる化合物半導体基板１の表面にメッキ法により
形成されたＡｕ膜をパターニングしてなるＡｕ電極２が
形成され、このＡｕ電極２と電気的接続を図るため、半
導体基板１の裏面からＡｕ電極２の表面の一部を露出さ
せるように形成されたビアホール３内を含む裏面領域
に、配線４が形成されてなるものである。
等からなる化合物半導体基板１の表面にメッキ法により
形成されたＡｕ膜をパターニングしてなるＡｕ電極２が
形成され、このＡｕ電極２と電気的接続を図るため、半
導体基板１の裏面からＡｕ電極２の表面の一部を露出さ
せるように形成されたビアホール３内を含む裏面領域
に、配線４が形成されてなるものである。
【００３５】この配線４は、メッキ法により形成される
Ａｕ配線であって、低硬度の第１の配線層１１及び高硬
度の第２の配線層１２の２層構造を有して構成されてな
るものである。
Ａｕ配線であって、低硬度の第１の配線層１１及び高硬
度の第２の配線層１２の２層構造を有して構成されてな
るものである。
【００３６】具体的には、先ずメッキ電流を供給するた
めの給電メタル（メッキ電極）となるＮｉＣｒ膜１３及
びＡｕ膜１４がビアホール３内でＡｕ電極２と接続され
るように順次成膜され、Ａｕ膜１４上にメッキ法により
低硬度Ａｕメッキ膜及び高硬度Ａｕメッキ膜が順次形成
され、パターニングにより低硬度の配線層１１及び高硬
度の配線層１２が形成されて、硬度の異なる２層構造を
備えた配線４となる。なお、硬度を変えてメッキ成膜す
るには、供給するメッキ電流量を変えれば良く、低硬度
の配線層１１の成膜時にはメッキ電流量を小さく、高硬
度の配線層１２の成膜時にはメッキ電流量を大きく設定
すればよい。
めの給電メタル（メッキ電極）となるＮｉＣｒ膜１３及
びＡｕ膜１４がビアホール３内でＡｕ電極２と接続され
るように順次成膜され、Ａｕ膜１４上にメッキ法により
低硬度Ａｕメッキ膜及び高硬度Ａｕメッキ膜が順次形成
され、パターニングにより低硬度の配線層１１及び高硬
度の配線層１２が形成されて、硬度の異なる２層構造を
備えた配線４となる。なお、硬度を変えてメッキ成膜す
るには、供給するメッキ電流量を変えれば良く、低硬度
の配線層１１の成膜時にはメッキ電流量を小さく、高硬
度の配線層１２の成膜時にはメッキ電流量を大きく設定
すればよい。
【００３７】そして、配線層１２を覆いビアホール３を
埋め込むように、ロー材として使用されるＡｕＳｎ層１
５が形成され、このＡｕＳｎ層１５により半導体基板１
がパッケージ１０にダイス付けされている。
埋め込むように、ロー材として使用されるＡｕＳｎ層１
５が形成され、このＡｕＳｎ層１５により半導体基板１
がパッケージ１０にダイス付けされている。
【００３８】本実施形態の配線構造と比較・検討するた
めの比較例を図２に示す。この比較例では、図２（ａ）
に示すように、ビアホール３内にＮｉＣｒ膜１３及びＡ
ｕ膜１４を形成し、Ａｕ膜１４上に低硬度のＡｕメッキ
膜１７を形成し、これらから配線１６を構成した。
めの比較例を図２に示す。この比較例では、図２（ａ）
に示すように、ビアホール３内にＮｉＣｒ膜１３及びＡ
ｕ膜１４を形成し、Ａｕ膜１４上に低硬度のＡｕメッキ
膜１７を形成し、これらから配線１６を構成した。
【００３９】この比較例では、配線１６を低硬度の材質
で形成することにより、配線１６自体の有する応力を低
減し、且つ半導体基板１、ＮｉＣｒ膜１３、Ａｕ膜１
４、及びＡｕ電極２の有する応力を配線１６へ緩和さ
せ、基板破壊の防止を試みた。
で形成することにより、配線１６自体の有する応力を低
減し、且つ半導体基板１、ＮｉＣｒ膜１３、Ａｕ膜１
４、及びＡｕ電極２の有する応力を配線１６へ緩和さ
せ、基板破壊の防止を試みた。
【００４０】しかしながら、配線１６の形成後に、本実
施形態と同様にＡｕＳｎ層１５を形成し、パッケージ１
０にダイス付けしたところ、図２（ｂ）に示すように、
ＡｕＳｎ層１５のＳｎ成分が配線１６内に拡散合金化
（図中、符号１８で示す）し、配線１６のメッキ硬度が
上昇した。これにより、ビアホール３内の各種金属全体
から強い応力が半導体基板１に加わり、従来と同様に基
板破壊が発生した。
施形態と同様にＡｕＳｎ層１５を形成し、パッケージ１
０にダイス付けしたところ、図２（ｂ）に示すように、
ＡｕＳｎ層１５のＳｎ成分が配線１６内に拡散合金化
（図中、符号１８で示す）し、配線１６のメッキ硬度が
上昇した。これにより、ビアホール３内の各種金属全体
から強い応力が半導体基板１に加わり、従来と同様に基
板破壊が発生した。
【００４１】これに対して、本実施形態の配線構造にお
いては、ビアホール３に対して、第１の配線層１１とこ
れよりも硬度の高い第２の配線層１２とを順次積層して
配線４を構成する。構造的に見れば、低硬度の第１の配
線層１１を介して半導体基板１上に高硬度の第２の配線
層１２が形成されており、第２の配線層１２は、半導体
基板１及びその上に形成されたＡｕ電極２に懸かる応力
と、第１の配線層１１に懸かる応力をそれぞれ緩和する
緩衝材として機能する。更に、第２の配線層１２はその
硬度に比例して緻密に形成されているため、第２の配線
層１２上に形成するダイス付け材料であるＡｕＳｎ層１
５のＳｎ成分が当該第２の配線層１２中に拡散すること
が防止され、第２の配線層１２はその硬度が保たれる。
これにより、応力集中による基板破壊の発生、及びそれ
を起因とする配線４の断線やＡｕ電極２の陥没の防止が
実現する。
いては、ビアホール３に対して、第１の配線層１１とこ
れよりも硬度の高い第２の配線層１２とを順次積層して
配線４を構成する。構造的に見れば、低硬度の第１の配
線層１１を介して半導体基板１上に高硬度の第２の配線
層１２が形成されており、第２の配線層１２は、半導体
基板１及びその上に形成されたＡｕ電極２に懸かる応力
と、第１の配線層１１に懸かる応力をそれぞれ緩和する
緩衝材として機能する。更に、第２の配線層１２はその
硬度に比例して緻密に形成されているため、第２の配線
層１２上に形成するダイス付け材料であるＡｕＳｎ層１
５のＳｎ成分が当該第２の配線層１２中に拡散すること
が防止され、第２の配線層１２はその硬度が保たれる。
これにより、応力集中による基板破壊の発生、及びそれ
を起因とする配線４の断線やＡｕ電極２の陥没の防止が
実現する。
【００４２】−ＭＥＳＦＥＴの構成及び製造方法−
以下、上述の配線構造を踏まえたＭＥＳＦＥＴの構成及
び製造方法について説明する。なお便宜上、ＭＥＳＦＥ
Ｔの製造工程と共にその構成について述べる。図３〜図
６は、本実施形態のＭＥＳＦＥＴの製造方法を工程順に
示す概略断面図であり、図４及び図５は特に配線構造の
作製工程を詳細に説明するための概略断面図である。
び製造方法について説明する。なお便宜上、ＭＥＳＦＥ
Ｔの製造工程と共にその構成について述べる。図３〜図
６は、本実施形態のＭＥＳＦＥＴの製造方法を工程順に
示す概略断面図であり、図４及び図５は特に配線構造の
作製工程を詳細に説明するための概略断面図である。
【００４３】先ず、図３（ａ）に示すように、ＧａＡｓ
等からなる半絶縁性の化合物半導体基板１を用意し、オ
ーバーハング形状のゲート電極３１をパターン形成す
る。
等からなる半絶縁性の化合物半導体基板１を用意し、オ
ーバーハング形状のゲート電極３１をパターン形成す
る。
【００４４】具体的には、半導体基板１上に例えばＡｌ
合金膜（不図示）をスパッタ法により形成した後、この
Ａｌ合金膜上に所定形状のレジストパターン（不図示）
を形成し、これをマスクとしてＡｌ合金膜の上層部位の
みをドライエッチングし、続いて残るＡｌ合金膜の下層
部位をウェットエッチングする。このとき、レジストパ
ターン下では、ドライエッチングにより当該レジストパ
ターンの形状に倣って残った前記上層部位と、ウェット
エッチングにより前記上層部位よりも幅狭に形成された
前記上層部位とからなる、オーバーハング形状のゲート
電極３１が形成されることになる。
合金膜（不図示）をスパッタ法により形成した後、この
Ａｌ合金膜上に所定形状のレジストパターン（不図示）
を形成し、これをマスクとしてＡｌ合金膜の上層部位の
みをドライエッチングし、続いて残るＡｌ合金膜の下層
部位をウェットエッチングする。このとき、レジストパ
ターン下では、ドライエッチングにより当該レジストパ
ターンの形状に倣って残った前記上層部位と、ウェット
エッチングにより前記上層部位よりも幅狭に形成された
前記上層部位とからなる、オーバーハング形状のゲート
電極３１が形成されることになる。
【００４５】続いて、図３（ｂ）に示すように、半導体
基板１のソース／ドレイン形成部位にＡｕＧｅ膜３２，
３３をパターン形成した後、ゲート電極３１を覆うよう
に半導体基板１上にＳｉＯ2からなるゲート絶縁膜３４
を形成する。
基板１のソース／ドレイン形成部位にＡｕＧｅ膜３２，
３３をパターン形成した後、ゲート電極３１を覆うよう
に半導体基板１上にＳｉＯ2からなるゲート絶縁膜３４
を形成する。
【００４６】続いて、図３（ｃ）に示すように、ＡｕＧ
ｅ膜３２，３３上のゲート絶縁膜３４を選択的に除去
し、ゲート絶縁膜３４上にゲート電極３１を埋め込む膜
厚にＳｉＯ2からなる層間絶縁膜４１を堆積形成する。
そして、ＡｕＧｅ膜３２，３３の表面の一部及びＡｕ電
極形成部位の一部を露出させるように、層間絶縁膜４１
に、ビアホール４２，４３をそれぞれパターン形成す
る。
ｅ膜３２，３３上のゲート絶縁膜３４を選択的に除去
し、ゲート絶縁膜３４上にゲート電極３１を埋め込む膜
厚にＳｉＯ2からなる層間絶縁膜４１を堆積形成する。
そして、ＡｕＧｅ膜３２，３３の表面の一部及びＡｕ電
極形成部位の一部を露出させるように、層間絶縁膜４１
に、ビアホール４２，４３をそれぞれパターン形成す
る。
【００４７】次に、ビアホール４２内には、Ｎｉ膜３５
を介してＡｕ膜３６を形成し、これらＮｉ膜３５及びＡ
ｕ膜３６をパターニングすることにより、ＡｕＧｅ膜３
２，３３と電気的に接続されてなるソース電極３７及び
ドレイン電極３８を形成する。
を介してＡｕ膜３６を形成し、これらＮｉ膜３５及びＡ
ｕ膜３６をパターニングすることにより、ＡｕＧｅ膜３
２，３３と電気的に接続されてなるソース電極３７及び
ドレイン電極３８を形成する。
【００４８】他方、ビアホール４３内には、メッキ下地
となるＡｕ膜４４を形成した後に、メッキ法によりＡｕ
膜４５を成膜し、Ａｕ膜４４，４５をパターニングする
ことにより、Ａｕ電極２を形成する。
となるＡｕ膜４４を形成した後に、メッキ法によりＡｕ
膜４５を成膜し、Ａｕ膜４４，４５をパターニングする
ことにより、Ａｕ電極２を形成する。
【００４９】続いて、上述の配線構造を形成する。なお
便宜上、図４の各図では、Ａｕ膜４４，４５からなるＡ
ｕ電極２を一層構造で簡略化して示す。具体的には、先
ず図４（ａ）に示すように、半導体基板１の表面を覆う
ように保護膜５１を塗布形成し、これを硬化させる。硬
化した保護膜５１に研削用治具５２を設置し、半導体基
板１の裏面の研削を行う。半導体デバイス毎のインピー
ダンスと整合させるため、基板厚が２０〜３００μｍ程
度となるまで研削する。
便宜上、図４の各図では、Ａｕ膜４４，４５からなるＡ
ｕ電極２を一層構造で簡略化して示す。具体的には、先
ず図４（ａ）に示すように、半導体基板１の表面を覆う
ように保護膜５１を塗布形成し、これを硬化させる。硬
化した保護膜５１に研削用治具５２を設置し、半導体基
板１の裏面の研削を行う。半導体デバイス毎のインピー
ダンスと整合させるため、基板厚が２０〜３００μｍ程
度となるまで研削する。
【００５０】続いて、図４（ｂ）に示すように、半導体
基板１の裏面に、研削した基板厚に応じた厚膜レジスト
を塗布し、フォトリソグラフィーにより加工してレジス
トパターン５３を形成する。そして、レジストパターン
５３をマスクとして、Ａｕ電極２の表面の一部が露出す
るまで半導体基板１を燐酸系及び沸酸系ウェットエッチ
ング、もしくは塩素系及びフッ素系ドライエッチングを
施し、壁面がテーパ状となるビアホール３を形成する。
基板１の裏面に、研削した基板厚に応じた厚膜レジスト
を塗布し、フォトリソグラフィーにより加工してレジス
トパターン５３を形成する。そして、レジストパターン
５３をマスクとして、Ａｕ電極２の表面の一部が露出す
るまで半導体基板１を燐酸系及び沸酸系ウェットエッチ
ング、もしくは塩素系及びフッ素系ドライエッチングを
施し、壁面がテーパ状となるビアホール３を形成する。
【００５１】続いて、図４（ｃ）に示すように、ビアホ
ール３の壁面を覆うように半導体基板１の裏面上に給電
メタルとなるＮｉＣｒ膜１３及びＡｕ膜１４を形成す
る。
ール３の壁面を覆うように半導体基板１の裏面上に給電
メタルとなるＮｉＣｒ膜１３及びＡｕ膜１４を形成す
る。
【００５２】続いて、半導体基板１を所定のメッキ槽の
Ａｕ系メッキ液に浸漬させ、低硬度Ａｕメッキ膜及び高
硬度Ａｕメッキ膜（共に不図示）を順次メッキ成膜し、
これらをパターニングすることにより、図５（ａ）に示
すような低硬度の第１の配線層１１及び高硬度の第２の
配線層１２を形成し、２層構造の配線４を作製する。こ
のとき、Ａｕメッキ膜の硬度調節を行う簡便な手法とし
てはメッキ電流量を変えることが好適であり、メッキ電
流量を大きくすれば硬度を高く、小さくすれば硬度を低
く設定することができる。
Ａｕ系メッキ液に浸漬させ、低硬度Ａｕメッキ膜及び高
硬度Ａｕメッキ膜（共に不図示）を順次メッキ成膜し、
これらをパターニングすることにより、図５（ａ）に示
すような低硬度の第１の配線層１１及び高硬度の第２の
配線層１２を形成し、２層構造の配線４を作製する。こ
のとき、Ａｕメッキ膜の硬度調節を行う簡便な手法とし
てはメッキ電流量を変えることが好適であり、メッキ電
流量を大きくすれば硬度を高く、小さくすれば硬度を低
く設定することができる。
【００５３】続いて、図５（ｂ）に示すように、研削用
治具５２を取り外し、硬化した保護膜５１の剥離処理を
行いこれを除去する。
治具５２を取り外し、硬化した保護膜５１の剥離処理を
行いこれを除去する。
【００５４】続いて、図５（ｃ）に示すように、半導体
装置１を分割してチップ化し、配線層１２を覆いビアホ
ール３を埋め込むように、ロー材として使用されるＡｕ
Ｓｎ層１５を形成し、このＡｕＳｎ層１５により半導体
基板１をパッケージ１０にダイス付けし、図６に示すよ
うなＭＥＳＦＥＴを完成させる。
装置１を分割してチップ化し、配線層１２を覆いビアホ
ール３を埋め込むように、ロー材として使用されるＡｕ
Ｓｎ層１５を形成し、このＡｕＳｎ層１５により半導体
基板１をパッケージ１０にダイス付けし、図６に示すよ
うなＭＥＳＦＥＴを完成させる。
【００５５】以上説明したように、本実施形態によれ
ば、化合物半導体基板１に形成されたビアホール３近傍
で当該基板１に生じがちな基板破壊及び断線等を防止
し、製造歩留まりに優れた極めて信頼性の高いＭＥＳＦ
ＥＴが実現する。
ば、化合物半導体基板１に形成されたビアホール３近傍
で当該基板１に生じがちな基板破壊及び断線等を防止
し、製造歩留まりに優れた極めて信頼性の高いＭＥＳＦ
ＥＴが実現する。
【００５６】−変形例−
ここで、第１の実施形態の変形例について説明する。本
例では、配線構造を形成するに際して、図７に示すよう
に、給電メタルとなるＮｉＣｒ膜１３及びＡｕ膜１４を
ビアホール３内及びその近傍のみにパターン形成し、こ
れに倣ってビアホール３内及びその近傍のみに低硬度Ａ
ｕメッキ膜を成膜した後、ＮｉＣｒ膜１３及びＡｕ膜１
４のパターニングに用いたレジストパターン（不図示）
を除去し、高硬度Ａｕメッキ膜を成膜して、これらメッ
キ膜をパターニングすることにより、低硬度の第１の配
線層１１及び高硬度の第２の配線層１２を形成し、２層
構造の配線４を作製する。
例では、配線構造を形成するに際して、図７に示すよう
に、給電メタルとなるＮｉＣｒ膜１３及びＡｕ膜１４を
ビアホール３内及びその近傍のみにパターン形成し、こ
れに倣ってビアホール３内及びその近傍のみに低硬度Ａ
ｕメッキ膜を成膜した後、ＮｉＣｒ膜１３及びＡｕ膜１
４のパターニングに用いたレジストパターン（不図示）
を除去し、高硬度Ａｕメッキ膜を成膜して、これらメッ
キ膜をパターニングすることにより、低硬度の第１の配
線層１１及び高硬度の第２の配線層１２を形成し、２層
構造の配線４を作製する。
【００５７】本例の場合も、第１の実施形態と同様に、
前記２層構造の配線２を形成することにより、応力緩和
を図るとともにダイス付け材料であるＡｕＳｎ層１５の
Ｓｎ成分が当該第２の配線層１２中に拡散することが防
止され、化合物半導体基板１に形成されたビアホール３
近傍で当該半導体基板１に生じがちな基板破壊及び断線
等を防止し、製造歩留まりに優れた極めて信頼性の高い
ＭＥＳＦＥＴが実現する。
前記２層構造の配線２を形成することにより、応力緩和
を図るとともにダイス付け材料であるＡｕＳｎ層１５の
Ｓｎ成分が当該第２の配線層１２中に拡散することが防
止され、化合物半導体基板１に形成されたビアホール３
近傍で当該半導体基板１に生じがちな基板破壊及び断線
等を防止し、製造歩留まりに優れた極めて信頼性の高い
ＭＥＳＦＥＴが実現する。
【００５８】（第２の実施形態）次いで、本発明の第２
の実施形態について説明する。ここでは、第１の実施形
態と同様にＭＥＳＦＥＴを例示するが、低硬度の第１の
配線層と高硬度の第２の配線層とを離間させて形成する
点で相違する。
の実施形態について説明する。ここでは、第１の実施形
態と同様にＭＥＳＦＥＴを例示するが、低硬度の第１の
配線層と高硬度の第２の配線層とを離間させて形成する
点で相違する。
【００５９】−半導体基板のビアホール内の配線構造−
本実施形態では、ＭＥＳＦＥＴにおける半導体基板のビ
アホール内に形成された配線構造を主要構成として開示
する。そこで先ず、当該配線構造について図８を用いて
説明する。
アホール内に形成された配線構造を主要構成として開示
する。そこで先ず、当該配線構造について図８を用いて
説明する。
【００６０】本実施形態における配線構造は、ＧａＡｓ
等からなる化合物半導体基板１の表面にメッキ法により
形成されたＡｕ膜をパターニングしてなるＡｕ電極２が
形成され、このＡｕ電極２と電気的接続を図るため、半
導体基板１に形成されたビアホール２１内を介して配線
２２が形成されてなるものである。
等からなる化合物半導体基板１の表面にメッキ法により
形成されたＡｕ膜をパターニングしてなるＡｕ電極２が
形成され、このＡｕ電極２と電気的接続を図るため、半
導体基板１に形成されたビアホール２１内を介して配線
２２が形成されてなるものである。
【００６１】ビアホール２１は、半導体基板１の表面で
Ａｕ電極２の下部に形成された表面孔２１ａと、半導体
基板１の裏面から表面孔２１ａと連通するように形成さ
れた裏面孔２１ｂとから構成されている。
Ａｕ電極２の下部に形成された表面孔２１ａと、半導体
基板１の裏面から表面孔２１ａと連通するように形成さ
れた裏面孔２１ｂとから構成されている。
【００６２】配線２２は、メッキ法により形成されるＡ
ｕ配線であって、表面孔２１ａ内に形成された低硬度の
配線層１１と、裏面孔２１ｂ内を含む領域に形成された
高硬度の配線層１２との２層構造に形成されてなるもの
である。
ｕ配線であって、表面孔２１ａ内に形成された低硬度の
配線層１１と、裏面孔２１ｂ内を含む領域に形成された
高硬度の配線層１２との２層構造に形成されてなるもの
である。
【００６３】具体的には、先ずＡｕ電極２を形成する前
に、メッキ電流を供給するための給電メタルとなるＴｉ
膜２３及びＡｕ膜２４が表面孔２１ａ内に形成され、Ａ
ｕ膜２４上にメッキ法及びパターニングにより低硬度Ａ
ｕメッキ膜からなる低硬度の第１の配線層２５が形成さ
れて、この低硬度の配線層２５上にＡｕ電極２が形成さ
れる。
に、メッキ電流を供給するための給電メタルとなるＴｉ
膜２３及びＡｕ膜２４が表面孔２１ａ内に形成され、Ａ
ｕ膜２４上にメッキ法及びパターニングにより低硬度Ａ
ｕメッキ膜からなる低硬度の第１の配線層２５が形成さ
れて、この低硬度の配線層２５上にＡｕ電極２が形成さ
れる。
【００６４】他方、メッキ電流を供給するための給電メ
タルとなるＮｉＣｒ膜１３及びＡｕ膜１４が裏面孔２１
ｂ内を含む半導体基板１の裏面上に順次成膜され、Ａｕ
膜１４上にメッキ法及びパターニングにより高硬度Ａｕ
メッキ膜からなる高硬度の第２の配線層２６が形成され
る。このように、低硬度の第１の配線層２５と高硬度の
第２の配線層２６とが給電メタルを介して電気的に接続
され、硬度の異なる２層構造を備えた配線２２が構成さ
れる。
タルとなるＮｉＣｒ膜１３及びＡｕ膜１４が裏面孔２１
ｂ内を含む半導体基板１の裏面上に順次成膜され、Ａｕ
膜１４上にメッキ法及びパターニングにより高硬度Ａｕ
メッキ膜からなる高硬度の第２の配線層２６が形成され
る。このように、低硬度の第１の配線層２５と高硬度の
第２の配線層２６とが給電メタルを介して電気的に接続
され、硬度の異なる２層構造を備えた配線２２が構成さ
れる。
【００６５】そして、配線層１２を覆い裏面孔２１ｂを
埋め込むように、ロー材として使用されるＡｕＳｎ層１
５が形成され、このＡｕＳｎ層１５により半導体基板１
がパッケージ１０にダイス付けされている。
埋め込むように、ロー材として使用されるＡｕＳｎ層１
５が形成され、このＡｕＳｎ層１５により半導体基板１
がパッケージ１０にダイス付けされている。
【００６６】本実施形態の配線構造においては、ビアホ
ール２１に対して、表面孔２１ａには第１の配線層２５
を、裏面孔２１ｂには第１の配線層２５よりも硬度の高
い第２の配線層２６を積層して配線２２を構成する。構
造的に見れば、低硬度の第１の配線層２５を介して半導
体基板１上に高硬度の第２の配線層２６が形成されてお
り、第２の配線層２６は、半導体基板１及びその上に形
成されたＡｕ電極２に懸かる応力と、第１の配線層２５
に懸かる応力をそれぞれ緩和する緩衝材として機能す
る。更に、第２の配線層２６はその硬度に比例して緻密
に形成されているため、第２の配線層２６上に形成する
ダイス付け材料であるＡｕＳｎ層１５のＳｎ成分が当該
第２の配線層２６中に拡散することが防止され、第２の
配線層２６はその硬度が保たれる。これにより、応力集
中による基板破壊の発生、及びそれを起因とする配線４
の断線やＡｕ電極２の陥没の防止が実現する。
ール２１に対して、表面孔２１ａには第１の配線層２５
を、裏面孔２１ｂには第１の配線層２５よりも硬度の高
い第２の配線層２６を積層して配線２２を構成する。構
造的に見れば、低硬度の第１の配線層２５を介して半導
体基板１上に高硬度の第２の配線層２６が形成されてお
り、第２の配線層２６は、半導体基板１及びその上に形
成されたＡｕ電極２に懸かる応力と、第１の配線層２５
に懸かる応力をそれぞれ緩和する緩衝材として機能す
る。更に、第２の配線層２６はその硬度に比例して緻密
に形成されているため、第２の配線層２６上に形成する
ダイス付け材料であるＡｕＳｎ層１５のＳｎ成分が当該
第２の配線層２６中に拡散することが防止され、第２の
配線層２６はその硬度が保たれる。これにより、応力集
中による基板破壊の発生、及びそれを起因とする配線４
の断線やＡｕ電極２の陥没の防止が実現する。
【００６７】−ＭＥＳＦＥＴの構成及び製造方法−
以下、上述の配線構造を踏まえたＭＥＳＦＥＴの構成及
び製造方法について説明する。なお便宜上、ＭＥＳＦＥ
Ｔの製造工程と共にその構成について述べる。図９〜図
１１は、本実施形態のＭＥＳＦＥＴの製造方法を工程順
に示し、特に配線構造の作製工程を詳細に説明するため
の概略断面図である。
び製造方法について説明する。なお便宜上、ＭＥＳＦＥ
Ｔの製造工程と共にその構成について述べる。図９〜図
１１は、本実施形態のＭＥＳＦＥＴの製造方法を工程順
に示し、特に配線構造の作製工程を詳細に説明するため
の概略断面図である。
【００６８】先ず、第１の実施形態と同様、図３
（ａ），図３（ｂ）に示すように、化合物半導体基板１
上に、オーバーハング形状のゲート電極３１、ソース／
ドレイン電極と接続されるＡｕＧｅ膜３２，３３、及び
ゲート絶縁膜３４の形成を行う。
（ａ），図３（ｂ）に示すように、化合物半導体基板１
上に、オーバーハング形状のゲート電極３１、ソース／
ドレイン電極と接続されるＡｕＧｅ膜３２，３３、及び
ゲート絶縁膜３４の形成を行う。
【００６９】続いて、図９（ａ）に示すように、半導体
基板１のＡｕ電極形成部位に表面孔２１ａを形成し、表
面孔２１ａ内に給電メタルとなるＴｉ膜２３及びＡｕ膜
２４を形成して、Ａｕ膜２４上にメッキ法及びパターニ
ングにより低硬度Ａｕメッキ膜からなる低硬度の第１の
配線層２５を形成する。
基板１のＡｕ電極形成部位に表面孔２１ａを形成し、表
面孔２１ａ内に給電メタルとなるＴｉ膜２３及びＡｕ膜
２４を形成して、Ａｕ膜２４上にメッキ法及びパターニ
ングにより低硬度Ａｕメッキ膜からなる低硬度の第１の
配線層２５を形成する。
【００７０】次に、層間絶縁膜４１、ビアホール４２，
４３、ソース電極３７、及びドレイン電極３８、及び低
硬度の第１の配線層２５上にＡｕ電極２をそれぞれ形成
する。なお、図９（ａ）〜図９（ｃ）では、便宜上、半
導体基板１の表面にＡｕ電極２のみ示し、層間絶縁膜４
１等の記載を省略する。
４３、ソース電極３７、及びドレイン電極３８、及び低
硬度の第１の配線層２５上にＡｕ電極２をそれぞれ形成
する。なお、図９（ａ）〜図９（ｃ）では、便宜上、半
導体基板１の表面にＡｕ電極２のみ示し、層間絶縁膜４
１等の記載を省略する。
【００７１】続いて、図９（ｂ）に示すように、Ａｕ電
極２を覆う保護膜５１を介して半導体基板１を研削用治
具５２に固定して、半導体基板１の裏面の研削を行う。
半導体デバイス毎のインピーダンスと整合させるため、
基板厚が２０〜３００μｍ程度となるまで研削する。
極２を覆う保護膜５１を介して半導体基板１を研削用治
具５２に固定して、半導体基板１の裏面の研削を行う。
半導体デバイス毎のインピーダンスと整合させるため、
基板厚が２０〜３００μｍ程度となるまで研削する。
【００７２】続いて、図９（ｃ）に示すように、半導体
基板１の裏面に、Ａｕ電極２の表面の一部を露出させる
ように、壁面がテーパ状となる裏面孔２１ｂを形成す
る。このとき、表面孔２１ａと裏面孔２１ｂとが連通
し、ビアホール２１となる。
基板１の裏面に、Ａｕ電極２の表面の一部を露出させる
ように、壁面がテーパ状となる裏面孔２１ｂを形成す
る。このとき、表面孔２１ａと裏面孔２１ｂとが連通
し、ビアホール２１となる。
【００７３】次に、裏面孔２１ｂの壁面を覆うように半
導体基板１の裏面上に給電メタルとなるＮｉＣｒ膜１３
及びＡｕ膜１４を形成し、高硬度Ａｕメッキ膜メッキ成
膜して、これらをパターニングすることにより、高硬度
の第２の配線層２６を形成する。
導体基板１の裏面上に給電メタルとなるＮｉＣｒ膜１３
及びＡｕ膜１４を形成し、高硬度Ａｕメッキ膜メッキ成
膜して、これらをパターニングすることにより、高硬度
の第２の配線層２６を形成する。
【００７４】続いて、研削用治具５２を取り外し、硬化
した保護膜５１の剥離処理を行いこれを除去する。そし
て、半導体装置１を分割してチップ化し、配線層１２を
覆いビアホール３を埋め込むように、ロー材として使用
されるＡｕＳｎ層１５を形成し、このＡｕＳｎ層１５に
より半導体基板１をパッケージ１０にダイス付けし、図
１０に示すようなＭＥＳＦＥＴを完成させる。
した保護膜５１の剥離処理を行いこれを除去する。そし
て、半導体装置１を分割してチップ化し、配線層１２を
覆いビアホール３を埋め込むように、ロー材として使用
されるＡｕＳｎ層１５を形成し、このＡｕＳｎ層１５に
より半導体基板１をパッケージ１０にダイス付けし、図
１０に示すようなＭＥＳＦＥＴを完成させる。
【００７５】以上説明したように、本実施形態によれ
ば、化合物半導体基板１に形成されたビアホール３近傍
で当該基板１に生じがちな基板破壊及び断線等を防止
し、製造歩留まりに優れた極めて信頼性の高いＭＥＳＦ
ＥＴが実現する。
ば、化合物半導体基板１に形成されたビアホール３近傍
で当該基板１に生じがちな基板破壊及び断線等を防止
し、製造歩留まりに優れた極めて信頼性の高いＭＥＳＦ
ＥＴが実現する。
【００７６】なお、第１及び第２の実施形態では、低硬
度の第１の配線層１１，２５及び高硬度の第２の配線層
１２，２６を電界メッキ成膜法により形成したが、本発
明はこの成膜方法に限定されるものではない。例えば好
適な例として、低硬度の第１の配線層−高硬度の第２の
配線層の組み合わせにおいて、無電界メッキ−電界メッ
キ、電界メッキ−スパッタ、無電界メッキ−スパッタ、
スパッタ−スパッタ、電界メッキ−蒸着、無電界メッキ
−蒸着、蒸着−スパッタ、蒸着−蒸着が挙げられる。
度の第１の配線層１１，２５及び高硬度の第２の配線層
１２，２６を電界メッキ成膜法により形成したが、本発
明はこの成膜方法に限定されるものではない。例えば好
適な例として、低硬度の第１の配線層−高硬度の第２の
配線層の組み合わせにおいて、無電界メッキ−電界メッ
キ、電界メッキ−スパッタ、無電界メッキ−スパッタ、
スパッタ−スパッタ、電界メッキ−蒸着、無電界メッキ
−蒸着、蒸着−スパッタ、蒸着−蒸着が挙げられる。
【００７７】また、第１の配線層及び第２の配線層につ
いて、上述した諸効果を十分に奏する成膜金属の組み合
わせは、低硬度の金属としてＡｕ，ＡｕＧｅ，Ｃｕ，Ｐ
ｔ，及びＰｄから選ばれた１種又は複数種を使用してメ
ッキ成膜し、高硬度の金属としてＡｕ，ＡｕＧｅ，Ｃ
ｕ，Ｐｔ，及びＰｄから選ばれた１種又は複数種を使用
してメッキ成膜する。この場合、双方の硬度の金属につ
いて考え得る全ての組み合わせが好適である。
いて、上述した諸効果を十分に奏する成膜金属の組み合
わせは、低硬度の金属としてＡｕ，ＡｕＧｅ，Ｃｕ，Ｐ
ｔ，及びＰｄから選ばれた１種又は複数種を使用してメ
ッキ成膜し、高硬度の金属としてＡｕ，ＡｕＧｅ，Ｃ
ｕ，Ｐｔ，及びＰｄから選ばれた１種又は複数種を使用
してメッキ成膜する。この場合、双方の硬度の金属につ
いて考え得る全ての組み合わせが好適である。
【００７８】また、低硬度の金属としてＡｕ，ＡｕＧ
ｅ，Ｃｕ，Ｐｔ，及びＰｄから選ばれた１種又は複数種
を使用してメッキ成膜した後、高硬度の金属としてＡ
ｕ，ＡｕＧｅ，Ｃｕ，Ｐｔ，及びＰｄから選ばれた１種
又は複数種を使用して多層にメッキ成膜しても良い。
ｅ，Ｃｕ，Ｐｔ，及びＰｄから選ばれた１種又は複数種
を使用してメッキ成膜した後、高硬度の金属としてＡ
ｕ，ＡｕＧｅ，Ｃｕ，Ｐｔ，及びＰｄから選ばれた１種
又は複数種を使用して多層にメッキ成膜しても良い。
【００７９】更にまた、低硬度の金属としてＡｕ若しく
はＣｕを使用してメッキ成膜した後、高硬度の金属とし
てＡｕ，ＡｕＧｅ，Ｃｕ，Ｐｔ，及びＰｄから選ばれた
１種又は複数種を使用してスパッタ又は蒸着成長により
多層に形成しても良い。
はＣｕを使用してメッキ成膜した後、高硬度の金属とし
てＡｕ，ＡｕＧｅ，Ｃｕ，Ｐｔ，及びＰｄから選ばれた
１種又は複数種を使用してスパッタ又は蒸着成長により
多層に形成しても良い。
【００８０】更にまた、低硬度の金属としてＡｕ若しく
はＣｕを使用してスパッタにより形成した後、高硬度の
金属としてＡｕ，ＡｕＧｅ，Ｃｕ，Ｐｔ，及びＰｄから
選ばれた１種又は複数種を使用してスパッタ又は蒸着成
長により多層に形成しても良い。
はＣｕを使用してスパッタにより形成した後、高硬度の
金属としてＡｕ，ＡｕＧｅ，Ｃｕ，Ｐｔ，及びＰｄから
選ばれた１種又は複数種を使用してスパッタ又は蒸着成
長により多層に形成しても良い。
【００８１】更にまた、低硬度の金属としてＡｕ若しく
はＣｕを使用して蒸着により形成した後、ＡｕＧｅ，Ｐ
ｄ，及びＰｔから選ばれた１種又は複数種を使用して蒸
着成長により形成しても良い。
はＣｕを使用して蒸着により形成した後、ＡｕＧｅ，Ｐ
ｄ，及びＰｔから選ばれた１種又は複数種を使用して蒸
着成長により形成しても良い。
【００８２】電界メッキにおける給電メタルには、５０
〜５００ｎｍの膜厚を有するＡｕ，ＡｕＧｅ，Ｃｕ，Ｐ
ｔ，Ｐｄが使用される。これら給電メタル形成の前にＴ
ｉ及びＮｉＣｒを成膜することにより、半導体基板、電
極及び給電メタルの密着強化が得られる。しかしなが
ら、化合物半導体基板１及びＡｕ電極２に接触するＴｉ
及びＮｉＣｒはそれ自体が応力発生源となるため、膜厚
は２００ｎｍ以下が望ましい。低硬度メッキ層の膜厚が
１μｍ以上であれば、密着強化としてのＴｉ及びＮｉＣ
ｒの膜厚は最大２００ｎｍ、若しくは低硬度メッキ層の
５倍以上の膜厚があれば、Ｔｉ及びＮｉＣｒが有する応
力による基板破壊は発生しない。
〜５００ｎｍの膜厚を有するＡｕ，ＡｕＧｅ，Ｃｕ，Ｐ
ｔ，Ｐｄが使用される。これら給電メタル形成の前にＴ
ｉ及びＮｉＣｒを成膜することにより、半導体基板、電
極及び給電メタルの密着強化が得られる。しかしなが
ら、化合物半導体基板１及びＡｕ電極２に接触するＴｉ
及びＮｉＣｒはそれ自体が応力発生源となるため、膜厚
は２００ｎｍ以下が望ましい。低硬度メッキ層の膜厚が
１μｍ以上であれば、密着強化としてのＴｉ及びＮｉＣ
ｒの膜厚は最大２００ｎｍ、若しくは低硬度メッキ層の
５倍以上の膜厚があれば、Ｔｉ及びＮｉＣｒが有する応
力による基板破壊は発生しない。
【００８３】第１及び第２の実施形態では、化合物半導
体基板としてＧａＡｓ基板を例示したが、ＩｎＰ基板等
を用いても好適である。
体基板としてＧａＡｓ基板を例示したが、ＩｎＰ基板等
を用いても好適である。
【００８４】
【発明の効果】本発明によれば、化合物半導体基板に形
成された接続孔近傍で当該基板に生じがちな基板破壊及
び断線等を防止し、製造歩留まりに優れた極めて信頼性
の高い半導体装置が実現する。
成された接続孔近傍で当該基板に生じがちな基板破壊及
び断線等を防止し、製造歩留まりに優れた極めて信頼性
の高い半導体装置が実現する。
【図１】第１の実施形態のＭＥＳＦＥＴにおける配線構
造を示す概略断面図である。
造を示す概略断面図である。
【図２】第１の実施形態の配線構造と比較・検討するた
めの比較例を示す概略断面図である。
めの比較例を示す概略断面図である。
【図３】第１の実施形態のＭＥＳＦＥＴの製造方法を工
程順に示す概略断面図である。
程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態のＭＥＳＦＥ
Ｔの製造方法（配線構造の作製工程）を工程順に示す概
略断面図である。
Ｔの製造方法（配線構造の作製工程）を工程順に示す概
略断面図である。
【図５】図４に引き続き、第１の実施形態のＭＥＳＦＥ
Ｔの製造方法（配線構造の作製工程）を工程順に示す概
略断面図である。
Ｔの製造方法（配線構造の作製工程）を工程順に示す概
略断面図である。
【図６】完成された第１の実施形態のＭＥＳＦＥＴを示
す概略断面図である。
す概略断面図である。
【図７】第１の実施形態のＭＥＳＦＥＴの変形例におけ
る配線構造を示す概略断面図である。
る配線構造を示す概略断面図である。
【図８】第２の実施形態のＭＥＳＦＥＴにおける配線構
造を示す概略断面図である。
造を示す概略断面図である。
【図９】第２の実施形態のＭＥＳＦＥＴの製造方法を工
程順に示し、特に配線構造の作製工程を詳細に説明する
ための概略断面図である。
程順に示し、特に配線構造の作製工程を詳細に説明する
ための概略断面図である。
【図１０】完成された第２の実施形態のＭＥＳＦＥＴを
示す概略断面図である。
示す概略断面図である。
【図１１】化合物半導体基板にビアホールを有する構造
の半導体装置の従来例を示す概略断面図である。
の半導体装置の従来例を示す概略断面図である。
【図１２】従来の手法により化合物半導体装置に前記の
障害が発生した様子を示す概略断面図である。
障害が発生した様子を示す概略断面図である。
１ 化合物半導体基板
２ Ａｕ電極
３，２１，４２，４３ ビアホール
４，１６，２２ 配線
１０ パッケージ
１１，２５ 低硬度の第１の配線層
１２，２６ 高硬度の第２の配線層
１３ ＮｉＣｒ膜
１４，２４，３６，４４，４５ Ａｕ膜
１５ ＡｕＳｎ層
２１ａ 表面孔
２１ｂ 裏面孔
２３ Ｔｉ膜
３１ オーバーハング形状のゲート電極
３２，３３ ＡｕＧｅ膜
３４ ゲート絶縁膜
３５ Ｎｉ膜
３７ ソース電極
３８ ドレイン電極
４１ 層間絶縁膜
５１ 保護膜
５２ 研削用治具
５３ レジストパターン
フロントページの続き
Ｆターム(参考） 4M104 AA05 BB02 BB05 BB09 BB10
CC05 DD08 DD15 DD37 DD52
DD64 DD65 DD66 EE03 EE16
GG12 HH20
5F033 GG02 HH07 HH08 HH11 HH13
HH18 JJ01 JJ07 JJ11 JJ13
KK07 KK11 KK13 KK18 MM05
MM08 MM30 NN06 PP15 PP19
PP27 QQ07 QQ08 QQ09 QQ11
QQ19 QQ22 QQ34 QQ37 QQ47
RR04 VV06 WW02 XX19
5F102 FA00 GB02 GD01 GJ05 GS04
HC11 HC16 HC30
Claims (20)
- 【請求項１】 接続孔が形成された化合物半導体基板
と、 前記接続孔内で積層構造として形成されてなる配線と、 前記化合物半導体基板上に形成され、前記配線と電気的
に接続されてなる電極とを備え、 前記配線の前記積層構造は、第１の配線層と、前記第１
の配線層よりも硬度の高い第２の配線層とを含むことを
特徴とする半導体装置。 - 【請求項２】 前記接続孔は、前記化合物半導体基板の
裏面に形成されており、 前記配線は、前記接続孔内で前記第１の配線層と前記第
２の配線層とが積層され、前記積層構造を構成してなる
ものであることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記接続孔は、前記化合物半導体基板の
表面に形成された第１の孔と、前記化合物半導体基板の
裏面に形成された第２の孔とが連通するように形成され
たものであり、 前記第１の孔及び前記第２の孔のいずれか一方内に前記
第１の配線層が形成され、他方内に前記第２の配線層が
形成されていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項４】 前記第１の配線層及び前記第２の配線層
は、共にメッキ法により形成された金属膜であることを
特徴とする請求項１〜３のいずれか１項に記載の半導体
装置。 - 【請求項５】 前記第１の配線層と前記第２の配線層
は、相異なる成長法により形成されたものであることを
特徴とする請求項１〜３のいずれか１項に記載の半導体
装置。 - 【請求項６】 前記第１の配線層及び前記第２の配線層
は、同一の金属材料からなるものであることを特徴とす
る請求項１〜５のいずれか１項に記載の半導体装置。 - 【請求項７】 前記第１の配線層と前記第２の配線層
は、相異なる金属材料からなるものであることを特徴と
する請求項１〜５のいずれか１項に記載の半導体装置。 - 【請求項８】 化合物半導体基板に接続孔を形成する工
程と、 前記接続孔内を含む領域に第１の配線層を形成する工程
と、 前記第１の配線層の表面に当該第１の配線層よりも硬度
の高い第２の配線層を形成する工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項９】 前記接続孔を、前記化合物半導体基板の
裏面に形成し、 前記配線を、前記接続孔内で前記第１の配線層と前記第
２の配線層とが積層されるように形成することを特徴と
する請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記接続孔を、 前記化合物半導体基板の表面に第１の孔を、前記化合物
半導体基板の裏面に第２の孔をそれぞれ形成して、前記
第１の孔と前記第２の孔とが連通してなるように形成
し、 前記第１の孔及び前記第２の孔のいずれか一方内に前記
第１の配線層を形成し、他方内に前記第２の配線層を形
成することを特徴とする請求項８に記載の半導体装置の
製造方法。 - 【請求項１１】 前記化合物半導体基板上に、前記第１
の配線層及び前記第２の配線層と電気的に接続されるよ
うに、電極を形成する工程を更に含むことを特徴とする
請求項８〜１０のいずれか１項に記載の半導体装置の製
造方法。 - 【請求項１２】 前記第１の配線層及び前記第２の配線
層を、同一の金属材料から形成することを特徴とする請
求項８〜１１のいずれか１項に記載の半導体装置の製造
方法。 - 【請求項１３】 前記第１の配線層と前記第２の配線層
を、相異なる金属材料から形成することを特徴とする請
求項８〜１１のいずれか１項に記載の半導体装置の製造
方法。 - 【請求項１４】 前記第１の配線層及び前記第２の配線
層の少なくとも一方を、メッキ法により形成することを
特徴とする請求項８〜１１のいずれか１項に記載の半導
体装置の製造方法。 - 【請求項１５】 前記第１の配線層及び前記第２の配線
層を、共にメッキ法により形成することを特徴とする請
求項８〜１１のいずれか１項に記載の半導体装置の製造
方法。 - 【請求項１６】 前記メッキ法を実行するに際して、メ
ッキ電流の供給量を制御することにより、前記第１の配
線層及び／又は前記第２の配線層の硬度を調節すること
を特徴とする請求項１４又は１５に記載の半導体装置の
製造方法。 - 【請求項１７】 前記メッキ法を実行するに際して、前
記第１の配線層を、前記第２の配線層の形成時よりもメ
ッキ電流を少なく供給することにより形成することを特
徴とする請求項１４〜１６のいずれか１項に記載の半導
体装置の製造方法。 - 【請求項１８】 前記メッキ法を実行するに際して、前
記第１の配線層を形成する前に、メッキ電極を形成する
工程を更に含むことを特徴とする請求項１４〜１７のい
ずれか１項に記載の半導体装置の製造方法。 - 【請求項１９】 前記メッキ電極を、２００ｎｍ以下の
所定膜厚に形成することを特徴とする請求項１８に記載
の半導体装置の製造方法。 - 【請求項２０】 前記第１の配線層と前記第２の配線層
を、相異なる成長法により形成することを特徴とする請
求項８〜１１のいずれか１項に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230896A JP3587806B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体装置及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230896A JP3587806B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体装置及び製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003045965A true JP2003045965A (ja) | 2003-02-14 |
| JP3587806B2 JP3587806B2 (ja) | 2004-11-10 |
Family
ID=19063027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001230896A Expired - Fee Related JP3587806B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体装置及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3587806B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173856A (ja) * | 2007-02-05 | 2007-07-05 | Matsushita Electric Works Ltd | 半導体ウェハへの貫通孔配線の形成方法 |
| JP2009200228A (ja) * | 2008-02-21 | 2009-09-03 | Panasonic Corp | 基板モジュールおよびその製造方法ならびに電子機器 |
| JP2011142199A (ja) * | 2010-01-07 | 2011-07-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| JP2014060265A (ja) * | 2012-09-18 | 2014-04-03 | Win Semiconductors Corp | 化合物半導体集積回路 |
| JP2014082461A (ja) * | 2012-10-17 | 2014-05-08 | Cree Inc | 半導体ダイにおけるストレス低減バリア副層の使用 |
| JP2017228621A (ja) * | 2016-06-21 | 2017-12-28 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN108461408A (zh) * | 2017-02-22 | 2018-08-28 | 住友电工光电子器件创新株式会社 | 形成安装在基板上的半导体器件的方法 |
| JP2019096775A (ja) * | 2017-11-24 | 2019-06-20 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| CN110164816A (zh) * | 2018-02-16 | 2019-08-23 | 住友电工光电子器件创新株式会社 | 形成半导体器件的方法 |
-
2001
- 2001-07-31 JP JP2001230896A patent/JP3587806B2/ja not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173856A (ja) * | 2007-02-05 | 2007-07-05 | Matsushita Electric Works Ltd | 半導体ウェハへの貫通孔配線の形成方法 |
| JP2009200228A (ja) * | 2008-02-21 | 2009-09-03 | Panasonic Corp | 基板モジュールおよびその製造方法ならびに電子機器 |
| JP2011142199A (ja) * | 2010-01-07 | 2011-07-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| JP2014060265A (ja) * | 2012-09-18 | 2014-04-03 | Win Semiconductors Corp | 化合物半導体集積回路 |
| JP2014082461A (ja) * | 2012-10-17 | 2014-05-08 | Cree Inc | 半導体ダイにおけるストレス低減バリア副層の使用 |
| JP2017228621A (ja) * | 2016-06-21 | 2017-12-28 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN108461408A (zh) * | 2017-02-22 | 2018-08-28 | 住友电工光电子器件创新株式会社 | 形成安装在基板上的半导体器件的方法 |
| CN108461408B (zh) * | 2017-02-22 | 2024-03-26 | 住友电工光电子器件创新株式会社 | 形成安装在基板上的半导体器件的方法 |
| JP2019096775A (ja) * | 2017-11-24 | 2019-06-20 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| JP7009954B2 (ja) | 2017-11-24 | 2022-01-26 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| CN110164816A (zh) * | 2018-02-16 | 2019-08-23 | 住友电工光电子器件创新株式会社 | 形成半导体器件的方法 |
| JP2019145546A (ja) * | 2018-02-16 | 2019-08-29 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| CN112864028A (zh) * | 2018-02-16 | 2021-05-28 | 住友电工光电子器件创新株式会社 | 半导体器件和半导体装置 |
| US11515208B2 (en) | 2018-02-16 | 2022-11-29 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device and semiconductor apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3587806B2 (ja) | 2004-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100658547B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US6713381B2 (en) | Method of forming semiconductor device including interconnect barrier layers | |
| US7094701B2 (en) | Manufacturing method of semiconductor device | |
| US20030025202A1 (en) | Semiconductor device having an external electrode | |
| US8163629B2 (en) | Metallization for chip scale packages in wafer level packaging | |
| JPH11340265A (ja) | 半導体装置及びその製造方法 | |
| KR20130135042A (ko) | 커넥터 자리 간격에 대한 설계 방식 및 결과의 구조물 | |
| JP5627835B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US10262897B2 (en) | Bond pad protection for harsh media applications | |
| JP2015106638A5 (ja) | ||
| JP2003045965A (ja) | 半導体装置及び製造方法 | |
| CN105097562A (zh) | 用于加工半导体工件的方法和半导体工件 | |
| CN108336052B (zh) | 金属再布线结构、芯片封装器件及芯片封装器件制作工艺 | |
| JP4533436B2 (ja) | 半導体装置の製造方法 | |
| KR20040004713A (ko) | 탄성 표면파 장치의 제조방법 | |
| US20090168380A1 (en) | Package substrate embedded with semiconductor component | |
| JP5988489B2 (ja) | 半導体素子およびその製造方法 | |
| US9455239B2 (en) | Integrated circuit chip and fabrication method | |
| JP2011071175A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR20150029423A (ko) | 반도체 발광소자 | |
| US7005360B2 (en) | Method for fabricating a microelectronic circuit including applying metal over and thickening the integrated coil to increase conductivity | |
| JPH118249A (ja) | 配線の製法 | |
| US20040115942A1 (en) | Bonding pad of a semiconductor device and formation method thereof | |
| WO2022137347A1 (ja) | 半導体装置及びその製造方法 | |
| US20200091062A1 (en) | Integrated circuit cavity formation with multiple interconnection pads |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040402 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040709 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040803 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040810 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |