KR20130135042A - 커넥터 자리 간격에 대한 설계 방식 및 결과의 구조물 - Google Patents

커넥터 자리 간격에 대한 설계 방식 및 결과의 구조물 Download PDF

Info

Publication number
KR20130135042A
KR20130135042A KR20130030384A KR20130030384A KR20130135042A KR 20130135042 A KR20130135042 A KR 20130135042A KR 20130030384 A KR20130030384 A KR 20130030384A KR 20130030384 A KR20130030384 A KR 20130030384A KR 20130135042 A KR20130135042 A KR 20130135042A
Authority
KR
South Korea
Prior art keywords
diameter
layer
contact pad
contact
passivation layer
Prior art date
Application number
KR20130030384A
Other languages
English (en)
Inventor
야오-천 추앙
치타 추앙
하오-주인 리우
첸-쳉 쿠오
첸-시엔 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130135042A publication Critical patent/KR20130135042A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13172—Vanadium [V] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

패시베이션 층에서의 크랙을 막기 위한 시스템 및 방법이 제공된다. 실시예에서, 컨택 패드는 제1 직경을 갖고, 패시베이션 층을 관통하는 개구는 제2 직경을 가지며, 제1 직경은 약 10 ㎛의 제1 간격만큼 제2 직경보다 더 크다. 다른 실시예에서, 언더범프 금속화부가 개구를 통해 형성되고, 언더범프 금속화부는 약 5 ㎛의 제2 간격만큼 제1 직경보다 더 큰 제3 직경을 갖는다. 또 다른 실시예에서, 제1 간격과 제2 간격의 합은 약 15 ㎛보다 더 크다.

Description

커넥터 자리 간격에 대한 설계 방식 및 결과의 구조물{DESIGN SCHEME FOR CONNECTOR SITE SPACING AND RESULTING STRUCTURES}
본 출원은 2012년 5월 30일 출원된 발명의 명칭이 "커넥터 자리 간격에 대한 설계 방식 및 결과의 구조물(Design Scheme for Connector Site Spacing and Resulting Structures)"인 미국 가출원 번호 제61/653,277호의 우선권을 주장하며, 이 출원은 참조에 의해 여기에 포함된다.
일반적으로, 반도체 다이는 외부 접속을 이용한 일종의 패키징을 통해 반도체 다이 외부의 다른 디바이스에 접속될 수 있다. 외부 접속은, 먼저 반도체 다이 상의 컨택 패드와 전기적 접속하는 언더범프 금속화(underbump metallization) 층을 형성한 다음, 언더범프 금속화부 위에 추가의 전도성 재료를 배치함으로써, 형성될 수 있다. 언더범프 금속화부와 컨택 패드 사이에는 반도체 다이의 구조를 보호하고 지지하는데 사용되는 패시베이션(passivation) 층이 있을 수 있다. 그대로라면, 추가의 전도성 재료가 외부 디바이스와 물리적 접촉하도록 배치될 수 있고, 그 다음에 반도체 디바이스가 외부 디바이스에 본딩될 수 있다. 이러한 방식으로, 반도체 다이와, 인쇄 회로 보드, 또다른 반도체 다이 또는 기타와 같은 외부 디바이스 사이에 물리적 및 전기적 접속이 이루어질 수 있다.
그러나, 언더범프 금속화부, 패시베이션 층, 및 컨택 패드를 구성하는 재료는 서로의 상면 상에 제조되고 상이한 공정으로 형성되는 상이한 유형의 재료이며, 유전체 재료, 금속화 재료, 에칭 정지 재료, 배리어 층 재료, 및 반도체 다이의 형성에 이용되는 기타 재료와 같은 매우 다른 유형의 재료를 포함할 수 있다. 이들 상이한 재료의 각각의 재료는 서로 상이한 고유의 특성을 가지며, 이는 각 층의 재료에 상당한 스트레스를 가하게 할 수 있다. 제어되지 않는다면, 이들 스트레스는 예를 들어 컨택 패드와 언더범프 금속화부 사이의 패시베이션 층 내에 크랙(crack)을 형성시킬 수 있다. 이러한 크랙은 제조 공정 동안 또는 아니면 그의 의도한 사용 동안 반도체 다이에 손상을 입히거나 심지어는 파괴할 수 있다.
패시베이션 층에서의 크랙을 막기 위한 시스템 및 방법이 제공된다.
실시예에서, 컨택 패드는 제1 직경을 갖고, 패시베이션 층을 관통하는 개구는 제2 직경을 가지며, 제1 직경은 약 10 ㎛의 제1 간격만큼 제2 직경보다 더 크다. 다른 실시예에서, 언더범프 금속화부가 개구를 통해 형성되고, 언더범프 금속화부는 약 5 ㎛의 제2 간격만큼 제1 직경보다 더 큰 제3 직경을 갖는다. 또 다른 실시예에서, 제1 간격과 제2 간격의 합은 약 15 ㎛보다 더 크다.
본 발명에 따라 패시베이션 층에서의 크랙을 막기 위한 시스템 및 방법을 제공할 수 있다.
본 실시예 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 다음의 설명을 참조한다.
도 1a 및 도 1b는 실시예에 따른 컨택 패드, 패시베이션 층 및 패시베이션 층을 관통한 개구의 형성을 예시한다.
도 2는 실시예에 따른 언더범프 금속화부 및 외부 컨택의 형성을 예시한다.
도 3은 실시예에 따른 제1 캡 층 및 제2 캡 층의 형성을 예시한다.
도 4는 실시예에 따른 언더범프 금속화 층의 패터닝을 예시한다
도 5는 실시예의 이점의 실험 데이터를 예시한다.
도 6a 내지 도 6c는 실시예에 따른 부가의 실험 데이터를 예시한다.
도 7은 실시예에 따른 리플로우 공정을 예시한다.
상이한 도면에서 대응하는 번호 및 부호는 달리 나타내지 않는 한 전반적으로 대응하는 부분을 지칭한다. 도면은 실시예의 관련 양상을 명확하게 예시하고자 도시된 것이며 반드시 축척대로 도시된 것은 아니다.
본 실시예를 이루고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 본 개시는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용 가능한 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 단지 개시된 내용을 이루고 사용하기 위한 특정 방식을 예시할 뿐이며 상이한 실시예의 범위를 한정하지 않는다.
실시예는 특정 문맥에 관련하여, 즉 패시베이션, 언더범프 금속화부, 및 컨택 패드 상에 형성된 구리 필라(pillar)에 관련하여 기재될 것이다. 그러나 다른 실시예도 또한 다른 유형의 외부 컨택에 적용될 수 있다.
이제 도 1을 참조하면, 반도체 디바이스(100)의 실시예의 일부가 도시되어 있다. 실시예에서, 반도체 디바이스(100)는 반도체 기판(101), 능동 디바이스(102), 금속화 층(103), 컨택 패드(105) 및 제1 패시베이션 층(107)을 포함할 수 있다. 반도체 기판(101)은 벌크 실리콘, SOI(silicon-on-insulator) 기판의 도핑되거나 도핑되지 않은 또는 활성 층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 구배 기판 또는 하이브리드 배향 기판을 포함한다.
능동 디바이스(102)가 반도체 기판(101) 상에 형성될 수 있다(도 1a에서는 단일 트랜지스터로서 나타남). 당해 기술 분야에서의 통상의 지식을 가진 자라면 알 수 있듯이, 광범위하게 다양한 능동 디바이스 및 커패시터, 저항, 인덕터 등과 같은 수동 디바이스가 반도체 디바이스(100)에 대한 설계의 원하는 구조적 및 기능적 요건을 생성하도록 사용될 수 있다. 능동 디바이스(102)는 반도체 기판(101) 내에 또는 반도체 기판(101)의 표면 상에 임의의 적합한 방법을 사용하여 형성될 수 있다.
그러나, 통상의 지식을 가진 자라면 알 수 있듯이, 능동 디바이스(102)를 구비한 상기 기재된 반도체 기판(101)이 사용될 수 있는 유일한 기판인 것은 아니다. 그 안에 능동 디바이스를 갖지 않는 인터포저 또는 패키지 기판과 같은 대안의 기판이 대안으로서 이용될 수 있다. 이들 기판 및 임의의 기타 적합한 기판이 대안으로서 사용될 수 있고, 완전히 본 실시예의 범위 내에 포함되는 것으로 의도된다.
금속화 층(103)이 반도체 기판(101) 및 능동 디바이스(102) 위에 형성되고, 기능 회로를 형성하기 위해 다양한 능동 디바이스에 접속하도록 설계된다. 도 1에서는 단일 층으로서 예시되어 잇지만, 금속화 층(103)은 유전체(예를 들어, 로우 k 유전체 재료)와 전도성 재료(예를 들어, 구리)의 교대 층으로 형성될 수 있고, (증착, 다마신, 듀얼 다마신 등과 같은) 임의의 적합한 공정을 통해 형성될 수 있다. 실시예에서, 적어도 하나의 층간 유전체 층(ILD; interlayer dielectric layer)에 의해 반도체 기판(101)으로부터 분리된 4개의 금속화 층이 존재할 수 있지만, 금속화 층(103)의 정확한 수는 반도체 디바이스(100)의 설계에 따라 좌우된다.
컨택 패드(105)는 금속화 층(103) 위에 금속화 층(103)과 전기적 접촉하며 형성될 수 있다. 컨택 패드(105)는 알루미늄을 포함할 수 있지만, 대안으로서 구리와 같은 다른 재료가 사용될 수 있다. 컨택 패드(105)는 재료 층(도시되지 않음)을 형성하도록 스퍼터링과 같은 증착 공정을 사용하여 형성될 수 있고, 그 다음 컨택 패드(105)를 형성하도록 (포토리소그래피 마스킹 및 에칭과 같은) 적합한 공정을 통해 재료 층의 일부가 제거될 수 있다. 그러나, 컨택 패드(105)를 형성하는데 임의의 기타 적합한 공정이 이용될 수 있다. 컨택 패드(105)는 약 0.5 ㎛과 약 4 ㎛ 사이의 두께, 예를 들어 약 1.45 ㎛의 두께를 갖도록 형성될 수 있다.
또한, 컨택 패드(105)는 제1 패시베이션 층(107) 내에서 컨택 패드(105) 주변의 크랙의 발생을 감소시키거나 없애는 방식으로 형성될 수 있다. 특히, 제1 패시베이션 층(107)을 관통한 개구의 특정 관계(아래에 더 설명됨) 및/또는 UBM 층(201)과의 특정 관계(도 1에는 예시되지 않지만 도 2 내지 도 4에 관련하여 아래에 예시되고 더 설명됨)를 이용해 컨택 패드(105)를 제조함으로써, 제1 패시베이션 층(107) 내에서 형성할 수 있는 크랙의 수가 상당히 감소되거나 제거될 수 있다. 실시예에서, 컨택 패드(105)는 약 35 ㎛와 약 100 ㎛ 사이, 예를 들어 약 74 ㎛의 제1 간격 d1인 직경(diameter)을 갖도록 형성될 수 있다.
제1 패시베이션 층(107)은 반도체 기판(101) 상에 금속화 층(103) 및 컨택 패드(105) 위에 형성될 수 있다. 제1 패시베이션 층(107)은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물과 같은 로우 k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 매우 낮은 유전 상수의 유전체, 이들의 조합 또는 기타와 같은 하나 이상의 적합한 유전체 재료로 제조될 수 있다. 제1 패시베이션 층(107)은 화학적 기상 증착(CVD)과 같은 공정을 통해 형성될 수 있지만, 임의의 적합한 공정이 이용될 수 있고, 약 0.5 ㎛와 약 5 ㎛ 사이의 두께, 예를 들어 약 9.25 KÅ의 두께를 가질 수 있다.
제1 패시베이션 층(107)이 형성된 후에, 아래의 컨택 패드(105)의 적어도 일부를 노출시키도록 제1 패시베이션 층(107)의 일부를 제거함으로써 개구(109)가 제1 패시베이션 층(107)을 통해 형성될 수 있다. 개구(109)는 컨택 패드(105)와 UBM 층(201) 사이의 접촉을 가능하게 한다(도 2에 관련하여 아래에 더 설명됨). 개구(109)는 적합한 포토리소그래피 마스크 및 에칭 공정을 사용하여 형성될 수 있지만, 컨택 패드(105)의 일부를 노출시키기 위한 임의의 적합한 공정이 사용될 수 있다.
개구는 또한, 제1 패시베이션 층(107) 내의 크랙의 발생을 감소시키거나 없애는 것을 돕기 위해 컨택 패드(105)의 제1 간격 d1과 함께 작용할 제2 직경 d2을 갖도록 제조될 수 있다. 실시예에서, 개구와 컨택 패드(105) 사이의 직경의 제1 차이(도 1에서 제3 간격 d3으로 나타남)는 약 10 ㎛(한 쪽당 5 ㎛)보다 더 크게, 예를 들어 약 11 ㎛로 유지될 수 있다. 이 직경의 차이를 약 10 ㎛보다 더 크게 유지함으로써, 컨택 패드(105) 주변의 제1 패시베이션 층(107) 내의 스트레스는 반도체 디바이스(100)에 손상을 입힐 수 있는 크랙을 생성하지 않고서 더 잘 처리될 수 있다.
도 1b는 제3 간격 d3만 증가될 때 크랙 수의 이 감소를 예시하는 차트를 예시한다(차트에서 표시된 제5 간격 d5은 도 1a에서 예시되지 않지만, 도 2 내지 도 4에 관련하여 아래에 예시되고 설명됨). 특히, 반도체 디바이스(100)가 45/0/0 범프 방식(bump scheme)을 갖는 외부 컨택(200)(도 1a에서는 예시되지 않지만, 도 2에 관련하여 아래에 예시되고 설명됨)을 가지며(외부 컨택(200)은 약 45 ㎛의 구리 층을 갖고, 니켈 층이나 무연 솔더 캡과 같은 추가의 층은 없음) 모든 기타 변수를 일정하게 유지한 실시예에서, 제2 직경 d2이 65 ㎛에서 55 ㎛로 감소되고, 이는 또한 제3 간격 d3을 9 ㎛에서 19 ㎛로 증가시킨다. 제3 간격 d3의 이 증가로써, 발생된 크랙의 수는 74에서 20으로 감소되었다. 이러한 것으로서, 제3 간격 d3을 제어함으로써, 제1 패시베이션 층(107)에서의 크랙의 수는 상당히 감소될 수 있고, 반도체 디바이스(100)의 전체 효율이 개선될 수 있다.
도 2는 제1 패시베이션 층(107)을 통해 컨택 패드(105)와 전기적 접속하는 외부 컨택(200)의 형성을 예시한다. 실시예에서, 외부 컨택(200)은 예를 들어 구리 필라 또는 구리 포스트일 수 있다. 그러나, 실시예는 이에 한정되지 않고, 대안으로서 반도체 디바이스(100)로부터 다른 외부 디바이스(도 2에 개별적으로 예시되지 않음)에 전기적 접속을 제공하도록 형성될 수 있는 솔더 범프, 구리 범프 또는 기타 적합한 외부 컨택(200)일 수 있다. 모든 이러한 외부 컨택은 완전히 실시예의 범위 내에 포함되는 것으로 의도된다.
외부 컨택(200)이 구리 필라인 실시예에서, 외부 컨택(200)은, 먼저 UBM 층(201), 시드 층(203) 및 개구를 갖는 폴리머 층(205)을 형성함으로써 형성될 수 있다. 컨택(207)은 폴리머 층(205)의 개구 내에 형성될 수 있다. UBM 층(201)은 컨택 패드(105)와 전기적 접촉하여 형성될 수 있다. UBM 층(201)은 티타늄 층 또는 니켈 층과 같은 단일 전도성 재료 층을 포함할 수 있다. 대안으로서, UBM 층(201)은 도시되지 않은 다수의 서브층을 포함할 수 있다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, UBM 층(201)의 형성에 적합한, 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 수많은 적합한 재료 및 층의 배열이 존재한다는 것을 알 것이다. UBM 층(201)에 대하여 사용될 수 있는 임의의 적합한 재료 또는 재료 층은 완전히 본 실시예의 범위 내에 포함되는 것으로 의도된다. UBM 층(201)은 원하는 재료에 따라 스퍼터링, 증발 또는 PECVD 공정과 같은 공정을 사용하여 생성될 수 있다. UBM 층(201)은 약 0.7 ㎛과 약 10 ㎛ 사이의 두께, 예를 들어 약 5 ㎛의 두께를 갖도록 형성될 수 있다.
시드 층(203)은 컨택 패드(105)의 상부 상에 UBM 층(201)과 전기적 접촉하여 형성될 수 있다. 시드 층(203)은 후속 공정 단계 동안 더 두꺼운 층의 형성을 돕는 전도성 재료의 얇은 층이다. 시드 층(203)은 약 1,000 Å 두께의 티타늄 층과 그 다음에 약 5,000 Å 두께의 구리 층을 포함할 수 있으며, 이는 컨택(207)에 접속하는데 더 사용될 것이다. 시드 층(203)은 원하는 재료에 따라 스퍼터링, 증발, 또는 PECVD 공정과 같은 공정을 사용하여 생성될 수 있다. 시드 층(203)은 약 0.7 ㎛와 약 10 ㎛ 사이의 두께, 예를 들어 약 5 ㎛의 두께를 갖도록 형성될 수 있다.
폴리머 층(205)이 시드 층(203) 상을 코팅함으로써 형성될 수 있다. 폴리머 층(205)은 벤젠계 폴리머, 디옥산계 폴리머, 톨루엔계 폴리머, 페닐시올계 폴리머, 페놀계 폴리머, 시클로헥산계 폴리머, p-크레졸계 폴리머, 이들의 조합 및 기타를 포함할 수 있다. 형성 방법은 스핀 코팅 또는 기타 일반적으로 사용되는 방법을 포함한다. 폴리머 층(205)의 두께는 약 5 ㎛와 약 30 ㎛ 사이일 수 있다. 컨택(207)이 형성될 시드 층(203)의 일부를 노출시키도록 포토리소그래피 기술을 사용하여 폴리머 층(205)의 개구가 형성될 수 있다.
컨택(207)은 구리, 텅스텐, 기타 전도성 금속 등과 같은 하나 이상의 전도성 재료를 포함하고, 예를 들어 전해도금, 무전해 도금 등에 의해 형성될 수 있다. 실시예에서, 반도체 디바이스(100)가 전해도금 용액에 침수 또는 침지되는 전해도금 공정이 사용된다. 반도체 디바이스(100) 표면은 외부 DC 전원의 네가티브 측에 전기적으로 접속되며, 그리하여 반도체 디바이스(100)는 전해도금 공정에서 캐소드로서 기능한다. 구리 애노드와 같은 고체 전도성 애노드가 또한 용액에 침지되고, 전원의 포지티브 측에 부착된다. 애노드로부터의 원자가 용액 안으로 용해되며, 이로부터 캐소드, 예를 들어 반도체 디바이스(100)는 용해된 원자를 획득함으로써, 반도체 디바이스(100)의 노출된 전도성 영역, 예를 들어 폴리머 층(205)의 개구 내의 시드 층(203)의 노출된 부분을 도금한다.
도 3은 컨택(207) 상의 제1 캡 층(301) 및 제2 캡 층(303)의 형성을 예시한다. 실시예에서, 제1 캡 층(301)은 컨택(207) 위에 형성될 수 있다. 예를 들어, 컨택(207)이 구리로 형성되는 실시예에서, 제1 캡 층(301)은 니켈로 형성될 수 있지만, Pt, Au, Ag, Ni, Co, V, Cr, Sn, Pd, Bi, Cd, Zn, 이들의 조합, 또는 기타와 같은 다른 재료도 또한 사용될 수 있다. 제1 캡 층(301)은 PVD, CVD, ECD, MBE, ALD, 전해도금 및 기타를 포함한 다수의 적합한 기술을 통해 형성될 수 있다.
제2 캡 층(303)은 제1 캡 층(301) 상에 형성될 수 있다. 제2 캡 층(303)은 SnAu, SnPb, 하이(high)-Pb 재료, Sn계 솔더, 무연 솔더, SnAg 솔더, SnAgCu 솔더, 또는 기타 적합한 전도성 재료를 포함한 솔더 재료로 이루어질 수 있다. 제2 캡 층(303)은 PVD, CVD, ECD, MBE, ALD, 전해도금, 및 기타를 포함한 다수의 적합한 기술을 통해 형성될 수 있다.
제1 캡 층(301) 및 제2 캡 층(303)과 같이 컨택(207) 상의 층의 수는 단지 설명을 위한 목적이며 한정하는 것이 아니다. 컨택(207) 상에 형성되는 상이한 수의 층들이 존재할 수 있다. 컨택(207) 상의 다양한 층들은 다양한 형상의 상이한 재료로 형성될 수 있다. 컨택(207), 제1 캡 층(301), 및 제2 캡 층(303)은 총칭하여 금속 컨택(120)으로 불릴 수 있다.
도 4는 폴리머 층(205)의 제거와 시드 층(203) 및 UBM 층(201)의 패터닝을 예시한다. 실시예에서, 폴리머 층(205)을 제거하는데 플라즈마 애싱 공정이 사용될 수 있으며, 그에 의해 폴리머 층(205)의 온도는 폴리머 층(205)이 열 분해를 경험하여 제거될 수 있을 때까지 증가될 수 있다. 그러나, ? 스트립(wet strip)과 같은 임의의 기타 적합한 공정이 대안으로서 이용될 수 있다. 폴리머 층(205)의 제거는 시드 층(203)의 아래 부분을 노출시킬 수 있다.
시드 층(203)의 노출된 부분은 예를 들어 습식 또는 건식 에칭 공정에 의해 제거될 수 있다. 예를 들어, 건식 에칭 공정에서, 제1 캡 층(301) 및 제2 캡 층(303)을 마스크로서 사용하여 반응물이 시드 층(203)을 향할 수 있다. 대안으로서, 시드 층(203)의 노출된 부분을 제거하기 위하여, 에천트가 스프레이되거나 아니면 시드 층(203)과 접촉하게 될 수 있다. 시드 층(203)의 노출된 부분이 에칭 제거된 후에, UBM 층(201)의 일부가 노출될 것이다.
그 다음에, UBM 층(201)의 노출된 부분은 예를 들어 건식 에칭 공정에 의해 제거될 수 있다. 건식 에칭은 예를 들어 CF4 또는 CHF3과 같은 화학물을 사용하여 행해질 수 있다. 임의의 기존의 에칭 기술 또는 미래에 개발되는 에칭 기술이 사용될 수 있다. UBM 층(109)이 에칭 제거된 후에, 제1 패시베이션 층(107)의 일부가 노출될 것이다.
UBM 층(201)의 노출된 부분이 제거되었다면, UBM 층(201)은 제4 직경 d4을 가질 수 있는데, 이는 제1 패시베이션 층(107) 내에서 형성될 수 있는 크랙을 감소시키거나 없애는 것을 돕기 위해 컨택 패드(105)의 제1 직경 d1과 함께 사용될 수 있다. 특히, UBM 층(201)과 컨택 패드(105) 사이의 직경의 제2 차이(도 4에서는 제5 간격 d5으로 나타남)는 제1 패시베이션 층(107) 내에서 크랙이 형성되는 것을 막는 것을 돕기 위하여 특정 범위 또는 비율로 유지될 수 있다.
예를 들어, 도 5는 제5 간격 d5의 차이 값들에서 제1 패시베이션 층(107)에서 발생하는 결과적인 크랙 수를 예시한다. 명확하게 볼 수 있듯이, 제5 간격 d5가 약 8 ㎛ 아래일 때 제1 패시베이션 층(107) 내에서 형성할 많은 수의 크랙이 존재한다. 그러나, 제5 간격 d5이 약 5 ㎛보다 더 클 경우 제1 패시베이션 층(107) 내의 크랙 수가 상당히 감소되며, 약 10 ㎛ 이상에서는 감소된 크랙 수로 포화할 것이다. 크랙의 수를 감소시킴으로써, 전체 반도체 디바이스(100)의 의존성(dependability)이 개선될 수 있고, 그리하여 성능 뿐만 아니라 수율도 개선한다.
다른 실시예에서, 단순히 제3 간격 d3을 수정하거나(도 1a 및 도 1b에 관련하여 상기에 기재됨) 또는 단순히 제5 간격 d5을 수정하는 것(도 4 및 도 5에 관련하여 상기에 기재됨)에 더하여, 훨씬 더 나은 결과를 생성하기 위하여 동시에 제3 간격 d3 및 제5 간격 d5가 둘 다 수정될 수 있다. 예를 들어, 실시예에서, 제3 간격 d3이 10 ㎛보다 더 크게 유지되면서 제5 간격 d5은 약 5 ㎛보다 더 크게 유지될 수 있다. 또한, 제3 간격 d3과 제5 간격 d5의 합(d3+d5)이 약 15 ㎛보다 더 크게 유지될 수 있다.
도 6a 및 도 6b는 제3 간격 d3 및 제5 간격 d5의 조합된 수정예의 비교 결과를 예시한다. 예를 들어, 도 6a에서, 범프 방식이 45/0/0(상기 도 1b와 유사함)이고 예를 들어 Sn, Ag, 및/또는 Cu를 포함할 수 있는 희생 층에 본딩되는 실시예의 경우, 24 ㎛의 제3 간격 d3(제3 간격 d3의 한쪽당 12㎛) 및 24 ㎛의 제5 간격 d5(11.5 ㎛/한쪽)로써 47 ㎛의 조합된 합(23.5 ㎛/한쪽)에 대하여, 제1 패시베이션 층(107) 내의 크랙 수는 20 아래로 감소될 수 있다.
도 6b는 도 6a에 예시된 표의 결과를 그래프 포맷으로 예시한다. 볼 수 있듯이, 제5 간격 d5에 더하여 제3 간격 d3도 제어함으로써, 제1 패시베이션 층(107) 내의 크랙 수가 감소될 수 있다.
도 6c는 외부 컨택(200)이 35/0/15 + SnCu 범프 방식을 갖는 개별 범프 방식에 대한 결과의 다른 표를 예시한다. 예를 들어, 외부 컨택(200)은 구리 층 위에 약 15 ㎛의 SnAg 층을 갖는 약 35 ㎛의 구리 층을 가질 수 있다. SnCu 캡이 SnAg 위에 사용될 수 있고, SnCu 캡은 약 98.2% Sn 및 약 1.8% Cu를 포함할 수 있다. 볼 수 있듯이, 제3 간격 d3을 10 ㎛(5 ㎛/한쪽)보다 더 크게 유지하고 제5 간격 d5을 5 ㎛(2.5 ㎛/한쪽)보다 더 크게 유지함으로써, 제1 패시베이션 층(107) 내의 크랙 수는 작은 수로 유지될 수 있다. 그러나, 이 비율이 사용되지 않는다면, 예를 들어 제3 간격 d3이 10 ㎛(5 ㎛/한쪽) 아래, 예를 들어 9 ㎛(4.5 ㎛/한쪽)인 경우, 제1 패시베이션 층(107) 내에서 발생할 수 있는 크랙의 수는 더 큰 수로 뛰어오를 수 있다.
도 7은, 제2 캡 층(303)이 제1 캡 층(301) 상에 형성되고 UBM 층(201)의 노출된 부분이 제거되었다면, 제2 캡 층(303)을 범프 형상으로 변형시키도록 리플로우 공정이 수행될 수 있음을 예시한다. 리플로우 공정에서, 제2 캡 층(303)의 온도는, 약 10초와 약 60초 사이, 예를 들어 약 35초 동안, 약 200 ℃와 약 260 ℃ 사이, 예를 들어 약 250 ℃로 올라간다. 이 리플로우 공정은 제2 캡 층(303)을 부분적으로 액화시키며, 그 다음 제2 캡 층(303)의 표면 장력으로 인해 원하는 범프 형상으로 끌어당긴다.
여기에 기재한 관계 내에서 컨택 패드(105),제1 패시베이션 층(107)을 관통한 개구, 및 UBM 층(201)을 제조함으로써, 제1 패시베이션 층(107) 내에서 형성되는 크랙의 수가 감소되거나 없어질 수 있다. 제1 패시베이션 층(107) 내의 원치않는 크랙의 수를 감소시킴으로써, 제1 패시베이션 층(107)에 의해 제공되는 보호가 반도체 디바이스(100)의 부가의 공정 및 사용 동안 유지될 수 있다. 이러한 보호는 제조 공정의 전체 효율을 증가시키며, 보다 양호한 수율 및 각 반도체 디바이스에 대한 보다 나은 개선을 유도한다.
실시예에서, 제1 직경을 갖는 컨택 패드, 및 컨택 패드와 전기적 접속하는 언더범프 금속화부를 포함한 반도체 디바이스가 제공된다. 언더범프 금속화부는 제2 직경을 가지며, 제2 직경은 약 10 ㎛의 제1 간격만큼 제1 직경보다 더 크다.
또 다른 실시예에서, 기판 상의 컨택 패드를 포함하는 반도체 디바이스가 제공되며, 컨택 패드는 제1 직경을 포함한다. 패시베이션 층이 적어도 부분적으로 컨택 패드 위에 있고, 제2 직경을 포함하는 개구가 패시베이션 층을 관통한다. 언더범프 금속화부는 개구를 통해 컨택 패드에 접촉하도록 연장하며, 언더범프 금속화부는 제3 직경을 포함하고, 제3 직경은 약 5 ㎛보다 더 큰 제1 값만큼 제1 직경보다 더 크다.
또 다른 실시예에서, 기판 상에 컨택 패드를 형성하는 것을 포함하는 반도체 디바이스의 제조 방법이 제공되며, 컨택 패드는 제1 직경을 포함한다. 패시베이션 층이 컨택 패드 위에 증착되고, 패시베이션 층은 패시베이션 층을 관통하는 개구를 형성하도록 패터닝되며, 개구는 제1 직경보다 더 작은 제2 직경을 갖는다. 언더범프 금속화부가 개구를 통해 연장하도록 형성되며, 언더범프 금속화부는 약 5 ㎛보다 더 큰 제1 간격만큼 제1 직경보다 더 큰 제3 직경을 갖는다.
본 실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 본 개시의 사상 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안이 여기에 행해질 수 잇다는 것을 이해하여야 한다. 예를 들어, 실시예의 범위 내에서 그대로 유지되면서, 외부 컨택의 유형이 수정될 수 있거나, 또는 사용되는 정확한 재료 및 공정이 변경될 수 있다.
더욱이, 본 출원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정되고자 하지 않는다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 또는 나중에 개발될, 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다.
100: 반도체 디바이스
101: 반도체 기판
102: 능동 디바이스
103: 금속화 층
105: 컨택 패드
107: 패시베이션 층
109: 개구

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 직경(diameter)을 갖는 컨택 패드; 및
    상기 컨택 패드와 전기적 접속하며, 제2 직경을 갖는 언더범프 금속화부(underbump metallization)를 포함하고,
    상기 제2 직경은 10 ㎛ 의 제1 간격만큼 상기 제1 직경보다 더 큰 것인 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 컨택 패드와 상기 언더범프 금속화부 사이에 적어도 부분적으로 위치된 제1 패시베이션 층을 더 포함하는 반도체 디바이스.
  3. 청구항 2에 있어서, 상기 패시베이션 층을 관통한 개구를 더 포함하고, 상기 언더범프 금속화부는 상기 개구를 통해 상기 컨택 패드에 접촉하도록 연장하고, 상기 개구는 제3 직경을 가지며, 상기 제3 직경은 5 ㎛의 제2 간격만큼 상기 제1 직경보다 더 큰 것인 반도체 디바이스.
  4. 청구항 3에 있어서, 상기 제1 간격과 상기 제2 간격의 합은 15 ㎛보다 더 큰 것인 반도체 디바이스.
  5. 청구항 1에 있어서, 상기 언더범프 금속화부 상에 형성된 외부 컨택을 더 포함하는 반도체 디바이스.
  6. 청구항 5에 있어서, 상기 외부 컨택은 구리 필라(pillar)인 것인 반도체 디바이스.
  7. 청구항 1에 있어서, 상기 컨택 패드는 알루미늄인 것인 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    기판 상의 컨택 패드로서, 제1 직경을 포함하는 컨택 패드;
    적어도 부분적으로 상기 컨택 패드 위의 패시베이션 층;
    상기 패시베이션 층을 관통한 개구로서, 제2 직경을 포함하는 개구; 및
    상기 개구를 통해 상기 컨택 패드에 접촉하도록 연장하며, 제3 직경을 포함하는 언더범프 금속화부를 포함하고,
    상기 제3 직경은 5 ㎛보다 더 큰 제1 값만큼 상기 제1 직경보다 더 큰 것인 반도체 디바이스.
  9. 청구항 8에 있어서, 상기 제1 직경은 10 ㎛보다 더 큰 제2 값만큼 상기 제2 직경보다 더 큰 것인 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 상에 제1 직경을 포함하는 컨택 패드를 형성하는 단계;
    상기 컨택 패드 위에 패시베이션 층을 증착하는 단계;
    상기 패시베이션 층을 관통한 개구를 형성하도록 상기 패시베이션 층을 패터닝하는 단계로서, 상기 개구는 상기 제1 직경보다 더 작은 제2 직경을 갖는, 패터닝 단계; 및
    상기 개구를 통해 연장하는 언더범프 금속화부를 형성하는 단계를 포함하고,
    상기 언더범프 금속화부는 5 ㎛보다 더 큰 제1 간격만큼 상기 제1 직경보다 더 큰 제3 직경을 갖는 것인 반도체 디바이스의 제조 방법.
KR20130030384A 2012-05-30 2013-03-21 커넥터 자리 간격에 대한 설계 방식 및 결과의 구조물 KR20130135042A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201261653277P 2012-05-30 2012-05-30
US61/653,277 2012-05-30
US13/667,330 2012-11-02
US13/667,330 US9472521B2 (en) 2012-05-30 2012-11-02 Scheme for connector site spacing and resulting structures

Publications (1)

Publication Number Publication Date
KR20130135042A true KR20130135042A (ko) 2013-12-10

Family

ID=49669233

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130030384A KR20130135042A (ko) 2012-05-30 2013-03-21 커넥터 자리 간격에 대한 설계 방식 및 결과의 구조물

Country Status (4)

Country Link
US (1) US9472521B2 (ko)
KR (1) KR20130135042A (ko)
CN (1) CN103456704B (ko)
TW (1) TWI625835B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160016431A (ko) * 2014-08-05 2016-02-15 앰코 테크놀로지 코리아 주식회사 반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법
US9875979B2 (en) 2015-11-16 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive external connector structure and method of forming

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024431B2 (en) 2009-10-29 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die contact structure and method
US9099318B2 (en) 2010-10-15 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip having different pad width to UBM width ratios and method of manufacturing the same
US9190348B2 (en) 2012-05-30 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Scheme for connector site spacing and resulting structures
US9472521B2 (en) 2012-05-30 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Scheme for connector site spacing and resulting structures
US8802556B2 (en) * 2012-11-14 2014-08-12 Qualcomm Incorporated Barrier layer on bump and non-wettable coating on trace
CN104241148B (zh) * 2013-06-19 2017-08-25 中芯国际集成电路制造(上海)有限公司 一种在cpi测试中防止衬垫剥离的方法以及产生的器件
DE102014111435A1 (de) * 2014-08-11 2016-02-11 Infineon Technologies Ag Metallisierungsstapel und Chip-Anordnung
JP2016213238A (ja) * 2015-04-30 2016-12-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2017041566A (ja) * 2015-08-20 2017-02-23 セイコーエプソン株式会社 半導体装置及びその製造方法、電子機器並びに移動体
DE102016117389B4 (de) 2015-11-20 2020-05-28 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleiterchip und Verfahren zur Herstellung eines Leistungshalbleiterchips und Leistungshalbleitereinrichtung
CN106783756B (zh) * 2016-11-29 2019-06-04 武汉光迅科技股份有限公司 一种带金属凸点的陶瓷载片及其制作方法
US10453817B1 (en) 2018-06-18 2019-10-22 Texas Instruments Incorporated Zinc-cobalt barrier for interface in solder bond applications
US11908790B2 (en) * 2021-01-06 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Chip structure with conductive via structure and method for forming the same

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3078646B2 (ja) 1992-05-29 2000-08-21 株式会社東芝 インジウムバンプの製造方法
JPH0997791A (ja) 1995-09-27 1997-04-08 Internatl Business Mach Corp <Ibm> バンプ構造、バンプの形成方法、実装接続体
JP3654485B2 (ja) * 1997-12-26 2005-06-02 富士通株式会社 半導体装置の製造方法
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US5943597A (en) 1998-06-15 1999-08-24 Motorola, Inc. Bumped semiconductor device having a trench for stress relief
JP4131595B2 (ja) 1999-02-05 2008-08-13 三洋電機株式会社 半導体装置の製造方法
JP2000243876A (ja) 1999-02-23 2000-09-08 Fujitsu Ltd 半導体装置とその製造方法
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
JP2001257226A (ja) 2000-03-10 2001-09-21 Hitachi Ltd 半導体集積回路装置
US6592019B2 (en) 2000-04-27 2003-07-15 Advanpack Solutions Pte. Ltd Pillar connections for semiconductor chips and method of manufacture
US6578754B1 (en) 2000-04-27 2003-06-17 Advanpack Solutions Pte. Ltd. Pillar connections for semiconductor chips and method of manufacture
JP3968554B2 (ja) 2000-05-01 2007-08-29 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US6605524B1 (en) * 2001-09-10 2003-08-12 Taiwan Semiconductor Manufacturing Company Bumping process to increase bump height and to create a more robust bump structure
US6853076B2 (en) 2001-09-21 2005-02-08 Intel Corporation Copper-containing C4 ball-limiting metallurgy stack for enhanced reliability of packaged structures and method of making same
JP4571781B2 (ja) 2003-03-26 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2005175128A (ja) 2003-12-10 2005-06-30 Fujitsu Ltd 半導体装置及びその製造方法
US6995411B2 (en) 2004-02-18 2006-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with vertically integrated thin-film photodiode
JP4072523B2 (ja) 2004-07-15 2008-04-09 日本電気株式会社 半導体装置
US7452803B2 (en) 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US6977213B1 (en) 2004-08-27 2005-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. IC chip solder bump structure and method of manufacturing same
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
TW200638497A (en) 2005-04-19 2006-11-01 Elan Microelectronics Corp Bumping process and bump structure
TWI330863B (en) 2005-05-18 2010-09-21 Megica Corp Semiconductor chip with coil element over passivation layer
US7391112B2 (en) 2005-06-01 2008-06-24 Intel Corporation Capping copper bumps
CN1901161B (zh) 2005-07-22 2010-10-27 米辑电子股份有限公司 连续电镀制作线路组件的方法及线路组件结构
US7397121B2 (en) 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US8836146B2 (en) 2006-03-02 2014-09-16 Qualcomm Incorporated Chip package and method for fabricating the same
JP2007258438A (ja) 2006-03-23 2007-10-04 Fujitsu Ltd 半導体装置及びその製造方法
JP2007273624A (ja) 2006-03-30 2007-10-18 Fujitsu Ltd 半導体装置及びその製造方法
US8022552B2 (en) 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
JP2008016514A (ja) 2006-07-03 2008-01-24 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7973418B2 (en) * 2007-04-23 2011-07-05 Flipchip International, Llc Solder bump interconnect for improved mechanical and thermo-mechanical performance
JP4953132B2 (ja) 2007-09-13 2012-06-13 日本電気株式会社 半導体装置
US8178980B2 (en) 2008-02-05 2012-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure
JP2009188288A (ja) 2008-02-08 2009-08-20 Seiko Epson Corp 半導体装置およびその製造方法
JP5335313B2 (ja) 2008-08-05 2013-11-06 キヤノン株式会社 Ｘ線画像撮影装置、ｘ線画像撮影システム、ｘ線撮影制御装置、制御方法及びプログラム
US20100044860A1 (en) 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
US9859235B2 (en) * 2009-01-26 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Underbump metallization structure
US8159070B2 (en) 2009-03-31 2012-04-17 Megica Corporation Chip packages
US8039304B2 (en) 2009-08-12 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of dual-molding die formed on opposite sides of build-up interconnect structures
US8299632B2 (en) * 2009-10-23 2012-10-30 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
US8227926B2 (en) 2009-10-23 2012-07-24 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
US9024431B2 (en) 2009-10-29 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die contact structure and method
US20110121438A1 (en) * 2009-11-23 2011-05-26 Xilinx, Inc. Extended under-bump metal layer for blocking alpha particles in a semiconductor device
US8293636B2 (en) * 2010-08-24 2012-10-23 GlobalFoundries, Inc. Conductive connection structure with stress reduction arrangement for a semiconductor device, and related fabrication method
US9472521B2 (en) 2012-05-30 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Scheme for connector site spacing and resulting structures
US9190348B2 (en) 2012-05-30 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Scheme for connector site spacing and resulting structures

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160016431A (ko) * 2014-08-05 2016-02-15 앰코 테크놀로지 코리아 주식회사 반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법
US9875979B2 (en) 2015-11-16 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive external connector structure and method of forming
KR20180037614A (ko) * 2015-11-16 2018-04-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 형성방법
US10163836B2 (en) 2015-11-16 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive external connector structure and method of forming
US10741513B2 (en) 2015-11-16 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive external connector structure and method of forming
US11527504B2 (en) 2015-11-16 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive external connector structure and method of forming

Also Published As

Publication number Publication date
CN103456704B (zh) 2016-12-28
US9472521B2 (en) 2016-10-18
TW201349420A (zh) 2013-12-01
US20130320524A1 (en) 2013-12-05
CN103456704A (zh) 2013-12-18
TWI625835B (zh) 2018-06-01

Similar Documents

Publication Publication Date Title
KR20130135042A (ko) 커넥터 자리 간격에 대한 설계 방식 및 결과의 구조물
US10985114B2 (en) Scheme for connector site spacing and resulting structures
US11515272B2 (en) Semiconductor die contact structure and method
US9391036B2 (en) Semiconductor device and manufacturing method thereof
KR101167441B1 (ko) Ｕｂｍ 에칭 방법
US7759792B2 (en) Integrated circuit including parylene material layer
US9859235B2 (en) Underbump metallization structure
US8450619B2 (en) Current spreading in organic substrates
US11081391B2 (en) Wafer level dicing method and semiconductor device
TW202046415A (zh) 半導體裝置及製造半導體裝置的方法
CN107134413B (zh) 半导体装置以及制造的方法
US8536573B2 (en) Plating process and structure
US8450049B2 (en) Process for forming an anti-oxidant metal layer on an electronic device
US20150079782A1 (en) Liquid compositions and methods of fabricating a semiconductor device using the same
KR101313690B1 (ko) 반도체 소자의 본딩 구조물 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application