TWI725688B - 半導體結構及其製造方法 - Google Patents

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Abstract

一種半導體結構及其製造方法。所述半導體結構包括基底以及設置於所述基底上的III-V族化合物層。所述III-V族化合物層中具有彼此上下連通的n個溝槽，且n ≥ 2。在所述n個溝槽中，最上方的第1溝槽的寬度至最下方的第n溝槽的寬度為遞減的，且所述第n溝槽暴露出所述基底的一部分。

Description

半導體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種可釋放III-V族化合物層與基板之間的應力的半導體結構及其製造方法。
由於III-V族化合物具有高能量間隙、高導熱及化學穩定性等特性，因此一直受到積極地研究，且近年來已廣泛用於高電子遷移率電晶體（high electron mobility transistors，HEMT）、蕭特基能障二極體(Schottky barrier diode，SBD)等元件中。
然而，當在矽基底上磊晶成長III-V族化合物層之後，由於III-V族化合物層與矽基底之間的晶格不匹配（mismatch），因此會在III-V族化合物層與矽基底之間的界面處產生應力，因而容易導致所形成的結構受損。
本發明提供一種半導體結構，其可釋放III-V族化合物層與基底之間的應力。
本發明提供一種半導體結構的製造方法，其用以製造上述的半導體結構。
本發明的半導體結構包括基底以及設置於所述基底上的III-V族化合物層。所述III-V族化合物層中具有彼此上下連通的n個溝槽，且n ≥ 2。在所述n個溝槽中，最上方的第1溝槽的寬度至最下方的第n溝槽的寬度為遞減的，且所述第n溝槽暴露出所述基底的一部分。
在本發明的半導體結構的一實施例中，所述第n溝槽暴露出所述基底的表面。
在本發明的半導體結構的一實施例中，所述第n溝槽延伸至所述基底中。
在本發明的半導體結構的一實施例中，所述n個溝槽中的每一溝槽的側壁與所述基底的表面之間的夾角介於30°至90°之間。
在本發明的半導體結構的一實施例中，所述n個溝槽具有總深度D，且所述n個溝槽中的每一溝槽的深度介於D/n ± 50%之間。
在本發明的半導體結構的一實施例中，所述III-V族化合物層包括氮化鎵層。
本發明的半導體結構的製造方法包括以下步驟：提供基底；於基底上形成III-V族化合物層；以及於所述III-V族化合物層中依序形成彼此上下連通的n個溝槽，且n ≥ 2。在所述n個溝槽中，最上方的第1溝槽的寬度至最下方的第n溝槽的寬度為遞減的，且所述第n溝槽暴露出所述基底的一部分。
在本發明的半導體結構的製造方法的一實施例中，所述第n溝槽暴露出所述基底的表面。
在本發明的半導體結構的製造方法的一實施例中，所述第n溝槽延伸至所述基底中。
在本發明的半導體結構的製造方法的一實施例中，所述n個溝槽中的每一溝槽的側壁與所述基底的表面之間的夾角介於30°至90°之間。
在本發明的半導體結構的製造方法的一實施例中，所述n個溝槽具有總深度D，且所述n個溝槽中的每一溝槽的深度介於D/n ± 50%之間。
在本發明的半導體結構的製造方法的一實施例中，所述III-V族化合物層包括氮化鎵層。
在本發明的半導體結構的製造方法的一實施例中，按照所述第1溝槽至所述第n溝槽的順序形成所述n個溝槽。
基於上述，在本發明中，於III-V族化合物層中形成彼此上下連通的多個溝槽，且最下方的溝槽暴露出基底的一部分，亦即這些溝槽穿透III-V族化合物層，因此可以有效地釋放III-V族化合物層與基底之間的應力。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1C為依據本發明實施例所繪示的半導體結構的製造流程剖面示意圖。首先，請參照圖1A，提供基底100。基底100例如是矽基底。接著，於基底100上形成III-V族化合物層102。III-V族化合物層102例如為氮化鎵層。III-V族化合物層102的形成方法例如是進行磊晶成長製程。在本實施例中，III-V族化合物層102具有厚度D。此外，在本實施例中，III-V族化合物層102具有單層結構，但本發明不限於此。在其他實施例中，III-V族化合物層102也可以具有多層結構。
當III-V族化合物層102形成於基底100上之後，由於III-V族化合物層102與基底100之間的晶格不匹配，因此在III-V族化合物層102與基底100之間的界面處會產生應力。如此一來，後續所形成的元件容易因應力的影響而受損。特別是，當上述問題發生於晶片中的主要元件區時，往往導致整個晶片報廢而造成生產成本增加。因此，本發明致力於釋放因晶格不匹配而產生的應力，以下將對此進行詳細說明。
接著，請參照圖1B，於III-V族化合物層102中形成第一溝槽104。第一溝槽104的底部位於III-V族化合物層102中，亦即第一溝槽104不穿透III-V族化合物層102。在本實施例中，第一溝槽104具有深度d1。第一溝槽104的形成方法例如是進行圖案化製程，其詳細步驟為本領域技術人員所熟知，於此不另行說明。
之後，請參照圖1C，於第一溝槽104的底部所暴露出的III-V族化合物層102中形成第二溝槽106。在本實施例中，第二溝槽106暴露出基底100的表面，亦即第一溝槽104與第二溝槽106穿透III-V族化合物層102。第二溝槽106的形成方法例如是進行圖案化製程，其詳細步驟為本領域技術人員所熟知，於此不另行說明。第二溝槽106具有深度d2。也就是說，在本實施例中，第一溝槽104的深度d1與第二溝槽106的深度d2的總和即為III-V族化合物層102的厚度D。此外，由於第二溝槽106形成於第一溝槽104的底部所暴露出的III-V族化合物層102中，因此第二溝槽106的寬度小於第一溝槽104的寬度。如此一來，在第一溝槽104與第二溝槽106的側壁處可形成階梯結構。所述階梯結構可避免後續形成的金屬層殘留，下文將對此進行說明。
在本實施例中，由於形成於III-V族化合物層102中的第一溝槽104與第二溝槽106穿透III-V族化合物層102，因此可以有效地釋放III-V族化合物層102與基底100之間因晶格不匹配所產生的應力，且進而可避免後續所形成的元件因應力的影響而受損。
在本實施例中，先於III-V族化合物層102中形成具有較大寬度的第一溝槽104，再形成具有較小寬度的第二溝槽106，因此可避免第一溝槽104與第二溝槽106之間對準失誤的問題。若先形成具有較小寬度的第二溝槽106，再形成具有較大寬度的第一溝槽104，由於第二溝槽106的尺寸較小，因此不易於將第一溝槽104形成於所需的位置。
此外，在本實施例中，第一溝槽104的深度d1與第二溝槽106的深度d2各自為III-V族化合物層102的第一溝槽104的深度d1與第二溝槽106的深度d2的總和（在本實施例中可視為厚度D）的一半，但本發明不限於此，只要第一溝槽104的深度d1與第二溝槽106的深度d2各自介於（深度d1與深度d2的總和的一半）± 50%之間即可。換句話說，當III-V族化合物層102中形成2個凹槽時，每一個凹槽的深度皆介於（深度d1與深度d2的總和）/2 ± 50%之間。
由於III-V族化合物層102中的2個凹槽的側壁處具有階梯結構且深度d1與深度d2各自介於（深度d1與深度d2的總和的一半）± 50%之間，因此當後續的膜層形成於III-V族化合物層102上且覆蓋階梯結構時，藉由蝕刻製程可輕易地完全移除階梯結構上的膜層，避免階梯結構上存在殘留物。特別是，當上述的膜層為金屬層時，若蝕刻製程之後仍有金屬層殘留於階梯結構上，在對其他元件（尤其是高壓元件）的操作過程中會於這些殘留的金屬層處產生感應電流，因而對元件效能造成影響。
在本實施例中，第二溝槽106暴露出基底100的表面，但本發明不限於此。在其他實施例中，第二溝槽106也可以延伸至基底100中。以下將對此進行說明。
圖2為依據本發明另一實施例所繪示的半導體結構的剖面示意圖。在本實施例中，與圖1相同的元件將以相同的元件符號表示，且將不再對其進行說明。
請參照圖2，在本實施例中，第二溝槽106延伸至基底100中。此時，由於III-V族化合物層102中形成有2個溝槽，因此第一溝槽104的深度d1與第二溝槽106的深度d2仍各自介於（深度d1與深度d2的總和）/2 ± 50%之間。
也就是說，不論第二溝槽106暴露出基底100的表面或是延伸至基底100中，第一溝槽104的深度d1與第二溝槽106的深度d2皆必須介於（深度d1與深度d2的總和）/2 ± 50%之間，以有效地避免在後續製程中膜層殘留於由第一溝槽104與第二溝槽106所形成的階梯結構上。
此外，在上述各實施例中，第一溝槽104與第二溝槽106的側壁皆垂直於基底100的平面，但本發明不限於此。
圖3為依據本發明另一實施例所繪示的半導體結構的剖面示意圖。在本實施例中，與圖1相同的元件將以相同的元件符號表示，且將不再對其進行說明。
請參照圖3，在本實施例中，第一溝槽104的側壁與基底100的表面之間的夾角θ1介於30°至90°之間，且第二溝槽106的側壁與基底100的表面之間的夾角θ2介於30°至90°之間。也就是說，第一溝槽104與第二溝槽106皆具有傾斜的側壁。當第一溝槽104與第二溝槽106具有傾斜的側壁時，可更有效地避免在後續製程中膜層殘留於由第一溝槽104與第二溝槽106所形成的階梯結構上。
在第一溝槽104與第二溝槽106具有傾斜的側壁的情況下，第二溝槽106亦可暴露出基底100的表面或是延伸至基底100中（如圖2所示）。
在上述各實施例中，III-V族化合物層102中形成有2個凹槽，但本發明不限於此。在其他實施例中，可視實際需求而於III-V族化合物層102中形成更多個凹槽。
圖4為依據本發明另一實施例所繪示的半導體結構的剖面示意圖。在本實施例中，與圖1相同的元件將以相同的元件符號表示，且將不再對其進行說明。
請參照圖4，在本實施例中，III-V族化合物層102中形成有第一溝槽104、第二溝槽106與第三溝槽108，且第三溝槽108位於第一溝槽104與第二溝槽106之間。第三溝槽108的寬度小於第一溝槽104的寬度，且大於第二溝槽106的寬度。也就是說，最上方的溝槽的寬度至最下方的溝槽的寬度為遞減的。此外，第二溝槽106暴露出基底100的表面，亦即第一溝槽104、第二溝槽106與第三溝槽108穿透III-V族化合物層102。由於形成於III-V族化合物層102中的第一溝槽104、第二溝槽106與第三溝槽108穿透III-V族化合物層102，因此可以有效地釋放III-V族化合物層102與基底100之間因晶格不匹配所產生的應力，且進而可避免後續所形成的元件因應力的影響而受損。
此外，在本實施例中，III-V族化合物層102中形成有3個凹槽，因此每一個凹槽的深度皆介於（3個凹槽的總深度）/3 ± 50%之間。也就是說，第一溝槽104的深度d1、第二溝槽106的深度d2以及第三溝槽108的深度d3皆介於（深度d1、深度d2與深度d3的總和）/3 ± 50%之間，以有效地避免在後續製程中膜層殘留於由第一溝槽104、第二溝槽106與第三溝槽108所形成的階梯結構上。
同樣地，在其他實施例中，第一溝槽104、第二溝槽106與第三溝槽108皆可具有傾斜的側壁，且第二溝槽106亦可延伸至基底100中（如圖2所示）。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:基底 102:III-V族化合物層 104:第一溝槽 106:第二溝槽 108:第三溝槽 D:厚度 d1、d2、d3:深度 θ1、θ2:夾角
圖1A至圖1C為依據本發明實施例所繪示的半導體結構的製造流程剖面示意圖。 圖2為依據本發明另一實施例所繪示的半導體結構的剖面示意圖。 圖3為依據本發明另一實施例所繪示的半導體結構的剖面示意圖。 圖4為依據本發明另一實施例所繪示的半導體結構的剖面示意圖。
100:基底
102:III-V族化合物層
104:第一溝槽
106:第二溝槽
D:厚度
d1、d2:深度

Claims (11)

  1. 一種半導體結構，包括：基底；以及III-V族化合物層，設置於所述基底上；其中所述III-V族化合物層中具有彼此上下連通的n個溝槽，在所述n個溝槽中，最上方的第1溝槽的寬度至最下方的第n溝槽的寬度為遞減的，所述第n溝槽暴露出所述基底的一部分，且n
    Figure 108147941-A0305-02-0013-1
    2，其中所述n個溝槽具有總深度D，且所述n個溝槽中的每一溝槽的深度介於D/n±50%之間。
  2. 如申請專利範圍第1項所述的半導體結構，其中所述第n溝槽暴露出所述基底的表面。
  3. 如申請專利範圍第1項所述的半導體結構，其中所述第n溝槽延伸至所述基底中。
  4. 如申請專利範圍第1項所述的半導體結構，其中所述n個溝槽中的每一溝槽的側壁與所述基底的表面之間的夾角介於30°至90°之間。
  5. 如申請專利範圍第1項所述的半導體結構，其中所述III-V族化合物層包括氮化鎵層。
  6. 一種半導體結構的製造方法，包括：提供基底；於基底上形成III-V族化合物層；以及於所述III-V族化合物層中依序形成彼此上下連通的n個溝槽，其中在所述n個溝槽中，最上方的第1溝槽的寬度至最下方 的第n溝槽的寬度為遞減的，所述第n溝槽暴露出所述基底的一部分，且n
    Figure 108147941-A0305-02-0014-3
    2，其中所述n個溝槽具有總深度D，且所述n個溝槽中的每一溝槽的深度介於D/n±50%之間。
  7. 如申請專利範圍第6項所述的半導體結構的製造方法，其中所述第n溝槽暴露出所述基底的表面。
  8. 如申請專利範圍第6項所述的半導體結構的製造方法，其中所述第n溝槽延伸至所述基底中。
  9. 如申請專利範圍第6項所述的半導體結構的製造方法，其中所述n個溝槽中的每一溝槽的側壁與所述基底的表面之間的夾角介於30°至90°之間。
  10. 如申請專利範圍第6項所述的半導體結構的製造方法，其中所述III-V族化合物層包括氮化鎵層。
  11. 如申請專利範圍第6項所述的半導體結構的製造方法，其中按照所述第1溝槽至所述第n溝槽的順序形成所述n個溝槽。
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