JP6863574B2 - 半導体装置の製造方法 - Google Patents

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Description

本件は半導体装置の製造方法に関する。
ロウ材を用いて半導体装置を実装基板に実装する技術が知られている（例えば特許文献１）。
特開２０１５−３５４９５号公報
しかし半導体装置の接合面に半導体層と金属層とが混在していると、ロウ材との接合が不安定になり、接合強度が低下する。本願発明は、上記課題に鑑み、接合を安定させることが可能な半導体装置の製造方法を提供することを目的とする。
本発明の一形態は、半導体基板の第１面の全面にニッケルを含む第１金属層を形成する工程と、前記第１金属層をシードメタルとしてメッキ処理を行うことで、前記半導体基板の第１面のうちスクライブライン以外の領域にメッキ層を形成する工程と、前記半導体基板の第１面の全面に、前記第１金属層および前記メッキ層の表面にニッケルまたはチタンを含む第２金属層を形成する工程と、前記半導体基板の第１面のうち、前記スクライブラインに前記第１金属層が残存し、前記スクライブライン以外の領域に前記第２金属層が残存するように、前記第２金属層をエッチングする工程と、前記エッチングする工程の後に、前記スクライブラインに前記第１金属層が残存している状態において、前記スクライブラインにおける前記半導体基板を切断する工程と、を有する半導体装置の製造方法である。
上記発明によれば、接合を安定させることが可能な半導体装置の製造方法を提供することが可能となる。
図１（ａ）は実施例１に係る半導体装置を例示する平面図である。図１（ｂ）は図１（ａ）の線Ａ−Ａに沿った断面図である。 図２（ａ）から図２（ｃ）は半導体装置の製造方法を例示する断面図である。 図３（ａ）から図３（ｃ）は半導体装置の製造方法を例示する断面図である。 図４（ａ）から図４（ｃ）は半導体装置の製造方法を例示する断面図である。 図５（ａ）から図５（ｃ）は半導体装置の製造方法を例示する断面図である。 図６（ａ）から図６（ｃ）は半導体装置の製造方法を例示する断面図である。 図７（ａ）から図７（ｃ）は半導体装置の製造方法を例示する断面図である。 図８（ａ）および図８（ｂ）は比較例に係る半導体装置の製造方法を例示する断面図である。 図９は半導体装置を例示する断面図である。
本発明の一形態は、（１）半導体基板の第１面の全面にニッケルを含む第１金属層を形成する工程と、前記第１金属層をシードメタルとしてメッキ処理を行うことで、前記半導体基板の第１面のうちスクライブライン以外の領域にメッキ層を形成する工程と、前記半導体基板の第１面の全面に、前記第１金属層および前記メッキ層の表面にニッケルまたはチタンを含む第２金属層を形成する工程と、前記半導体基板の第１面のうち、前記スクライブラインに前記第１金属層が残存し、前記スクライブライン以外の領域に前記第２金属層が残存するように、前記第２金属層をエッチングする工程と、前記エッチングする工程の後に、前記スクライブラインに前記第１金属層が残存している状態において、前記スクライブラインにおける前記半導体基板を切断する工程と、を有する半導体装置の製造方法である。スクライブラインには第１金属層が残存する。このためロウ材が第１金属層およびメッキ層と接合し、接合を安定させることができる。
（２）前記半導体基板を前記第１面から前記第１面とは反対側の第２面にかけて貫通するビアホールを形成する工程を有し、前記第１金属層、前記メッキ層および前記第２金属層は、前記ビアホールの内側から前記半導体基板の第１面にかけて形成され、前記第２金属層をエッチングする工程の後、前記ビアホールの内側において前記第２金属層が残存することが好ましい。第２金属層によりビアホール内へのロウ材の侵入を抑制し、クラックなどを抑制することができる。
（３）前記半導体基板を切断する工程の後、前記半導体基板の第１面の周縁部には前記第１金属層が残存することが好ましい。これにより第１金属層とロウ材とが接触するため、接合強度が高まる。
（４）前記第２金属層を形成する工程において、前記第２金属層は前記半導体基板の第１面全体を覆うように形成されることが好ましい。全体に形成された第２金属層をエッチングすることで、所望の位置に第２金属層を残存させることができる。
（５）前記第２金属層をエッチングする工程は、ヨウ素系エッチング液、アルゴンガスおよびフッ素系ガスの何れかを用いて実行されることが好ましい。これによりエッチング処理後に第１金属層が残存する。第１金属層がロウ材と接合することで、接合強度を高めることができる。
本発明の実施例について説明する。
（半導体装置）
図１（ａ）は実施例１に係る半導体装置１００を例示する平面図である。図１（ａ）に示すように、半導体装置１００は、基板１０、ゲートパッド１２、ゲートフィンガー１３、ソースパッド１４、ソースフィンガー１５、ドレインパッド１６およびドレインフィンガー１７を有する電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。基板１０は、炭化珪素（ＳｉＣ）の絶縁基板１１および半導体層１９を含む半導体基板である。半導体層１９には窒化ガリウム（ＧａＮ）のチャネル層、および窒化アルミニウムガリウム（ＡｌＧａＮ）の電子供給層などが形成されている。
各パッドおよび各フィンガーは基板１０の上面に設けられている。ゲートフィンガー１３はゲートパッド１２から延伸する。ソースフィンガー１５はソースパッド１４から延伸する。ドレインフィンガー１７はドレインパッド１６から延伸する。ソースフィンガー１５、ドレインフィンガー１７およびゲートフィンガー１３は順に並んでいる。ソースパッド１４、ソースフィンガー１５、ドレインパッド１６およびドレインフィンガー１７は、例えばチタン（Ｔｉ）層とアルミニウム（Ａｌ）層とを積層したオーミック電極、およびその上のＡｕの配線層などで形成されている。ゲートパッド１２およびゲートフィンガー１３は、例えばニッケル（Ｎｉ）層、パラジウム（Ｐｄ）層、およびＡｕ層などを積層したものである。
図１（ｂ）は図１（ａ）の線Ａ−Ａに沿った断面図であり、実装基板３０に実装された状態を示している。図１（ａ）および図１（ｂ）に示すように、基板１０には、基板１０を上面から下面にかけて貫通するビアホール１０ａが設けられている。ソースパッド１４はビアホール１０ａと重なっており、ビア受けパッドとして機能する。
図１（ｂ）に示すように、基板１０の下面には金属層２０（第１金属層）およびメッキ層２２が設けられている。金属層２０は基板１０の表面（図１（ｂ）では下面）からビアホール１０ａの内壁にわたり連続して設けられ、ソースパッド１４の下面に接触している。メッキ層２２には基準電位（例えばグランド電位）が供給される。メッキ層２２は後述のように金属層２０を用いたメッキ処理により形成され、ビアホール１０ａの内側から外側にわたって、金属層２０の表面に設けられている。金属層２４（第２金属層）は、ビアホール１０ａの内側から外側にわたって、メッキ層２２の表面に設けられている。基板１０の表面が広がる方向において、メッキ層２２は金属層２４よりも大きく延伸し、金属層２０はメッキ層２２よりも大きく延伸する。
金属層２０は、例えば基板１０に近い方から厚さ５０〜２００ｎｍのニッケル−クロム合金（Ｎｉ−Ｃｒ）層と厚さ５０〜２００ｎｍの金（Ａｕ）層とを積層したものである（Ｎｉ−Ｃｒ／Ａｕ）。メッキ層２２は例えばＡｕなどの金属で形成されている。金属層２４は例えばＮｉ−Ｃｒなどの金属で形成されている。金属層２０およびメッキ層２２の表面は、金属層２４に比べロウ材に対する濡れ性が高い。メッキ層２２の厚さは例えば５〜１０μｍ、金属層２４の厚さは例えば１０〜５０ｎｍである。
図１（ｂ）に示すように、半導体装置１００は、ロウ材３２を用いて、実装基板３０に搭載することができる。ロウ材３２は、例えば金錫を含む合金（Ａｕ−Ｓｎ）または銀（Ａｇ）などの金属により形成されている。ロウ材３２は金属層２０、金属層２４およびメッキ層２２に接触する。ロウ材３２は金属層２４に対する濡れ性が悪いため、ビアホール１０ａの内部には侵入しにくく、内部に充填されない。
（半導体装置の製造方法）
図２（ａ）から図７（ｃ）は半導体装置１００の製造方法を例示する断面図である。図２（ａ）に示すように、例えば蒸着法およびリフトオフ法などにより、基板１０の一方の面にソースパッド１４を形成し、さらに図２（ａ）では不図示のゲートパッド、ドレインパッドおよびフィンガーなどを形成する。ワックス４２を用いて、基板１０をガラスの支持基板４０に貼り付ける。基板１０はウェハ状態である。図２（ｂ）に示すように、上から絶縁基板１１を研削し、厚さを例えば１００μｍとする。図２（ｃ）に示すように、例えばスパッタリング法により、基板１０の表面（第１面）から支持基板４０の表面にかけて、例えばＮｉ−Ｃｒ／Ａｕの金属層４４を形成する。
図３（ａ）に示すように、レジストパターニングにより、金属層４４の表面であって、ソースパッド１４と重なる位置にフォトレジスト４６を形成する。図３（ｂ）に示すように、金属層４４を給電線に用いたメッキ処理により、Ａｕのメタルマスク４８を形成する。図３（ｃ）に示すように、フォトレジスト４６を除去する。
図４（ａ）に示すように、メタルマスク４８をマスクとするエッチング処理により、金属層４４および基板１０のうち、ソースパッド１４と重なる部分を除去する。これにより、基板１０に、ソースパッド１４まで達するビアホール１０ａが形成される。図４（ｂ）に示すように、エッチング処理により金属層４４およびメタルマスク４８を除去する。図４（ｃ）に示すように、例えばスパッタリング法により、基板１０の表面の全面にＮｉ−Ｃｒ／Ａｕの金属層２０を形成する。金属層２０中のＮｉ−Ｃｒ層およびＡｕ層それぞれの厚さは例えば２００ｎｍである。金属層２０は、支持基板４０の表面、基板１０の表面（第１面）、ビアホール１０ａの内壁およびソースパッド１４の表面にかけて連続的に形成される。
図５（ａ）に示すように、レジストパターニングを行い、フォトレジスト５０を形成する。フォトレジスト５０は基板１０の周縁部およびスクライブライン１０ｂに設けられる。図５（ｂ）に示すように、金属層２０をシードメタルとして用いたメッキ処理により、Ａｕのメッキ層２２を形成する。メッキ層２２は金属層２０上のフォトレジスト５０のある領域には形成されず、フォトレジスト５０のない領域に形成される。図５（ｃ）に示すようにフォトレジスト５０を除去する。基板１０のうちスクライブライン１０ｂにメッキ層２２は形成されず、金属層２０が露出する。
図６（ａ）に示すように、例えばスパッタリング法により、金属層２０の表面に例えば厚さ４０ｎｍのＮｉ−Ｃｒの金属層２４を形成する。金属層２４は支持基板４０の表面、基板１０の表面、ビアホール１０ａの内壁およびソースパッド１４の表面にかけて連続的に形成される。スクライブライン１０ｂにおいて、金属層２４は金属層２０を覆う。図６（ｂ）に示すように、ビアホール１０ａ内にフォトレジスト５２を形成する。図６（ｃ）に示すように、例えばヨウ素系エッチング液を用いてエッチング処理を行うことにより、金属層２０が残存するように、フォトレジスト５２から露出する金属層２４を除去する。金属層２０と金属層２４とは、ヨウ素系エッチング液（ヨウ化カリウム水溶液にヨウ素を溶解させた液を指す）を用いているため、何れもエッチングされてしまう。スクライブライン１０ｂはダイシングされるため、金属層２０を残存させる必要がない。しかし、実施例１においては、わざわざ金属層２０を残存させるように、金属層２４をエッチングする。後述するが、金属層２０をスクライブライン１０ｂ残存させることで、ロウ材３２との接合強度を高めることができるからである。なお、スクライブライン１０ｂ以外の領域である、ビアホール１０ａ内およびその周辺において、金属層２４は残存する。金属層２０と金属層２４は、それぞれ上記以外の材料として、次の材料、およびエッチング液（またはエッチングガス）を用いることもできる。例えば、金属層２０がＮｉ−Ｃｒ／Ｃｕ、金属層２４がＮｉ−Ｃｒの場合には、塩化第２鉄（ＦｅＣｌ３）のエッチング液を用いることができる。さらに、金属層２０がＮｉ−Ｃｒ／Ｃｕで金属層２４がＴｉの場合、および金属層２０がＮｉ−Ｃｒ／Ａｕで金属層２４がＴｉの場合には、アルゴンガスによるミリングやフッ素系ガスを用いることもできる。また、金属層２０は、スパッタリング法以外にも蒸着・リフトオフ法により形成することもできる。
図７（ａ）に示すようにフォトレジスト５２を除去する。図７（ｂ）に示すように、例えば１００〜２００℃の高温で熱処理を行い、基板１０を支持基板４０から剥離する。剥離の後、基板１０を有機溶剤などで洗浄する。図７（ｃ）に示すように、基板１０のメッキ層２２が設けられた側の面をテープ５４に貼り付ける。その後、ダイシング処理を行い、図７（ｃ）に矢印で示すようにスクライブライン１０ｂにおいて基板１０を切断する。これにより半導体装置１００が形成される。スクライブライン１０ｂの幅Ｗ１は、ダイシングで切断される幅Ｗ２より大きいため、金属層２０は基板１０の周縁部に残存する。すなわち基板１０の表面には、周辺部から中央部にかけて、金属層２０、メッキ層２２および金属層２４がそれぞれ露出する。例えば図１（ｂ）に示したように、半導体装置１００の下面を溶融したロウ材３２に接触させると、Ａｕ−Ｓｎのロウ材３２は金属層２０およびメッキ層２２に濡れ広がる。ロウ材３２を固化することで、実装基板３０に実装することができる。
（比較例）
図８（ａ）および図８（ｂ）は比較例に係る半導体装置１００Ｒの製造方法を例示する断面図である。実施例１と同じ構成については説明を省略する。図８（ａ）に示すように、エッチング処理により、金属層２４とともに金属層２０も除去する。スクライブライン１０ｂ上に金属層２０は残存しない。図８（ｂ）に示すようにダイシング処理を行う。基板１０の外周部には金属層２０は残存せず、基板１０の表面が露出する。
図９は半導体装置１００Ｒを例示する断面図であり、実装基板３０に実装した状態を示している。基板１０および金属層２４はメッキ層２２に比べて、ロウ材３２への濡れ性が低い。このため、図９に示すように、ロウ材３２はメッキ層２２に濡れ広がるが、基板１０および金属層２４には濡れ広がりにくい。したがってロウ材３２は半導体装置１００Ｒの外周部には接触しない。このように濡れ性の異なる面が多いと、ロウ材３２との接合が不安定になり、半導体装置１００Ｒのロウ材３２との接合強度が低下する。比較例のように、エッチング処理により金属層２４とともに金属層２０をスクライブライン１０ｂから除去することがある。これによりダイシング後に基板１０が露出し、ロウ材３２との濡れ性が悪化してしまう。
これに対し実施例１によれば、図６（ｂ）に示したように、エッチング処理によりスクライブライン１０ｂから金属層２４を除去するが、金属層２０は残存させる。このため、図７（ｃ）に示したように、ダイシング後の基板１０の外周部に金属層２０が露出する。金属層２０およびメッキ層２２のロウ材３２に対する濡れ性は金属層２４に比べて高い。実施例１によれば、半導体装置１００の表面に濡れ性の高い部分が多くなるため、ロウ材３２は金属層２０およびメッキ層２２に濡れ広がり、図１（ｂ）のようにロウ材３２は金属層２０およびメッキ層２２に接合する。この結果、実施例１によれば、接合が安定し、接合強度が向上する。すなわち基板１０と実装基板３０との間の剥離を抑制することができる。
エッチング処理において、スクライブライン１０ｂから金属層２４を除去し、かつ金属層２０を残存させるため、金属層２０は金属層２４に対してエッチング選択性を有することが好ましい。例えば金属層２０の表面はＡｕ、金属層２４はＮｉ−Ｃｒ、エッチャントは例えば塩酸とすることで、金属層２０と金属層２４とのエッチング選択比が大きくなり、金属層２０を残存させることができる。
図１（ｂ）に示すように、基板１０にはビアホール１０ａが形成され、ビアホールの内側から基板１０の表面にかけて金属層２０、メッキ層２２および金属層２４が形成される。金属層２４のロウ材３２への濡れ性は、金属層２０およびメッキ層２２に比べて低いため、溶融したロウ材３２がビアホール１０ａの内側に入りにくい。例えばビアホール１０ａ内にロウ材３２が入り込み固化すると、熱膨張係数の違いに起因して、メッキ層２２などにクラックが発生する恐れがある。実施例１によれば、金属層２４によりロウ材３２のビアホール１０ａ内への侵入を抑制することができる。このためロウ材３２が固化してもクラックは抑制される。
金属層２０、メッキ層２２および金属層２４はソースパッド１４、ビアホール１０ａの内壁および基板１０の下面に連続的に形成される。このため金属層２４によりロウ材３２の侵入を抑制し、かつ金属層２０およびメッキ層２２によりロウ材３２との強固な接合をすることができる。また、金属層２４はビアホール１０ａ内へのロウ材３２の侵入抑制以外の目的を有してもよい。
ダイシング処理後、基板１０の周縁部には金属層２０が残存する。これによりロウ材３２は基板１０の周縁部において金属層２０と接合する。したがって接合強度が向上する。図７（ｃ）に示すように、スクライブライン１０ｂの幅Ｗ１は、ダイシングで切断される幅Ｗ２より大きいことにより、金属層２０を残存させることができる。
金属層２０はＮｉを含み、金属層２４はＮｉまたはＴｉを含むものとすることができる。材料が互いに異なり、かつエッチング選択性を有するため、金属層２４を除去し、金属層２０を残存させることができる。
金属層２０の表面およびメッキ層２２は同じ材料を含むことが好ましく、例えばＡｕなど濡れ性の高い材料とすることで接合がより安定する。また、例えば金属層２０はＡｕを含み、金属層２４はＮｉ−Ｃｒで形成することができる。金属層２０およびメッキ層２２はＡｕ以外に例えばＣｕで形成してもよい。金属層２４は例えばＴｉで形成してもよい。
金属層２０の露出面の面積は、基板１０の下面の面積の１０％以上を占めることが好ましく、例えば１５％以上、２０％以上などを占めてもよい。これによりロウ材３２との接合強度を高めることができる。また、基板１０上に形成される半導体装置の収集率を考慮すると、金属層２０の露出面積は３０％以下が好ましい。
基板１０の半導体層１９には、例えば窒化物半導体を含むＦＥＴなどが形成されている。窒化物半導体とは、窒素（Ｎ）を含む半導体であり、例えば窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などがある。基板１０は、窒化物半導体以外に、例えば砒素系半導体などの化合物半導体を含んでもよい。砒素系半導体とはガリウム砒素（ＧａＡｓ）など砒素（Ａｓ）を含む半導体である。またＦＥＴ以外のトランジスタなどが形成されていてもよい。基板１０の絶縁基板１１はＳｉＣ、シリコン（Ｓｉ）またはサファイアなどで形成される。半導体装置１００は例えば増幅器として機能するが、他の機能を有してもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１０ａ ビアホール
１０ｂ スクライブライン
１１ 絶縁基板
１２ ゲートパッド
１３ ゲートフィンガー
１４ ソースパッド
１５ ソースフィンガー
１６ ドレインパッド
１７ ドレインフィンガー
１９ 半導体層
２０、２４、４４ 金属層
２２ メッキ層
３０ 実装基板
３２ ロウ材
４０ 支持基板
４２ ワックス
４６、５０、５２ フォトレジスト
４８ メタルマスク
５４ テープ
１００、１００Ｒ 半導体装置

Claims (5)

  1. 半導体基板の第１面の全面にニッケルを含む第１金属層を形成する工程と、
    前記第１金属層をシードメタルとしてメッキ処理を行うことで、前記半導体基板の前記第１面のうちスクライブライン以外の領域にメッキ層を形成する工程と、
    前記半導体基板の前記第１面の全面に、前記第１金属層および前記メッキ層の表面にニッケルまたはチタンを含む第２金属層を形成する工程と、
    前記半導体基板の前記第１面のうち、前記スクライブラインに前記第１金属層が残存し、前記スクライブライン以外の領域に前記第２金属層が残存するように、前記第２金属層をエッチングする工程と、
    前記エッチングする工程の後に、前記スクライブラインに前記半導体基板および前記第１金属層が残存している状態において、前記スクライブラインにおける前記半導体基板および前記第１金属層を切断する工程と、
    前記半導体基板および前記第１金属層を切断する工程で形成された半導体チップを、ロウ材を用いて実装基板に実装する工程と、を有し、
    前記ロウ材は、前記半導体チップの前記第１面と前記実装基板との間に設けられる、半導体装置の製造方法。
  2. 前記半導体基板を前記第１面から前記第１面とは反対側の第２面にかけて貫通するビアホールを形成する工程を有し、
    前記第１金属層、前記メッキ層および前記第２金属層は、前記ビアホールの内側から前記半導体基板の前記第１面にかけて形成され、
    前記第２金属層をエッチングする工程の後、前記ビアホールの内側において前記第２金属層が残存する請求項１に記載の半導体装置の製造方法。
  3. 前記半導体基板を切断する工程の後、前記半導体基板の前記第１面の周縁部には前記第１金属層が残存する請求項１または２に記載の半導体装置の製造方法。
  4. 前記第２金属層を形成する工程において、前記第２金属層は前記半導体基板の前記第１面全体を覆うように形成される請求項１から３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記切断する工程は、前記半導体基板の前記第１面とは反対側の第２面から前記第１面に向けて切断する工程である請求項１から４のいずれか一項に記載の半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019145546A (ja) 2018-02-16 2019-08-29 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
TWI715497B (zh) * 2020-05-14 2021-01-01 劉台徽 串疊連接的電力電子器件封裝方法及其封裝結構

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176760A (ja) * 1993-12-17 1995-07-14 Oki Electric Ind Co Ltd Ｐｈｓ構造を有するウエハおよびその製造方法
JPH07193214A (ja) * 1993-12-27 1995-07-28 Mitsubishi Electric Corp バイアホール及びその形成方法
JP3724110B2 (ja) * 1997-04-24 2005-12-07 三菱電機株式会社 半導体装置の製造方法
JP2868008B1 (ja) * 1997-11-21 1999-03-10 日本電気株式会社 半導体装置及びその製造方法
JP2002203929A (ja) * 2001-01-05 2002-07-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003007708A (ja) * 2001-06-19 2003-01-10 Toshiba Corp 半導体装置及びその製造方法
JP3587806B2 (ja) * 2001-07-31 2004-11-10 ユーディナデバイス株式会社 半導体装置及び製造方法
TW200629440A (en) * 2005-02-03 2006-08-16 Advanced Semiconductor Eng Bumping process and wafer structure
JP2006278417A (ja) * 2005-03-28 2006-10-12 Fujikura Ltd 半導体装置及び半導体装置の製造方法
US7829386B2 (en) * 2005-08-17 2010-11-09 General Electric Company Power semiconductor packaging method and structure
JP2010003796A (ja) * 2008-06-19 2010-01-07 Mitsubishi Electric Corp 半導体装置及びその製造方法
US7982292B2 (en) * 2008-08-25 2011-07-19 Infineon Technologies Ag Semiconductor device
JP5308145B2 (ja) * 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5758065B2 (ja) * 2009-03-25 2015-08-05 関東化学株式会社 金とニッケルの選択エッチング液
JP5546194B2 (ja) * 2009-10-01 2014-07-09 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US8114712B1 (en) * 2010-12-22 2012-02-14 General Electric Company Method for fabricating a semiconductor device package
TW201344869A (zh) * 2012-04-18 2013-11-01 Win Semiconductors Corp 半導體元件背面銅金屬之改良結構及其製程方法
CN103531571B (zh) * 2012-07-05 2016-09-28 讯忆科技股份有限公司 晶圆焊垫的化镀镍凸块结构及其制造方法
US8994182B2 (en) * 2012-12-21 2015-03-31 Cree, Inc. Dielectric solder barrier for semiconductor devices
US8970010B2 (en) * 2013-03-15 2015-03-03 Cree, Inc. Wafer-level die attach metallization
JP2015035495A (ja) 2013-08-08 2015-02-19 住友電工デバイス・イノベーション株式会社 半導体装置及びその製造方法
WO2015049852A1 (ja) * 2013-10-01 2015-04-09 パナソニックＩｐマネジメント株式会社 半導体装置
JP6277693B2 (ja) * 2013-11-29 2018-02-14 三菱電機株式会社 半導体装置
DE102014106570B4 (de) * 2014-05-09 2016-03-31 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit Schalteinrichtung und Anordnung hiermit
TWI560758B (en) * 2014-10-20 2016-12-01 Niko Semiconductor Co Ltd Manufacturing method of wafer level chip scale package structure
US10312194B2 (en) * 2016-11-04 2019-06-04 General Electric Company Stacked electronics package and method of manufacturing thereof

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