TW201917846A - 扇出型半導體封裝模組 - Google Patents

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金恩實
高永寬
黑柳秋久
金鎭洙
明俊佑
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Abstract

一種扇出型半導體封裝模組，包括具有第一貫穿孔及第二貫穿孔的核心構件。半導體晶片位於第一貫穿孔中且具有含連接墊的主動面以及與主動面相對的非主動面。另一被動組件位於第二貫穿孔中。第一包封體覆蓋核心構件的至少部分及被動組件的至少部分，且填充第二貫穿孔的至少部分。強化構件位於第一包封體上。第二包封體覆蓋半導體晶片的至少部分，且填充第一貫穿孔的至少部分。連接構件位於核心構件上、半導體晶片的主動面上及被動組件上，且包括電性連接至連接墊及被動組件的重佈線層。

Description

扇出型半導體封裝模組
本揭露是有關於一種半導體封裝模組，在所述半導體封裝模組中半導體晶片及多個被動組件被安裝在單個封裝上以被模組化。 [相關申請案的交叉引用] 本申請案主張2017年10月27日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0141139號的優先權的權益，所述韓國申請案的揭露內容以全文引用的方式併入本文中。
行動裝置的顯示器的尺寸增大使得所需的電池容量增加。增加的電池容量促使行動裝置中電池所佔用的面積增加，以致需要減小印刷電路板（PCB）的尺寸。因此，組件的可用安裝面積已被減小，進而使得對模組化的好處（interest）不斷增加。
安裝相關技術中多個組件的一實例可包括板上晶片（chip on board，COB）技術。板上晶片安裝是一種使用表面安裝技術（surface-mount technology，SMT）將個別的被動元件及半導體封裝安裝到印刷電路板上的方案。然而，在該種安裝方案中，儘管存在價格優勢，但為了保持組件之間的最小間隔需要較大的安裝面積，組件之間的電磁干擾（EMI）可能較高，且特別是，半導體晶片與被動組件之間的距離較大，這可能會增加電氣雜訊（electric noise）。
本揭露的一個樣態提供一種扇出型半導體封裝模組，其中半導體晶片及多個被動組件的安裝面積顯著減小，半導體晶片及被動組件之間的電性通路的長度顯著減小，良率問題獲得解決，且易於控制包封體的樹脂流動，同時亦易於控制模組的翹曲。
根據本揭露的一個樣態，可將多個被動組件及半導體晶片嵌入單個封裝中以被模組化，可在兩個操作中密封被動組件及半導體晶片，且可替一些包封體引入強化構件。
根據本揭露的一個樣態，扇出型半導體封裝模組可包括具有第一貫穿孔及第二貫穿孔的核心構件，且第一貫穿孔及第二貫穿孔彼此分隔。半導體晶片位於第一貫穿孔中，且具有含連接墊的主動面以及與主動面相對的非主動面。被動組件位於第二貫穿孔中。第一包封體覆蓋核心構件的至少部分及被動組件的至少部分，且填充第二貫穿孔的至少部分。強化構件位於第一包封體上。第二包封體覆蓋半導體晶片的至少部分，且填充第一貫穿孔的至少部分。連接構件位於核心構件、半導體晶片的主動面及被動組件上，且包括電性連接至連接墊及被動組件的重佈線層。
在下文中，將參照所附圖式闡述本揭露中的各實施例。
然而，本揭露可被例示為諸多不同形式且不應被解釋為僅限於本文所述的具體實施例。更確切而言，提供該些實施例是為了讓本揭露內容徹底且完整，並向本技術領域中具有通常知識者充分傳達本揭露的範圍。
在本說明書全文中，應理解，當稱一元件（例如，層、區域或晶圓（基板））位於另一元件「上」、「連接至」或「耦合至」另一元件時，所述元件可直接位於所述另一元件「上」、直接「連接至」或直接「耦合至」所述另一元件或其間可存在其他居中的元件。反之，當稱一元件「直接位於」另一元件「上」、「直接連接至」或「直接耦合至」另一元件時，則其間不可存在其他居中的元件或層。在全文中，相同的編號指稱相同的元件。本文中所使用的用語「及/或」包括相關列出項目的其中一項或多項的任意組合及所有組合。
將顯而易見，儘管本文中可能使用「第一」、「第二」、「第三」等用語來闡述各種構件、組件、區域、層及/或區段，然而該些構件、組件、區域、層及/或區段不應受限於該些用語。該些用語僅用於區分各個構件、組件、區域、層或區段。因此，在不背離示例性實施例的教示內容的條件下，以下所論述的第一構件、第一組件、第一區域、第一層或第一區段可被稱為第二構件、第二組件、第二區域、第二層或第二區段。
在本文中，為便於說明，可使用例如「在……之上」、「上方的」、「在……之下」及「下方的」等空間相對性用語來闡述圖式中所示的一個元件相對於另外一個或多個元件的關係。應理解，空間相對性用語意在囊括裝置在除了圖式中所示的定向以外的其他在使用中或操作中的不同定向。舉例而言，若翻轉圖式中的裝置，則描述為在其他元件「之上」或「上方」的元件此時即被定向為在其他元件或特徵「之下」或「下方」。因此，用語「在……之上」可依據圖式中的特定方向而包含上方及下方兩種定向。所述裝置可以其他方式定向（旋轉90度或其他定向），而本文中所用的空間相對性描述語可相應地進行解釋。
本文所用術語僅用於闡述特定實施例，且本揭露不以此為限。
以下，將參照對本揭露的各實施例進行說明的示意圖來闡述本揭露的各實施例。在圖式中，舉例而言，由於製造技術及/或容差，可估算所示形狀的各種修改形式。因此，本揭露的實施例不應被解釋為僅限於本文所示的特定形狀的區域，而是例如包括製造中導致的形狀變化。以下實施例亦可單獨形成、以組合形成或以部分組合形成。
下述本揭露的內容可具有各式組態，且其中僅提出所需組態，但本揭露不以此為限。 電子裝置
圖1為說明電子裝置系統的一實例的方塊示意圖。
參考圖1，電子裝置1000中可容納主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等。晶片相關組件1020亦可包括應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等。晶片相關組件1020可另外包括邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080，或其他未繪示的組件，包括音訊編解碼器、視訊編解碼器、功率放大器、羅盤、加速度計、陀螺儀、揚聲器、大容量儲存裝置（例如硬碟驅動機）、光碟（compact disk，CD）驅動機、數位多功能光碟（digital versatile disk，DVD）驅動機等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位靜態照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而亦可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的一實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，例如半導體封裝1121，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。 半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片可因外部物理性或化學性影響而受損，且不能自身充當已完成的半導體產品。更確切而言，半導體晶片是被封裝的，且在電子裝置等中以被封裝的狀態使用。
由於半導體晶片與電子裝置的主板之間可能存在電性連接方面的電路寬度差異，因而可能需要半導體封裝。半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，而電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而可能需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視其結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。 扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4包括說明扇入型半導體封裝的封裝製程的剖面示意圖。
參照所述圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。由於連接墊2222在尺寸上是顯著小的，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸來形成連接構件2240以重佈線連接墊2222。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成向連接墊2222外露的通孔孔洞2243h，並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。故可藉由一系列步驟來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有將半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置在半導體晶片內的一種封裝形式，可具有優異的電性特性，並可以低成本進行生產。因此，許多安裝在智慧型電話中的元件已以扇入式半導體封裝形式製造，且已被開發用於進行快速的訊號傳送並同時具有相對較小的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子都需要配置在半導體晶片內部，因此扇入型半導體封裝的空間限制很大。難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以讓扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明安裝於印刷電路板上且最終安裝於電子裝置的主板上的扇入型半導體封裝的剖面示意圖。
圖6為說明嵌入印刷電路板中且最終安裝於電子裝置的主板上的扇入型半導體封裝的剖面示意圖。
參照所述圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可由印刷電路板2301再次重佈線。扇入型半導體封裝2200可在安裝於印刷電路板2301上的狀態下最終安裝於電子裝置的主板2500上。可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外表面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的印刷電路板2302中。半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入印刷電路板2302中的狀態下由印刷電路板2302再次重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的印刷電路板上且可接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在嵌入印刷電路板中的狀態下在電子裝置的主板上安裝並使用。 扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層123等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置。在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置在半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置，如上所述。因此，即便半導體晶片的尺寸減小，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的區域之外的扇出區域，進而使得標準化球佈局實際上可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的印刷電路板等即可安裝於電子裝置的主板2500上。
由於扇出型半導體封裝無須使用單獨的印刷電路板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用印刷電路板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般疊層封裝（POP）類型更小型的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如印刷電路板等的印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。 半導體封裝模組
圖9為說明本揭露的一例示性扇出型半導體封裝模組的剖面示意圖。
圖10為沿圖9的半導體封裝的剖線I-I’所截取的平面示意圖。
參照圖9及圖10，根據本例示性實施例的扇出型半導體封裝模組100A可包括具有第一貫穿孔100HA、第二貫穿孔100HB、第三貫穿孔100HC、第四貫穿孔100HD、第五貫穿孔100HE及第六貫穿孔100HF的核心構件110。半導體晶片120位於第一貫穿孔100HA中且具有含連接墊122的主動面以及與主動面相對的非主動面。第一貫穿孔100HA中至少有與半導體晶片120並排設置的一個被動組件125A。第二貫穿孔100HB至第六貫穿孔100HF中亦至少有一個被動組件。在圖10中，五個被動組件125B位於第二貫穿孔100HB中，七個被動組件125C位於第三貫穿孔100HC中，八個被動組件125D位於第四貫穿孔100HD中，兩個被動組件125E位於第五貫穿孔100HE中，且一個被動部件125F位於第六貫穿孔100HF中。第一包封體131覆蓋核心構件110的至少部分以及被動組件125B的至少部分、被動組件125C的至少部分、被動組件125D的至少部分、被動組件125E的至少部分及被動組件125F的至少部分，並填充第二貫穿孔100HB的至少部分、第三貫穿孔100HC的至少部分、第四貫穿孔100HD的至少部分、第五貫穿孔100HE的至少部分及第六貫穿孔100HF的至少部分。強化構件180位於第一包封體131上。第二包封體132半導體晶片120及被動組件125A，且填充第一貫穿孔100HA。連接構件140位於核心構件110上、半導體晶片120的主動面上，以及被動組件125A上、被動組件125B上、被動組件125C上、被動組件125D上、被動組件125E上及被動組件125F上。連接構件140包括電性連接至連接墊122、被動組件125A、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F的重佈線層142。鈍化層150位於連接構件140上。凸塊下金屬層160位於鈍化層150的開口中並電性連接至重佈線層142。電連接結構170位於凸塊下金屬層160上並藉由凸塊下金屬層160電性連接至重佈線層142。
在根據本例示性實施例的扇出型半導體封裝模組100A中，被動組件125A、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F 位於含半導體晶片120的單個封裝中以被模組化（modularized）。因此，組件之間的距離可顯著減小，使得印刷電路板（例如母板等）中的安裝面積可顯著減小。此外，半導體晶片120與被動組件125A、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F 中的每一者之間的電性通路顯著減小，因此可減少雜訊（noise）。藉由兩次或更多次密封操作而非單次密封操作，被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F與半導體晶片120分開密封，且如此安裝使得半導體晶片120的異物影響（foreign body influence）等可顯著減小。
在根據本例示性實施例的扇出型半導體封裝模組100A中，執行使用強化構件180之兩步驟的密封操作。具有相對較小厚度的被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F最初分別配置在第二貫穿孔100HB中、第三貫穿孔100HC中、第四貫穿孔100HD中、第五貫穿孔100HE中及第六貫穿孔100HF中，並且被第一包封體131密封。之後，具有相對較大厚度的被動組件125A與半導體晶片120配置在第一貫穿孔100HA中，並且被第二包封體132密封。如此一來，可減小核心構件110的厚度。因此，將被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F密封起來的第一包封體131的樹脂的絕對量減少。所以，可控制樹脂流動，以解決安裝缺陷（比如動態缺陷（fly defect））影響被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F並導致被動組件的電極墊與連接構件140分離的問題。此外，第一包封體131的厚度減小，從而使得整個扇出型半導體封裝模組100A的厚度也減小。儘管第一包封體131的厚度減小，但仍可透過強化構件180而保持剛性，因此亦可控制翹曲（warpage）。當核心構件110的厚度減小時，可減少安裝被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F時產生的噴嘴（nozzle）對核心構件110的影響。
在下文中，將更詳細闡述根據本例示性實施例的扇出型半導體封裝模組100A中所包括的各個組件。
核心構件110可視其材料而改良扇出型半導體封裝模組100A的剛性，且可用於確保第一包封體131及第二包封體132的厚度均勻性。核心構件110可具有貫穿孔110HA、貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF，該些貫穿孔可物理性地彼此分隔。半導體晶片120及被動組件125A 、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F可分別配置在貫穿孔110HA中、貫穿孔110HB中、貫穿孔110HC中、貫穿孔110HD中、貫穿孔110HE中及貫穿孔110HF中。半導體晶片120及被動組件125A 、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F可分別以預定距離與貫穿孔110HA、貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF的壁面分隔開來，且可被貫穿孔110HA、貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF的壁面環繞。必要時，可修改核心構件110，且核心構件110的厚度可相對小於半導體晶片120的厚度。舉例而言，核心構件110的厚度可為半導體封裝的厚度（"T"）的0.5倍或更小，但是其厚度不限於此。
核心構件110可包括絕緣層111。絕緣層111的材料不受特定限制。可使用絕緣材料作為絕緣層111的材料，且絕緣材料可例如為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（玻璃布或玻璃纖維布）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用感光成像介電（PID）樹脂作為絕緣材料。與第一包封體131相比，核心構件110可具有良好的彈性模數，從而保持剛性。核心構件110的絕緣層111可例如為包括玻璃纖維、無機填料及絕緣樹脂的預浸體，而第一包封體131可例如為包括無機填料及絕緣樹脂的ABF，但絕緣層及第一包封體並不以此為限。
金屬層115可形成在第二貫穿孔100HB、第三貫穿孔100HC、第四貫穿孔100HD、第五貫穿孔100HE及第六貫穿孔100HF中的每一者的相應壁面中。金屬層115可經配置延伸到核心構件110的上表面及下表面。金屬層115可提供電磁屏蔽（electromagnetic shielding）效果及散熱效果。金屬層115可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金，但其材料並不以此為限。
半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路（IC）。積體電路可例如為電源管理IC（PMIC），但不以此為限。半導體晶片120可為處於裸露狀態下的積體電路，其中未形成單獨的凸塊或重佈線層。在此情況下，半導體晶片120可與連接構件140的通孔143物理性地接觸。積體電路可以主動晶圓為基礎而形成。在此情形下，半導體晶片120的本體121的基材（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁（Al）等的導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。可在其他需要的位置上進一步配置絕緣層（未繪示）等。
被動組件125A 、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F可分別為多層陶瓷電容器（multilayer ceramic capacitor，MLCC）、低電感晶片電容器（low inductance chip capacitor ，LICC）、功率電感器（power inductor）、珠粒（beads）等。各個被動組件125A 、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F可具有不同的厚度。另外，各個被動組件125A 、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F具有的厚度可不同於半導體晶片120的厚度。具有相對較小厚度的被動組件（例如具有0.5T或更小厚度的被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F）分別配置在其中未配置半導體晶片120的第二貫穿孔100HB中、第三貫穿孔100HC中、第四貫穿孔100HD中、第五貫穿孔100HE中及第六貫穿孔100HF中。具有相對較大厚度的被動組件（例如具有0.7T或更小厚度的被動組件125A）配置在其中配置有半導體晶片120的第一貫穿孔100HA中。在根據本例示性實施例的扇出型半導體封裝模組100A中，被動組件如上所述是在兩個或更多個操作中被密封，因此可減少由上述的厚度變化所導致的各種缺陷。各個被動組件125A 、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F的數量不受特別限制，且可多於或少於圖式中所繪示的數量。在各個被動組件125A 、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F中，電極墊可與連接構件140的通孔143物理性地接觸，且可藉由重佈線層142電性連接至半導體晶片120的連接墊122。
第一包封體131可覆蓋核心構件110的至少部分以及被動組件125B的至少部分、被動組件125C的至少部分、被動組件125D的至少部分、被動組件125E的至少部分及被動組件125F的至少部分。此外，第一包封體131可填充第二貫穿孔100HB的至少部分、第三貫穿孔100HC的至少部分、第四貫穿孔100HD的至少部分、第五貫穿孔100HE的至少部分及第六貫穿孔100HF的至少部分。第一包封體131可包括絕緣材料，所述絕緣材料可為包括無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂中及熱塑性樹脂中的強化材料（例如無機填料）的樹脂，例如預浸體、ABF、FR-4、BT等。必要時，可使用已知的模製材料，例如環氧模製化合物（EMC）等，且可使用感光性材料，亦即感光成像包封體（photoimagable encapsulant，PIE）。或者，亦可使用將熱固性樹脂或熱塑性樹脂等絕緣性樹脂浸入於無機填料中及/或例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料作為絕緣材料。
第二包封體132可覆蓋半導體晶片120的至少部分以及被動組件125A的至少部分。第二包封體132可填充第一貫穿孔100HA的至少部分。第二包封體132可覆蓋強化構件180的至少部分。第二包封體132亦可包括絕緣材料，所述絕緣材料可為包括無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂中及熱塑性樹脂中的強化材料（例如無機填料）的樹脂，例如預浸體、ABF、FR-4、BT等。另外，必要時，可使用例如EMC、PIE等材料。或者，亦可使用將熱固性樹脂或熱塑性樹脂等絕緣性樹脂浸入於無機填料中及/或例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料作為絕緣材料。
第一包封體131及第二包封體132可包括相同的材料或可包括不同的材料。即便當第一包封體131及第二包封體132包括相同的材料時，兩者之間的邊界亦為可識別的。第一包封體131及第二包封體132可包括類似的材料，但可具有不同的顏色。舉例而言，第一包封體131可比第二包封體132更透明。換言之，兩者之間的邊界可為清楚明晰。或者，第一包封體131及第二包封體132之間的邊界可為看不見的。然而，有鑑於對半導體封裝模組之基礎製造製程的瞭解，兩種包封體的存在仍可透過其他指標來建立。
連接構件140可讓半導體晶片120的連接墊122進行重佈線。連接構件140可讓半導體晶片120與被動組件125A 、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F彼此電性連接。數十至數百萬個具有各種功能的連接墊122可藉由連接構件140進行重佈線，且可視功能而定，藉由電連接結構170與外部進行物理連接或電性連接。連接構件140可包括絕緣層141、配置在絕緣層141上的重佈線層142以及貫穿絕緣層141並將各重佈線層142彼此連接的通孔143。連接構件140可由單層形成，或可由比圖式中繪示的層數還多的多層形成。
絕緣層141中的每一者的材料可為絕緣材料。亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層141可為感光性絕緣層。當絕緣層141具有感光特性時，絕緣層141可以減小的厚度形成，且可更容易地達成通孔143的精細間距。絕緣層141可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於對連接墊120P實質上進行重佈線。舉例而言，重佈線層142可包括導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊、連接端子接墊等。
通孔143可讓形成於不同層中的重佈線層142、連接墊122、被動組件125A 、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F等彼此電性連接，從而在扇出型半導體封裝模組100A中形成電性通路。通孔143可與連接墊122物理性地接觸，並可與被動組件125A 、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F的各個電極墊物理性地接觸。換言之，半導體晶片120無須單獨的凸塊即可以裸晶粒（bare die）的形式直接連接至連接構件140的通孔143，且被動組件125A 、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F可直接連接至連接構件140的通孔143，而使用焊料凸塊等的表面安裝型封裝（surface-mount type package）為嵌入型封裝（embedded type package）。然而，必要時，被動組件125A 、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F可為普通型而非嵌入型。在此情況下，可使用焊料凸塊等來安裝被動組件。通孔143的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔143中的每一者可以導電材料完全填充，或者導電材料可沿著各個通孔的壁面形成。通孔143可具有任何可接受的形狀，例如錐形形狀、圓柱形形狀等。
鈍化層150可保護連接構件140免受外部物理性或化學性損傷。鈍化層150可具有開口，以暴露連接構件140的重佈線層142的至少部分。在鈍化層150中形成的開口之數量可為數十至數千個。鈍化層150可包括絕緣樹脂及無機填料，但可省略玻璃纖維。舉例而言，鈍化層150可以ABF形成，但不以此為限。
凸塊下金屬層160可改良電連接結構170的連接可靠性，從而導致半導體封裝100的板級可靠性的改良。凸塊下金屬層160可連接至被鈍化層150的開口所暴露的連接構件140的重佈線層142。可藉由習知金屬化方法，使用習知導電材料（例如金屬）以在鈍化層150的開口中形成凸塊下金屬層160，但不以此為限。
電連接結構170可另外配置以從外部物理連接或電性連接半導體封裝模組100A。舉例而言，半導體封裝模組100A可藉由電連接結構170安裝於電子裝置的主板上。作為示例，電連接結構170中的每一者可由例如焊料等的導電材料形成，但電連接結構的材料並不以此為限。電連接結構170中的每一者可為接腳（land）、球、引腳等。電連接結構170可形成為多層結構或單層結構。當電連接結構170形成為多層結構時，電連接結構170可包括銅（Cu）柱及焊料。當電連接結構170形成為單層結構時，電連接結構170可包括錫-銀焊料或銅（Cu）。然而，電連接結構170並不以此為限。電連接結構170的數量、間隔、配置形式等不受特別限制，並可由本技術領域中具有通常知識者根據設計說明而變更。舉例而言，電連接結構170可根據連接墊122的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電連接結構170中至少一者可配置在扇出區域中。扇出區域意指半導體晶片120所配置的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可讓多個輸入/輸出（I/O）端子得以實施，且有利於三維內連線（3D interconnection）。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有減小的厚度，且其價格競爭力可為優異的。
強化構件180可讓第一包封體131的厚度相對較低，並可增強扇出型半導體封裝模組100A的剛性。可使用無包覆的覆銅層壓基板（unclad copper clad laminate，unclad CCL）引入強化構件180，但不以此為限。與第一包封體131相比，強化構件180可具有較大的彈性模數，從而保持剛性。舉例而言，強化構件180可例如為包括玻璃纖維、無機填料及絕緣樹脂的預浸體，而第一包封體131可例如為包括無機填料及絕緣樹脂的ABF，但強化構件180及第一包封體131並不以此為限。強化構件180配置在第一包封體131上，並可以類似於第一包封體131的方式被第一貫穿孔100HA貫穿。
圖11為說明圖9的扇出型半導體封裝模組中使用的面板的一實例的剖面示意圖。
參照圖11，可使用具有大尺寸的面板500來製造根據本例示性實施例的扇出型半導體封裝模組100A。面板500的尺寸可為根據相關技術的晶圓之尺寸的兩倍到四倍或更多倍大，因此更多數量的扇出型半導體封裝模組100A可藉由單一製程製造而出。換言之，生產力可顯著增加。詳細而言，隨著封裝扇出型半導體封裝模組100A中的每一者的尺寸增大，相對生產率相較於使用晶圓時亦可增加。面板500的每個單位部分可為先以稍後將闡述的製造方法加以製備的核心構件110。使用上述的面板500將多個扇出型半導體封裝模組100A以單一製程同時製造而出之後，再使用已知的切割製程（例如切片製程（dicing process））來切割所述多個扇出型半導體封裝模組100A，藉此可獲得各個扇出型半導體封裝模組100A。
圖12A至圖12D為說明圖9中繪示的扇出型半導體封裝模組的例示性製造方法的剖面示意圖。
圖12A繪示核心構件110的製備。核心構件110可被設置為覆銅層壓基板（copper clad laminate，CCL）而引入上述面板500。接下來，可在核心構件110中形成貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF。在所述圖式的剖面圖中，僅繪示了第二貫穿孔100HB及第三貫穿孔100HC。然而，亦可形成第四貫穿孔100HD、第五貫穿孔100HE及第六貫穿孔100HF，更多或更少的貫穿孔亦然。視絕緣層111的材料而定，可藉由雷射鑽孔及/或機械鑽孔來形成貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF。可使用噴砂方法或化學蝕刻方法。另外，可藉由其中使用覆銅層壓基板的銅箔作為晶種層的電鍍製程（plating process）來形成金屬層125。第一黏合膜211可貼附至核心構件110的下表面，且被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F可分別配置在貫穿孔110HB中、貫穿孔110HC中、貫穿孔110HD中、貫穿孔110HE中及貫穿孔110HF中。第一黏合膜211可為已知的膠帶（tape），但第一黏合膜並不以此為限。
圖12B繪示第一包封體131的形成使核心構件110及被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F被密封的過程。可使用將未硬化的膜層疊然後再使之硬化的方法來形成第一包封體131，亦可使用塗佈液體材料然後再使之硬化的方法來形成第一包封體131。此外，將無包覆的覆銅層壓基板（unclad copper clad laminate，unclad CCL）等層疊在第一包封體131上以引入強化構件180。然後可移除第一黏合膜211。可藉由機械方法來分離第一黏合膜211。然後可在核心構件110中形成貫穿孔110HA。視絕緣層111的材料而定，可藉由雷射鑽孔及/或機械鑽孔來形成貫穿孔110HA。可使用噴砂方法或化學蝕刻方法。在形成貫穿孔110HA時，第一包封體131及強化構件180也被貫穿。
參照圖12C，第二黏合膜212被貼附至核心構件110的下表面。半導體晶片120及被動組件125A配置在貫穿孔110HA中。半導體晶片120可配置為面朝下的形式。第二黏合膜212亦為已知類型的膠帶（tape），但第二黏合膜並不以此為限。形成第二包封體132，以使半導體晶片120及被動組件125A被密封。強化構件180亦可被第二包封體132覆蓋。可使用將未硬化的膜層疊再使之硬化的方法來形成第二包封體132，亦可使用塗佈液體材料再使之硬化的方法來形成第二包封體132。
參照圖12D，然後可移除第二黏合膜212。可藉由機械方法來分離第二黏合膜212。接著可在從中移除掉第二黏合膜212的下部分的區域中形成連接構件140。連接構件140可藉由以下方式形成：以已知的層疊方法或塗佈方法形成絕緣層141，使用微影法或雷射鑽孔及/或機械鑽孔等形成用於通孔143的孔洞，且使用例如電鍍（electroplating）、無電鍍（electroless plating）等已知的鍍金方法（plating method）形成重佈線層142及通孔143。可以已知的層疊方法或塗佈方法來形成鈍化層150，以已知的金屬化方法來形成凸塊下金屬層160，且以已知的方法來形成電連接結構170。
當使用圖11的面板500時，可藉由一系列操作在單一製程中製造多個扇出型半導體封裝模組100A。之後，可藉由切割製程等以獲得各個扇出型半導體封裝模組100A。
圖13為說明根據本揭露的另一例示性扇出型半導體封裝模組的剖面示意圖。
參照圖13，在根據另一例示性實施例的扇出型半導體封裝模組100B中，金屬圖案182a及金屬圖案182b形成在扇出型半導體封裝模組100A中的強化構件180的至少一個表面上。更詳細而言，第一金屬圖案182a可形成在強化構件180的表面上且與第一包封體131接觸。第二金屬圖案182b可形成在強化構件的相對表面上或相對表面中，且與第二包封體132接觸。第一金屬圖案182a可具有板的形式，且第二金屬圖案182b可具有電路圖案的形式，但第一金屬圖案及第二金屬圖案並不以此為限。第一金屬圖案182a可具有電路圖案的形式，且第二金屬圖案182b可具有板的形式。換言之，可形成以各種形式變形的金屬圖案以控制翹曲。其他組態及其製造方法與上文所述實質上相同，故省略其詳細描述。
圖14為說明根據本揭露的另一例示性扇出型半導體封裝模組的剖面示意圖。
參照圖14，在根據另一例示性實施例的扇出型半導體封裝模組100C中，核心構件110的第一絕緣層111a與連接構件140接觸，且第一佈線層112a與連接構件140接觸並嵌入第一絕緣層111a中。第二佈線層112b配置在第一絕緣層111a的表面中，且所述表面與有第一佈線層112a嵌入的表面相對。第二絕緣層111b配置在第一絕緣層111a上且覆蓋第二佈線層112b。第三佈線層112c配置在第二絕緣層111b上。第一佈線層112a、第二佈線層112b及第三佈線層112c可電性連接至連接墊122。第一佈線層112a及第二佈線層112b可分別藉由貫穿第一絕緣層111a的第一通孔113a及貫穿第二絕緣層111b的第二通孔113b電性連接至第二佈線層112b及第三佈線層112c。
當第一佈線層112a嵌入第一絕緣層111a中時，因第一佈線層112a的厚度而產生的台階部分可顯著減小，故連接構件140的絕緣距離可變為一致。換言之，從連接構件140的重佈線層142到第一絕緣層111a的下表面的距離以及從連接構件140的重佈線層142到半導體晶片120的連接墊122的距離，這兩者之間的差值可小於第一佈線層112a的厚度。因此，連接構件140的高密度佈線設計可容易達成。
核心構件110的第一佈線層112a的下表面可位於半導體晶片120的連接墊122的下表面上方。另外，連接構件140的重佈線層142與核心構件110的第一佈線層112a之間的距離可大於連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。就此而言，第一佈線層112a可凹陷於絕緣層111的內部中。當第一佈線層112a如上所述凹陷於第一絕緣層的內部中時，且當第一絕緣層111a的下表面及第一佈線層112a的下表面具有台階部分時，可防止第一佈線層112a被第二包封體132的形成材料之滲透所污染。核心構件110的第二佈線層112b可位於半導體晶片120的主動面與非主動面之間。核心構件110可以與半導體晶片120的厚度對應的厚度而形成。因此，形成於核心構件110中的第二佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的佈線層112a、佈線層112b及佈線層112c的厚度可大於連接構件140的重佈線層142的厚度。核心構件110藉由基板製程製造而出。就此而言，根據核心構件的規格而定，佈線層112a、佈線層112b及佈線層112c可以較大的尺寸形成。另一方面，連接構件140藉由半導體製程製造而出。就此而言，考量薄度，連接構件可以小於佈線層112a、佈線層112b及佈線層112c的尺寸而形成。
絕緣層111a及絕緣層111b的材料並不受特別限制。舉例而言，可使用絕緣材料作為該些絕緣層的材料，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（玻璃布或玻璃纖維布）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用感光成像介電（PID）樹脂作為絕緣材料。
佈線層112a、佈線層112b及佈線層112c可電性連接至半導體晶片120的連接墊122。另外，該些佈線層可電性連接至被動組件125A、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F。佈線層112a、佈線層112b及佈線層112c的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。佈線層112a、佈線層112b及佈線層112c可視對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層可包括通孔接墊、焊線接墊（wire pad）、電連接結構接墊等。
通孔113a及通孔113b可將形成於不同層上的佈線層112a、佈線層112b及佈線層112c彼此電性連接，從而在核心構件110中形成電性通路。通孔113a及通孔113b的材料亦可為導電材料。通孔113a及通孔113b可以導電材料完全填充，或者導電材料可沿著通孔孔洞的壁面形成。另外，該些通孔可具有各種形狀，例如錐形形狀、圓柱形形狀等。當第一通孔113a的孔洞形成時，第一佈線層112a的一些接墊可作為終止元件（stopper），因此，讓第一通孔113a具有上表面寬度大於下表面寬度的錐形形狀可有利於製程。在此情況下，第一通孔113a可與第二佈線層112b的接墊圖案整合。此外，當第二通孔113b的孔洞形成時，第二佈線層112b的一些接墊可作為終止元件（stopper），因此，讓第二通孔113b具有上表面寬度大於下表面寬度的錐形形狀可有利於製程。在此情況下，第二通孔113b可與第三佈線層112c的接墊圖案整合。
上述根據另一例示性實施例的扇出型半導體封裝模組100C的核心構件110可根據另一例示性實施例應用於扇出型半導體封裝模組100B。其他樣態及其製造方法與上文所述實質上相同，故省略其詳細描述。
圖15為說明根據本揭露的另一例示性扇出型半導體封裝模組的剖面示意圖。
參照圖15，在根據本例示性實施例的扇出型半導體封裝模組100D中，核心構件110可包括第一絕緣層111a。第一佈線層112a及第二佈線層112b可分別配置在第一絕緣層111a的相對表面上。第二絕緣層111b可配置在第一絕緣層111a上且可覆蓋第一佈線層112a。第三佈線層112c可配置在第二絕緣層111b上。第三絕緣層111c可配置在第一絕緣層111a上且可覆蓋第二佈線層112b。第四佈線層112d可配置在第三絕緣層111c上。第一佈線層112a、第二佈線層112b、第三佈線層112c及第四佈線層112d電性連接至連接墊122。核心構件110包括數量較多的佈線層112a、佈線層112b、佈線層112c及佈線層112d，因此可進一步簡化連接構件140。因此，在連接構件140形成時產生的缺陷所導致的良率下降問題可獲得解決。同時，第一佈線層112a、第二佈線層112b、第三佈線層112c及第四佈線層112d可藉由分別穿過第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一絕緣層111a具有的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a可為相對較厚以維持剛性，而第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的佈線層112c及佈線層112d。第一絕緣層111a可包括不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如涵括包括核心材料、填料及絕緣樹脂的預浸體，而第二絕緣層111b及第三絕緣層111c可為包括填料及絕緣樹脂的ABF或PID，但該些絕緣層並不以此為限。以與之類似的方式，穿過第一絕緣層111a的第一通孔113a的直徑可大於穿過第二絕緣層111b的第二通孔113b的直徑以及穿過第三絕緣層111c的第三通孔113c的直徑。
核心構件110的第三佈線層112c的下表面可位於比半導體晶片120的連接墊122的下表面低的位置。此外，連接構件140的重佈線層142與核心構件110的第三佈線層112c之間的距離可小於連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。就此而言，第三佈線層112c可配置為自第二絕緣層111b突出，而半導體晶片120的連接墊122上可進一步形成薄的鈍化膜。核心構件110的第一佈線層112a及第二佈線層112b可位於半導體晶片120的主動面與非主動面之間。核心構件110可對應半導體晶片120的厚度而形成，且形成於核心構件110中的第一佈線層112a及第二佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的佈線層112a、佈線層112b、佈線層112c及佈線層112d的厚度可大於連接構件140的重佈線層142的厚度。核心構件110的佈線層112a、佈線層112b、佈線層112c及佈線層112d可電性連接至連接墊122以及被動組件125A 、被動組件125B、被動組件125C、被動組件125D、被動組件125E及被動組件125F。
同時，根據另一例示性實施例的扇出型半導體封裝模組100D的核心構件110可根據上述另一例示性實施例應用於扇出型半導體封裝模組100B。其他樣態及其製造方法與上文所述實質上相同，故省略其詳細描述。
圖16為說明根據本揭露的例示性實施例的扇出型半導體封裝模組應用於電子裝置時之效果的平面示意圖。
參照圖16，隨著行動裝置1100A及行動裝置1100B的顯示器裝置的尺寸增大，電池容量亦需要增加。由於電池容量增加，電池1180所佔用的面積因而增加，並且需要減小母板1101的尺寸。因此，由於安裝面積減小，包括PMIC及被動組件的模組150所佔據的面積因而穩定減小。在此情況下，根據本揭露的例示性實施例的扇出型半導體封裝模組100A、扇出型半導體封裝模組100B、扇出型半導體封裝模組100C及扇出型半導體封裝模組100D應用於此，顯著減小模組150的尺寸，因此可有效地使用更小的面積。
如上所述，根據例示性實施例，提供了一種扇出型半導體封裝模組，其中半導體晶片及多個被動組件的安裝面積顯著減小，半導體晶片及被動組件之間的電性通路顯著減小，良率問題獲得解決，且易於控制包封體的樹脂流動，同時亦易於控制模組的翹曲。
雖然本揭露已以例示性實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾。
100A、100B、100C、100D‧‧‧扇出型半導體封裝模組
110‧‧‧核心構件
110HA‧‧‧第一貫穿孔
110HB‧‧‧第二貫穿孔
110HC‧‧‧第三貫穿孔
110HD‧‧‧第四貫穿孔
110HE‧‧‧第五貫穿孔
110HF‧‧‧第六貫穿孔
111‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一佈線層
112b‧‧‧第二佈線層
112c‧‧‧第三佈線層
112d‧‧‧第四佈線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
115‧‧‧金屬層
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
125A、125B、125C、125D、125E、125F‧‧‧被動組件
131‧‧‧第一包封體
132‧‧‧第二包封體
140‧‧‧連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
150‧‧‧鈍化層
160‧‧‧凸塊下金屬層
170‧‧‧電連接結構
180‧‧‧強化構件
182a‧‧‧第一金屬圖案
182b‧‧‧第二金屬圖案
211‧‧‧第一黏合膜
212‧‧‧第二黏合膜
500‧‧‧面板
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1100A‧‧‧行動裝置
1100B‧‧‧行動裝置
1101‧‧‧本體
1110‧‧‧母板
1120‧‧‧電子組件
1121‧‧‧半導體封裝
1130‧‧‧照相機模組
1150‧‧‧模組
1180‧‧‧電池
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧印刷電路板
2500‧‧‧主板
I-I’‧‧‧剖線
為讓本揭露的上述及其他樣態、特徵及優點更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下： 圖1為說明電子裝置系統的一實例的方塊示意圖。 圖2為說明電子裝置的一實例的立體示意圖。 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為說明扇入型半導體封裝安裝於印刷電路板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為說明扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為說明扇出型半導體封裝的剖面示意圖。 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為說明根據本揭露的一例示性扇出型半導體封裝模組的立體示意圖。 圖10為沿圖9的扇出型半導體封裝模組的剖線I-I’所截取的平面示意圖。 圖11為說明圖9的扇出型半導體封裝模組中使用的面板的一實例的剖面示意圖。 圖12A至圖12D為說明圖9的扇出型半導體封裝模組的例示性製造方法的剖面示意圖。 圖13為說明根據本揭露的另一例示性扇出型半導體封裝模組的剖面示意圖。 圖14為說明根據本揭露的另一例示性扇出型半導體封裝模組的剖面示意圖。 圖15為說明根據本揭露的另一例示性扇出型半導體封裝模組的剖面示意圖。 圖16為說明根據本揭露的一例示性扇出型半導體封裝模組應用於電子裝置時之使用效果的平面示意圖。

Claims (28)

  1. 一種扇出型半導體封裝模組，包括： 核心構件，具有彼此分隔的第一貫穿孔及第二貫穿孔； 半導體晶片，位於所述第一貫穿孔中，且具有含連接墊的主動面以及與所述主動面相對的非主動面； 第一被動組件，位於所述第二貫穿孔中； 第一包封體，覆蓋所述核心構件的至少部分及所述第一被動組件的至少部分，且填充所述第二貫穿孔的至少部分； 強化構件，位於所述第一包封體上； 第二包封體，覆蓋所述半導體晶片的至少部分，且填充所述第一貫穿孔的至少部分；以及 連接構件，位於所述核心構件、所述半導體晶片的所述主動面以及所述第一被動組件上，且包括電性連接至所述連接墊及所述第一被動組件的重佈線層。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝模組，更包括： 第二被動組件，配置在所述第一貫穿孔中，所述第二被動組件與所述半導體晶片並排設置， 其中所述第二包封體覆蓋所述第二被動組件的至少部分，且 所述第二被動組件電性連接至所述重佈線層。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝模組，其中所述第二被動組件具有的厚度大於所述第一被動組件的厚度。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述半導體晶片具有的厚度大於所述核心構件的厚度。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述第一貫穿孔穿過所述第一包封體及所述強化構件。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述第二包封體覆蓋所述強化構件的至少部分。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述第二包封體的上表面位於所述第一包封體的上表面上方。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述強化構件具有的彈性模數大於所述第一包封體的彈性模數。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述強化構件包括玻璃纖維、無機填料及絕緣樹脂。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中金屬圖案設置在所述強化構件的至少一表面上。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝模組，更包括： 金屬層，位於所述第二貫穿孔的壁面上。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝模組，其中所述第一貫穿孔的壁面與所述第二包封體物理性地接觸。
  13. 如申請專利範圍第2項所述的扇出型半導體封裝模組，其中所述半導體晶片、所述第二被動組件及所述第一被動組件並排設置，且藉由所述連接構件的所述重佈線層彼此電性連接。
  14. 如申請專利範圍第13項所述的扇出型半導體封裝模組，其中所述連接構件更包括通孔，所述通孔將所述連接墊、所述第二被動組件及所述第一被動組件中的每一者連接至所述重佈線層，且 所述連接墊、所述第二被動組件及所述第二被動組件中的每一者與所述通孔物理性地接觸。
  15. 如申請專利範圍第2項所述的扇出型半導體封裝模組，其中所述半導體晶片包括電源管理積體電路，且 所述第二被動組件及所述第一被動組件中的每一者包括電容器。
  16. 如申請專利範圍第2項所述的扇出型半導體封裝模組，其中所述核心構件更包括與所述第一貫穿孔及所述第二貫穿孔分隔開來的第三貫穿孔， 第三被動組件設置在所述第三貫穿孔中， 所述第一包封體覆蓋所述第三被動組件的至少部分並填充所述第三貫穿孔的至少部分，且 所述重佈線層電性連接至所述第三被動組件。
  17. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述核心構件包括第一絕緣層、第一佈線層及第二佈線層，所述第一絕緣層與所述連接構件接觸，所述第一佈線層與所述連接構件接觸並嵌入所述第一絕緣層中，所述第二佈線層位於與第二表面相對的第一表面中，所述第二表面中有所述第一絕緣層的所述第一佈線層嵌入，且 所述第一佈線層及所述第二佈線層電性連接至所述連接墊。
  18. 如申請專利範圍第17項所述的扇出型半導體封裝模組，其中所述核心構件更包括位於所述第一絕緣層上並覆蓋所述第二佈線層的第二絕緣層以及位於所述第二絕緣層上的第三佈線層，且 所述第三佈線層電性連接至所述連接墊。
  19. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述核心構件包括第一絕緣層，以及分別位於所述第一絕緣層的相對表面上的第一佈線層及第二佈線層，且 所述第一佈線層及所述第二佈線層電性連接至所述連接墊。
  20. 如申請專利範圍第19項所述的扇出型半導體封裝模組，其中所述核心構件更包括位於所述第一絕緣層上並覆蓋所述第一佈線層的第二絕緣層、位於所述第二絕緣層上的第三佈線層、位於所述第一絕緣層上並覆蓋所述第二佈線層的第三絕緣層，以及位於所述第三絕緣層上的第四佈線層，且 所述第三佈線層及所述第四佈線層電性連接至所述連接墊。
  21. 一種扇出型半導體封裝模組，包括： 核心構件，具有第一貫穿孔及第二貫穿孔； 位於所述核心構件上的強化層，具有位於所述核心構件的所述第一貫穿孔上的第一貫穿孔，並覆蓋所述第二貫穿孔； 第一組件，位於所述第一貫穿孔中； 第二組件，位於所述第二貫穿孔中；以及 包封體，至少覆蓋所述強化層的部分及所述第一組件的部分。
  22. 如申請專利範圍第21項所述的扇出型半導體封裝模組，其中所述包封體包括： 第一包封體，覆蓋所述核心構件，覆蓋所述第二組件，且位於所述核心構件的所述第二貫穿孔中；以及 第二包封體，覆蓋所述強化層，覆蓋所述第一組件，位於所述強化層的所述第一貫穿孔中，且位於所述核心構件的所述第一貫穿孔中。
  23. 如申請專利範圍第21項所述的扇出型半導體封裝模組，其中： 所述第一組件具有的第一高度大於所述核心構件的高度；且 所述第二組件具有的第二高度小於所述核心構件的所述高度。
  24. 如申請專利範圍第21項所述的扇出型半導體封裝模組，其中： 所述核心構件的所述第一貫穿孔與所述核心構件的所述第二貫穿孔分隔開來；且 所述核心構件包括位於所述核心構件的所述第一貫穿孔與所述核心構件的所述第二貫穿孔之間的金屬層。
  25. 一種製造扇出型半導體封裝的方法，包括以下步驟： 在核心構件的一或多個第一貫穿孔中配置一或多個第一組件； 在所述一或多個第一組件上及所述核心構件的所述一或多個第一貫穿孔中形成第一包封體； 在所述第一包封體上方及所述核心構件上方形成強化層； 在所述強化層中及所述核心構件中形成一或多個第二貫穿孔； 在所述核心構件的所述一或多個第二貫穿孔中配置一或多個第二組件； 在所述一或多個第二組件上及所述一或多個第二貫穿孔中形成第二包封體。
  26. 如申請專利範圍第25項所述的製造扇出型半導體封裝的方法，其中： 所述第一包封體亦形成在所述核心構件上；且 所述第二包封體亦形成在所述強化層上。
  27. 如申請專利範圍第25項所述的製造扇出型半導體封裝的方法，其中： 所述核心構件、所述一或多個第一組件及所述一或多個第二組件位於黏合層上；且 所述方法更包括以下步驟： 在形成所述第二包封體之後，移除所述黏合層；且 在移除所述黏合層之後，在所述核心構件上、所述一或多個第一組件上及所述一或多個第二組件上形成連接構件，所述連接構件包括電性連接至所述一或多個第一組件及所述一或多個第二組件的重佈線層。
  28. 如申請專利範圍第25項所述的製造扇出型半導體封裝的方法，其中在配置所述一或多個第一組件之前，所述核心構件經由下列步驟而形成： 形成絕緣層； 在所述絕緣層中形成所述一或多個第一貫穿孔；且 在所述絕緣層的所述一或多個第一貫穿孔中之所述絕緣層的側表面上形成金屬層。
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