CN110767553A - 芯片封装的方法、芯片和芯片封装组件 - Google Patents
芯片封装的方法、芯片和芯片封装组件 Download PDFInfo
- Publication number
- CN110767553A CN110767553A CN201911053263.8A CN201911053263A CN110767553A CN 110767553 A CN110767553 A CN 110767553A CN 201911053263 A CN201911053263 A CN 201911053263A CN 110767553 A CN110767553 A CN 110767553A
- Authority
- CN
- China
- Prior art keywords
- chip
- layer
- substrate
- metal layer
- pid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 49
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 133
- 229910052751 metal Inorganic materials 0.000 claims abstract description 120
- 239000002184 metal Substances 0.000 claims abstract description 120
- 238000004519 manufacturing process Methods 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims description 52
- 125000006850 spacer group Chemical group 0.000 claims description 37
- 238000004381 surface treatment Methods 0.000 claims description 16
- 239000000945 filler Substances 0.000 claims description 10
- 238000003825 pressing Methods 0.000 claims description 9
- 238000004544 sputter deposition Methods 0.000 claims description 8
- 229910000679 solder Inorganic materials 0.000 claims description 4
- 238000003466 welding Methods 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims 2
- 239000004065 semiconductor Substances 0.000 claims 2
- 239000003963 antioxidant agent Substances 0.000 claims 1
- 230000003078 antioxidant effect Effects 0.000 claims 1
- 239000002131 composite material Substances 0.000 claims 1
- 238000002386 leaching Methods 0.000 claims 1
- 229910052763 palladium Inorganic materials 0.000 claims 1
- 238000007747 plating Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 215
- 230000017525 heat dissipation Effects 0.000 description 15
- 239000004642 Polyimide Substances 0.000 description 14
- 229920001721 polyimide Polymers 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 238000012858 packaging process Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 5
- 239000007788 liquid Substances 0.000 description 4
- 238000009826 distribution Methods 0.000 description 2
- 239000005022 packaging material Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000004519 grease Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- BSIDXUHWUKTRQL-UHFFFAOYSA-N nickel palladium Chemical compound [Ni].[Pd] BSIDXUHWUKTRQL-UHFFFAOYSA-N 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000002335 surface treatment layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
- H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
- H01L23/4334—Auxiliary members in encapsulations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4871—Bases, plates or heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3736—Metallic materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
- H01L2224/13082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
- H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
- H01L2224/2732—Screen printing, i.e. using a stencil
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29339—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3672—Foil-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10156—Shape being other than a cuboid at the periphery
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本申请提供一种芯片封装的方法,能够高效地对高密度集成的芯片进行封装。该方法包括:在基板上制作开孔;将芯片嵌埋至所述开孔内;在所述基板的第一表面,制作用于对所述芯片进行散热的金属层,其中,所述金属层覆盖所述基板和所述芯片的表面;在所述基板的第二表面,制作至少一个布线层。
Description
技术领域
本申请实施例涉及芯片技术领域,并且更具体地,涉及一种芯片封装的方法、芯片和芯片封装组件。
背景技术
传统的芯片封装过程需要先由基板厂商按要求设计、制造基板,然后基板送到封装厂作为封装材料的一部分进行封装。这给芯片的封装带来了成本和周期的增加。并且,对于高密度集成的芯片,在运行时所产生的热量会大幅增加,若不及时排除,将会导致芯片封装组件过热而威胁芯片寿命。
发明内容
本申请实施例提供一种芯片封装的方法、芯片和芯片封装组件,能够高效地对高密度集成的芯片进行封装,并同时解决芯片散热的问题。
第一方面,提供了一种芯片封装的方法,包括:在基板上制作开孔;将芯片嵌埋至所述开孔内;在所述基板的第一表面,制作用于对所述芯片进行散热的金属层,其中,所述金属层覆盖所述基板和所述芯片的表面;在所述基板的第二表面,制作至少一个布线层。
在一种可能的实现方式中,所述将芯片嵌埋至所述开孔内,包括:利用与所述芯片粘连的膜层,将所述芯片从所述基板的第二表面放入所述开孔内,其中,所述芯片的厚度大于所述基板的厚度;使用填充材料将所述芯片固定在所述开孔内;去除所述膜层。
在一种可能的实现方式中,所述使用填充材料将所述芯片固定在所述开孔内,包括:在所述基板的第一表面的上方放置压板,其中,所述芯片的表面与所述压板贴合且所述基板的第一表面与所述压板之间存在间隙;使用所述填充材料,填充所述芯片与所述开孔之间的间隙,以及所述基板的第一表面与所述压板之间的间隙;去除所述压板。
在一种可能的实现方式中,所述在所述基板的第一表面,制作用于对所述芯片进行散热的金属层,包括:在所述基板的第一表面,溅射所述金属层。
在一种可能的实现方式中,所述在所述基板的第二表面,制作至少一个布线层之前,所述方法还包括:在所述基板的第二表面上,制作PID层;其中,所述在所述基板的第二表面,制作至少一个布线层,包括:在所述PID层上,制作所述至少一个布线层。
在一种可能的实现方式中,所述在所述基板的第二表面上,制作PID层,包括:在所述基板的第二表面,覆盖一层PID材料;利用光束在所述PID材料上进行扫描,以形成具有至少一个开窗的所述PID层,其中,所述至少一个开窗用于连通芯片与所述至少一个布线层。
在一种可能的实现方式中,所述金属层包括第一金属层和第二金属层,其中,所述第一金属层和所述第二金属层之间设置有间隔层,所述间隔层中设置有至少一个通孔,所述第二金属层覆盖所述间隔层且填充所述至少一个通孔。
在一种可能的实现方式中,所述在所述基板的第一表面,制作用于对所述芯片进行散热的金属层,包括:在所述基板的第一表面上溅射所述第一金属层;在所述第一金属层上覆盖所述间隔层;在所述间隔层上刻蚀出所述至少一个通孔;在具有所述至少一个通孔的所述间隔层上溅射所述第二金属层。
在一种可能的实现方式中,所述至少一个通孔设置于所述间隔层中位于所述芯片上方的部分。
在一种可能的实现方式中,所述第一金属层和/或所述第二金属层的材料为铜。
在一种可能的实现方式中,所述间隔层为味之素复合薄膜(Ajinomoto Build-upFilm,ABF)层。
在一种可能的实现方式中,所述方法还包括:对所述金属层的表面,进行表面处理。
在一种可能的实现方式中,所述对所述金属层的表面,进行表面处理,包括:采用OSP方式,对所述金属层的表面进行表面处理。
在一种可能的实现方式中,所述方法还包括:在所述至少一个布线层的表面,制作焊接掩膜,并进行表面处理。
在一种可能的实现方式中,所述在所述至少一个布线层的表面,制作焊接掩膜,并进行表面处理,包括:在所述至少一个布线层的表面,制作焊接掩膜,并采用ENEPIG进行表面处理。
第二方面,提供了一种芯片,所述芯片基于第一方面或第一方面的任意可能的实现方式中的方法进行封装。
在一种可能的实现方式中,封装后的所述芯片为算力芯片,具有相同结构的多个所述算力芯片设置于同一电路板上。
第三方面,提供了一种芯片封装组件,包括:基板,所述基板上设置有开孔;芯片,通过填充材料嵌埋在所述开孔内;金属层,制作于所述基板的第一表面,用于对所述芯片进行散热;至少一个布线层,制作于所述基板的第二表面。
在一种可能的实现方式中,所述芯片的厚度大于所述基板的厚度,所述基板的第一表面上形成有填充材料层,所述填充材料层的表面的高度与所述芯片的表面的高度相同。
在一种可能的实现方式中,所述芯片封装组件还包括:PID层,位于所述基板的第二表面与所述至少一个布线层之间。
在一种可能的实现方式中,所述PID层上设置有至少一个开窗,所述至少一个开窗用于连通所述芯片与所述至少一个布线层,所述至少一个开窗基于光束扫描形成。
在一种可能的实现方式中,所述金属层包括第一金属层和第二金属层,其中,所述第一金属层和所述第二金属层之间设置有间隔层,所述间隔层中设置有至少一个通孔,所述第二金属层覆盖所述间隔层且填充所述至少一个通孔。
在一种可能的实现方式中,所述至少一个通孔设置于所述间隔层中位于所述芯片上方的部分。
在一种可能的实现方式中,所述芯片封装组件为算力芯片,具有相同结构的多个所述算力芯片设置于同一电路板上。
基于上述技术方案,在进行芯片封装,尤其是对高密度集成的芯片进行封装时,通过将芯片嵌埋至基板的开孔内,并在芯片表面制作用于进行散热的金属层,能够提高封装效率,并且实现了对芯片的散热。
附图说明
图1是本申请实施例的芯片封装方法的示意性流程图。
图2a至图2e是本申请实施例的将芯片嵌埋至基板的方法的示意图。
图3a至图3f是基于图1所示的方法的一种可能的实现方式的示意图。
图4是本申请另一实施例的芯片封装方法的示意性流程图。
图5是基于图4所示的方法形成的芯片封装组件的示意图。
图6a至图6d是PI层的制作方法的示意图。
图7a至图7d是PID层的制作方法的示意图。
图8是本申请实施例的金属层的示意图。
图9是本申请实施例的金属层的制作方法的示意性流程图。
图10是本申请实施例的芯片封装组件的示意性框图。
具体实施方式
下面将结合附图,对本申请中的技术方案进行描述。
传统的芯片封装过程需要先由基板厂商按要求设计、制造基板,然后基板送到封装厂作为封装材料的一部分,从而与芯片一起进行封装。对于高密度集成的芯片,这种方式大大增加了封装周期和成本。应理解,本申请实施例中所述的高密度集成的芯片,是指集成有大量电子元器件的芯片。由于该芯片上分布有大量电子元器件,在工作时会产生较大的热量,因此,在对这类芯片进行封装时,需要考虑芯片散热问题。
为此,本申请实施例提出了一种芯片封装方案,能够提高封装效率并解决芯片散热的问题,尤其适用于高密度集成的芯片的封装。
图1是本申请实施例的芯片封装方法的示意性流程图。如图1所示,该方法包括以下步骤中的部分或全部。
在110中,在基板上制作开孔。
在120中,将芯片嵌埋至该开孔内。
在130中,在基板的第一表面,制作用于对芯片进行散热的金属层。
其中,该金属层覆盖基板和芯片的表面。
在140中,在基板的第二表面,制作至少一个布线层。
该实施例中,需要在基板上进行开孔,并将芯片嵌埋至该开孔内。在基板和芯片的一侧制作有金属层,该金属层覆盖芯片和基板的表面。该金属层与芯片表面接触,芯片产生的热量可以直接传导至该金属层,从而实现散热。在基板和芯片的另一侧制作有至少一个布线层,该至少一个布线层包括一个或多个金属层,这些金属层具有特殊的线路结构,用来实现相应的电气功能。
用于对芯片进行散热的金属层可以通过背面金属化(Backside Metallizing,BSM)工艺形成,因此,该金属层也可以称为BSM层。并且,该BSM层上方还可以焊接散热器,从而进一步改善导热性能。
可以看出,基于上述封装方式,在基板及其布线层的形成过程中,就可以完成芯片的封装,从而提高封装效率。并且,在芯片嵌埋基板的封装方式中,芯片与基板合为一体,可以作为一个整体进行后续加工,方便散热金属层的制作。该金属层覆盖芯片和基板的表面,相比于通过绝缘材料覆盖芯片表面的封装方式,金属层具有更高的导热效率,并可以通过焊锡将散热器焊接到金属层上,从而实现对芯片更为高效的散热。
应理解,基板上的开孔可以是开通孔,但本申请实施例并不限于此,也可以采用开盲孔的方式替换开通孔的方式。以下均以该开孔是通孔为例进行描述。
可选地,该方法还包括:对金属层的表面,进行表面处理。
例如,采用有机可焊性抗氧化处理(Organic Solder-ability Preservatives,OSP)方式,对该金属层的表面进行表面处理。
可选地,该方法还包括:在该至少一个布线层的表面,制作焊接掩膜,并进行表面处理。
例如,在该至少一个布线层的表面,制作焊接/掩膜(Solder/Mask,S/M),并采用化学镀镍钯浸金(Electroless Nickel Electroless Palladium Immersion Gold,ENEPIG)技术进行表面处理。
可选地,步骤120具体可以包括步骤121和步骤122,从而实现将芯片嵌埋至基板的开孔内。
在121中,利用与芯片粘连的膜层,将该芯片从基板的第二表面放入基板的开孔内。
其中,芯片的厚度可以大于基板的厚度。也就是说,通过与芯片粘连的膜层将芯片从基板的第二表面放入开孔后,该芯片的表面高于基板的第一表面。可以对芯片进行研磨,得到合适的芯片厚度,使其厚度比基板厚度高出预设值,即开孔内的芯片伸出基板预设值,例如0.1毫米或者0.2毫米。在122中,使用填充材料将该芯片固定在该开孔内。
在122中,去除膜层。
该实施例中,将芯片首先与膜层粘连在一起,并通过膜层,从基板的一侧将芯片放入基板的开孔内,并从基板的另一侧注入填充材料,在对填充材料进行固化后,就能够将芯片固定在该开孔内。之后,再将该膜层去除。该膜层例如可以是感光材料膜层,比如UV膜等,这里不做限定。
该填充材料例如可以是ABF、树脂等材料。这类材料在一种条件下呈液态,而在另一条件下呈固态。例如,该填充材料在不同温度下呈不同的状态;或者在特定波长的光线照射前后呈不同的状态。在进行填充时,该填充材料以液态进行填充,而其由液态变为固态后,可以固定住芯片的位置。
进一步地,可选地,步骤122可以包括步骤1221至步骤1223,从而实现对芯片的固定。
在1221中,在基板的第一表面的上方放置压板。
其中,由于芯片的表面高于基板的第一表面,因此,在基板的第一表面的上方放置压板后,芯片的表面会与该压板贴合,而基板的第一表面与该压板之间存在间隙。
在1222中,使用填充材料,填充芯片与开孔之间的间隙,以及基板的第一表面与该压板之间的间隙。
在1223中,去除该压板。
通过上述步骤,可以在基板的第一表面形成填充材料层,且该填充材料层的高度与芯片的高度相同。这样可以使芯片与基板表面更加平整,从而方便后续的散热金属层的制作,避免制作过程中金属层发生翘曲。这时,用于散热的金属层可以直接覆盖芯片表面以及该填充材料层的表面。
结合图2a至图2e进行举例说明。其中,前述的第一表面为图2a至图2e中所示的基板401的上表面,第二表面为基板401的下表面。如图2a至图2e所示,将芯片嵌埋至开孔的过程可以包括以下步骤。
在图2a中,在基板401上制作开孔。
这里的基板例如可以是半固化片(Prepreg,PP)。
在图2b中,将芯片402与膜层4021粘连,并通过膜层4021将芯片402从基板401的下侧放入开孔内。
或者,也可以现将该膜层4201粘连在基板401的下表面,并使其覆盖基板上的开孔位置,之后再将芯片402从基板401的上表面放入该开孔。由于膜层4201具有粘黏性,因此,将芯片402放入开孔后,芯片402会被膜层4201粘连住,从而保证后续填充时芯片的位置不发生变化。
在图2c中,在芯片402的上方放置压板4022。
可以设置芯片402的高度高于基板401的上表面的高度。这样,在芯片402上放置压板4022后,压板4022与芯片表面贴合,但基板401的上表面与压板4022之间形成间隙。
在图2d中,使用填充材料404进行填充。
图2a至图2e中未示出进料口,进料口例如可以设置在压板4022上,也可以设置在其他位置。将液态的填充材料404通过进料口填充至芯片401与开孔之间的间隙,以及基板401的上表面与压板4022之间的间隙,填充完成后对填充材料404进行固化。
在图2e中,去压板4022。
之后,再去除膜层4021即可。
这时,基板401的上表面形成有填充材料层,所述填充材料层的高度与芯片402的表面的高度相同。之后,可以在芯片402和该填充材料层的表面上制作用于散热的金属层。在芯片402的研磨过程中,很难完全将芯片402的高度研磨至与基板401的高度完全相同,从而导致后续制作的金属层容易发生翘曲。而该填充材料层较好地弥补了芯片402和基板401在高度方向上的高度差,可以使芯片402与基板401的表面形成一个完整的平面,方便后续的散热金属层的制作,可以避免芯片402上方的该金属层发生翘曲。可以说,这种方式降低了芯片研磨过程中对精度的要求,减小了加工难度和加工时间。
可选地,在130中,用于散热的该金属层可以采用溅射的方式形成。
下面以图3a至图3f为例,详细描述基于本申请实施例的一种可能的封装方式。其中,前述的第一表面为图3a至图3f中所示的基板401的上表面,第二表面为基板401的下表面。如图3a至图3f所示,该封装过程包括以下步骤。
在图3a中,在基板401上制作开孔。
在图3b中,将芯片402嵌埋至基板401的开孔内。
在图3c中,在基板401的下表面制作布线层403。
图3c中的布线层403包括金属层M1至金属层M3。其中,金属层M1、金属层M2和金属层M3彼此之间为填充材料404。其中,在基板401的下表面进行金属层M1的生长,其次依次进行通孔和金属层M2、金属层M3的生长。芯片402的焊盘可以与金属层M1电连接。
在图3d中,在基板401的上表面制作BSM层405。
其中,该BSM层405覆盖芯片402和基板401的上表面,用于对芯片402进行散热。
在图3e中,进行S/M以及表面处理,形成S/M层406和表面处理层407。
本申请实施例中,在芯片封装过程中,对各个叠层的制作顺序不做任何限定。例如,在图3a至图3e中,可以在依次制作金属层M1至金属层M3后,再制作BSM层。
或者,该至少一个布线层中的部分布线层可以在制作BSM层之前形成,而另一部分布线层在制作BSM层之后形成。例如,依次制作金属层M1、金属层M2、BSM层和金属层M3。这样,在封装过程中,基板两侧的应力交替变化,可以减轻应力对封装过程的影响。
图3a至图3e中仅以一个芯片为例描述具体的封装过程。在实际封装时,通常同时对多个芯片进行封装,之后再对封装后的多个芯片进行切割,形成独立的芯片封装组件。
例如图3f所示,对封装后的多个芯片进行切割后,可以得到单个芯片。在芯片切割之前,还可以在芯片上打上各自的编码和其他标记等。
可选地,如图4所示,在步骤140之前,该方法100还可以包括步骤150,这时,步骤140由步骤141代替。
在150中,在基板的第二表面上,制作光可成像介质(Photo ImaginableDielectric,PID)层。
在141中,在该PID层上,制作至少一个布线层。
其中,PID层与传统的聚亚酰胺(Polymide,PI)层的作用类似,例如可以实现线路保护、缓冲芯片封装过程中的应力等作用。PID层中与芯片相对应的部分设置有至少一个开窗,该至少一个开窗用于连通芯片与布线层。
例如,在150中,可以在基板的第二表面,覆盖一层PID材料;并利用光束在该PID材料上进行扫描,从而形成具有至少一个开窗的该PID层。例如图5所示,PID层409覆盖芯片402和基板401的下表面,芯片402的焊盘通过PID层409上的至少一个开窗,与金属层M1电连接。
传统的PI层在制作时,首先在基板表面覆盖PI材料,并将掩膜板覆盖于基板表面的PI材料上,并且使用光线照射该掩膜板,以形成具有至少一个开窗的该PI层。例如图6a至图6d,其中图6a所示为芯片402,其上方为焊盘(PAD);如图6b所示,在芯片402的上方覆盖一层PI材料408;如图6c所示,在PI材料408上方放置掩膜板4023,并使用光线照射掩膜板4023,形成PI开窗;如图6d所示,去除掩膜板4023,形成具有PI开窗的PI层408。
图6a至图6d中可以看出,PI层的制作过程需要用到掩膜板,其成本和时间都增加了。因此,本申请实施例中,通过PID层代替PI层,能够降低封装成本和封装时间。
由于PID层的材料特性,使得可以通过光束扫描的方式在PID层上形成开窗。例如图7a至图7d所示,其中图7a所示为芯片402,其上方为焊盘;如图7b所示,在芯片402的上方覆盖一层PID材料409;如图7c所示,利用光束对PID材料409进行扫描,在PID材料层409上形成开窗,其中可以利用数控的方式提前设置扫描参数,并利用光束,基于该扫描参数,在PID材料409上扫描出开窗;最终形成如图7d所示的具有开窗的PID层409。芯片402的焊盘可以通过PID层409的开窗与金属层M1电连接。
可选地,上述用于对芯片进行散热的金属层可以是单层结构;或者,也可以是多层结构。例如图8所示,金属层405可以包括第一金属层4051和第二金属层4052,其中,第一金属层4051和第二金属层4052之间设置有间隔层4053,间隔层4053中设置有至少一个通孔,第二金属层4052覆盖间隔层4053且填充该至少一个通孔。
如图9所示,步骤130可以包括步骤131至134,从而制作出如图8所示的金属层405。
在131中,在基板的第一表面上溅射第一金属层。
在132中,在第一金属层上覆盖间隔层。
在133中,在间隔层上刻蚀出至少一个通孔。
例如,可以采用干刻蚀的方式形成该至少一个通孔。
在134中,在具有至少一个通孔的该间隔层上,溅射第二金属层。
其中,采用溅射的方式,可以使第二金属层覆盖间隔层的表面,并且将金属材料溅射至间隔层上的通孔内。这样,芯片顶面的热量可以依次通过第一金属层、通孔内的金属、以及第二金属层传导出去。
从图8可以看出,基板401下方设置有布线层403,布线层403中包括多个金属层M1、M2和M3,由于基板401下侧分布的金属层数量较多,因此容易导致基板401上下两侧的应力分布不均匀,从而使基板401上侧的金属层易发生翘曲。因此,将金属层405设置为双层结构,增加了基板401上侧的支撑强度,能够均衡基板401上下两侧的应力分布,从而尽量避免翘曲,提高封装可靠性。
该实施例对间隔层上的通孔数量、密度和位置等均不作限定。例如,间隔层上的至少一个通孔,可以设置在该间隔层中位于该芯片上方的部分,从而实现对芯片顶部的散热;或者,该至少一个通孔也可以均匀地分布在间隔层上。
金属层可以采用高导热性材料,例如铜、铝等。
间隔层的材料例如可以是ABF或导热硅脂等。
本申请实施例还提供一种芯片封装组件,该芯片封装组件可以是基于上述任一实施例中的封装方法对芯片进行封装后形成的。如图10所示,所述芯片封装组件1000包括:
基板1010,基板1010上设置有开孔;
芯片1020,通过填充材料嵌埋在所述开孔内;
金属层1030,制作于所述基板1010的第一表面,用于对所述芯片1020进行散热;以及,
至少一个布线层1040,制作于所述基板1010的第二表面。
在该芯片封装组件中,芯片嵌埋至基板的开孔内,并且芯片表面制作有用于进行散热的金属层。在对该芯片进行封装时,通过将芯片嵌埋至基板的开孔内,并在芯片表面制作用于进行散热的金属层,能够提高封装效率,并且实现了对芯片的散热。
可选地,所述芯片1020的厚度大于基板1010的厚度,所述填充材料层的表面的高度与所述芯片1020的表面的高度相同。
可选地,所述芯片1020封装组件还包括:PID层,位于所述基板1010的第二表面与所述至少一个布线层1040之间。
可选地,所述PID层上设置有至少一个开窗,所述至少一个开窗用于连通所述芯片1020与所述至少一个布线层1040,所述至少一个开窗基于光束扫描形成。
可选地,所述金属层1030包括第一金属层1030和第二金属层1030,其中,所述第一金属层1030和所述第二金属层1030之间设置有间隔层,所述间隔层中设置有至少一个通孔,所述第二金属层1030覆盖所述间隔层且填充所述至少一个通孔。
可选地,所述至少一个通孔设置于所述间隔层中位于所述芯片1020上方的部分。
本申请实施例对芯片类型不做限定。例如,封装后的所述芯片可以为算力芯片,具有相同结构的多个所述算力芯片设置于同一电路板上。
应理解,对于传统计算机而言,一片印刷电路板(Printed Circuit Board,PCB)上仅放置一个计算处理器芯片,例如中央处理器(Central Processing Unit,CPU)或者图形处理单元(Graphic Processing Unit,GPU)等。而对于采用算力芯片的产品来说,一片PCB(称为算力板)上往往会密集地放置多个结构相同的计算处理器芯片(即算力芯片)。并且,在这些算力芯片中,至少两个算力芯片会通过串联的方式连接在一起。对于此等高密度集成的芯片的封装,本申请提供了一种更为高效的且芯片更容易散热的封装方法。
需要说明的是,在不冲突的前提下,本申请描述的各个实施例和/或各个实施例中的技术特征可以任意的相互组合,组合之后得到的技术方案也应落入本申请的保护范围。
应理解,本申请实施例中的具体的例子只是为了帮助本领域技术人员更好地理解本申请实施例,而非限制本申请实施例的范围,本领域技术人员可以在上述实施例的基础上进行各种改进和变形,而这些改进或者变形均落在本申请的保护范围内。
以上所述,仅为本申请的具体实施方式,但本申请的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本申请揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本申请的保护范围之内。因此,本申请的保护范围应以所述权利要求的保护范围为准。
Claims (24)
1.一种芯片封装的方法,其特征在于,所述方法包括:
在基板上制作开孔;
将芯片嵌埋至所述开孔内;
在所述基板的第一表面,制作用于对所述芯片进行散热的金属层,其中,所述金属层覆盖所述基板和所述芯片的表面;
在所述基板的第二表面,制作至少一个布线层。
2.根据权利要求1所述的方法,其特征在于,所述将芯片嵌埋至所述开孔内,包括:
利用与所述芯片粘连的膜层,将所述芯片从所述基板的第二表面放入所述开孔内,其中,所述芯片的厚度大于所述基板的厚度;
使用填充材料将所述芯片固定在所述开孔内;
去除所述膜层。
3.根据权利要求2所述的方法,其特征在于,所述使用填充材料将所述芯片固定在所述开孔内,包括:
在所述基板的第一表面的上方放置压板,其中,所述芯片的表面与所述压板贴合且所述基板的第一表面与所述压板之间存在间隙;
使用所述填充材料,填充所述芯片与所述开孔之间的间隙,以及所述基板的第一表面与所述压板之间的间隙;
去除所述压板。
4.根据权利要求1至3中任一项所述的方法,其特征在于,所述在所述基板的第一表面,制作用于对所述芯片进行散热的金属层,包括:
在所述基板的第一表面,溅射所述金属层。
5.根据权利要求1至3中任一项所述的方法,其特征在于,所述在所述基板的第二表面,制作至少一个布线层之前,所述方法还包括:
在所述基板的第二表面上,制作光可成像介质PID层;
其中,所述在所述基板的第二表面,制作至少一个布线层,包括:
在所述PID层上,制作所述至少一个布线层。
6.根据权利要求5所述的方法,其特征在于,所述在所述基板的第二表面上,制作PID层,包括:
在所述基板的第二表面,覆盖一层PID材料;
利用光束在所述PID材料上进行扫描,以形成具有至少一个开窗的所述PID层,其中,所述至少一个开窗用于连通所述芯片与所述至少一个布线层。
7.根据权利要求1至3中任一项所述的方法,其特征在于,所述金属层包括第一金属层和第二金属层,其中,所述第一金属层和所述第二金属层之间设置有间隔层,所述间隔层中设置有至少一个通孔,所述第二金属层覆盖所述间隔层且填充所述至少一个通孔。
8.根据权利要求7所述的方法,其特征在于,所述在所述基板的第一表面,制作用于对所述芯片进行散热的金属层,包括:
在所述基板的第一表面上溅射所述第一金属层;
在所述第一金属层上覆盖所述间隔层;
在所述间隔层上刻蚀出所述至少一个通孔;
在具有所述至少一个通孔的所述间隔层上,溅射所述第二金属层。
9.根据权利要求7所述的方法,其特征在于,所述至少一个通孔设置在所述间隔层中位于所述芯片上方的部分。
10.根据权利要求7所述的方法,其特征在于,所述第一金属层和/或所述第二金属层的材料为铜。
11.根据权利要求7所述的方法,其特征在于,所述间隔层为味之素复合薄膜ABF层。
12.根据权利要求1至3中任一项所述的方法,其特征在于,所述方法还包括:
对所述金属层的表面,进行表面处理。
13.根据权利要求12所述的方法,其特征在于,所述对所述金属层的表面,进行表面处理,包括:
采用有机可焊性抗氧化处理OSP方式,对所述金属层的表面进行表面处理。
14.根据权利要求1至3中任一项所述的方法,其特征在于,所述方法还包括:
在所述至少一个布线层的表面,制作焊接掩膜,并进行表面处理。
15.根据权利要求14所述的方法,其特征在于,所述在所述至少一个布线层的表面,制作焊接掩膜,并进行表面处理,包括:
在所述至少一个布线层的表面,制作焊接掩膜,并采用化学镀镍钯浸金ENEPIG技术进行表面处理。
16.一种芯片,其特征在于,所述芯片基于上述权利要求1至15中任一项所述的方法进行封装。
17.根据权利要求16所述的芯片,其特征在于,封装后的所述芯片为算力芯片,具有相同结构的多个所述算力芯片设置于同一电路板上。
18.一种芯片封装组件,其特征在于,包括:
基板,所述基板上设置有开孔;
芯片,通过填充材料嵌埋在所述开孔内;
金属层,制作于所述基板的第一表面,用于对所述芯片进行散热;以及,至少一个布线层,制作于所述基板的第二表面。
19.根据权利要求18所述的芯片封装组件,其特征在于,所述芯片的厚度大于所述基板的厚度,所述基板的第一表面上形成有填充材料层,所述填充材料层的表面的高度与所述芯片的表面的高度相同。
20.根据权利要求18或19所述的芯片封装组件,其特征在于,所述芯片封装组件还包括:
光可成像介质PID层,位于所述基板的第二表面与所述至少一个布线层之间。
21.根据权利要求20所述的芯片封装组件,其特征在于,所述PID层上设置有至少一个开窗,所述至少一个开窗用于连通所述芯片与所述至少一个布线层,所述至少一个开窗基于光束扫描形成。
22.根据权利要求18或19所述的芯片封装组件,其特征在于,所述金属层包括第一金属层和第二金属层,其中,所述第一金属层和所述第二金属层之间设置有间隔层,所述间隔层中设置有至少一个通孔,所述第二金属层覆盖所述间隔层且填充所述至少一个通孔。
23.根据权利要求22所述的芯片封装组件,其特征在于,所述至少一个通孔设置于所述间隔层中位于所述芯片上方的部分。
24.根据权利要求18或19所述的芯片封装组件,其特征在于,所述芯片封装组件为算力芯片,具有相同结构的多个所述算力芯片设置于同一电路板上。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNPCT/CN2018/117260 | 2018-11-23 | ||
PCT/CN2018/117260 WO2020103147A1 (zh) | 2018-11-23 | 2018-11-23 | 芯片散热结构、芯片结构、电路板和超算设备 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN110767553A true CN110767553A (zh) | 2020-02-07 |
Family
ID=69335292
Family Applications (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201921868059.7U Active CN210668333U (zh) | 2018-11-23 | 2019-10-31 | 芯片封装组件 |
CN201911053347.1A Pending CN110783205A (zh) | 2018-11-23 | 2019-10-31 | 芯片封装的方法、芯片和芯片封装组件 |
CN201911053263.8A Pending CN110767553A (zh) | 2018-11-23 | 2019-10-31 | 芯片封装的方法、芯片和芯片封装组件 |
CN201911053463.3A Pending CN110767619A (zh) | 2018-11-23 | 2019-10-31 | 芯片封装的方法、芯片和芯片封装组件 |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201921868059.7U Active CN210668333U (zh) | 2018-11-23 | 2019-10-31 | 芯片封装组件 |
CN201911053347.1A Pending CN110783205A (zh) | 2018-11-23 | 2019-10-31 | 芯片封装的方法、芯片和芯片封装组件 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201911053463.3A Pending CN110767619A (zh) | 2018-11-23 | 2019-10-31 | 芯片封装的方法、芯片和芯片封装组件 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20210280489A1 (zh) |
CN (4) | CN210668333U (zh) |
WO (1) | WO2020103147A1 (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111755340A (zh) * | 2020-06-30 | 2020-10-09 | 矽磐微电子(重庆)有限公司 | 半导体封装方法及半导体封装结构 |
WO2022165958A1 (zh) * | 2021-02-05 | 2022-08-11 | 天芯互联科技有限公司 | 芯片的封装方法和芯片的封装机构 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112509998A (zh) * | 2020-11-18 | 2021-03-16 | 杰群电子科技(东莞)有限公司 | 一种高功率半导体产品晶圆级封装工艺及半导体产品 |
CN113225934B (zh) * | 2021-05-07 | 2024-06-04 | 北京比特大陆科技有限公司 | 算力板及其制造方法 |
CN113594102B (zh) * | 2021-07-26 | 2024-05-28 | 苏州通富超威半导体有限公司 | 散热盖及制作方法和芯片封装结构 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104269384A (zh) * | 2014-04-01 | 2015-01-07 | 珠海越亚封装基板技术股份有限公司 | 嵌入式芯片 |
CN106997870A (zh) * | 2016-01-26 | 2017-08-01 | 珠海越亚封装基板技术股份有限公司 | 新型嵌入式封装 |
CN107787112A (zh) * | 2016-08-25 | 2018-03-09 | 三星电机株式会社 | 具有电子元件的印刷电路板、其制造方法及电子元件模块 |
CN108305857A (zh) * | 2017-01-11 | 2018-07-20 | 三星电机株式会社 | 半导体封装件以及制造半导体封装件的方法 |
CN109755191A (zh) * | 2017-11-08 | 2019-05-14 | 三星电机株式会社 | 扇出型半导体封装件 |
CN110098162A (zh) * | 2018-01-29 | 2019-08-06 | 三星电子株式会社 | 包括导热层的半导体封装件 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN2567770Y (zh) * | 2002-04-23 | 2003-08-20 | 神基科技股份有限公司 | 芯片散热结构 |
US20050121776A1 (en) * | 2003-12-05 | 2005-06-09 | Deppisch Carl L. | Integrated solder and heat spreader fabrication |
CN1316611C (zh) * | 2004-03-19 | 2007-05-16 | 矽品精密工业股份有限公司 | 具有增层结构的晶圆级半导体封装件及其制法 |
EP1951015A4 (en) * | 2005-10-14 | 2011-03-23 | Fujikura Ltd | PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING PRINTED CIRCUIT BOARD |
US20080122061A1 (en) * | 2006-11-29 | 2008-05-29 | Texas Instruments Incorporated | Semiconductor chip embedded in an insulator and having two-way heat extraction |
CN101211872A (zh) * | 2006-12-26 | 2008-07-02 | 矽品精密工业股份有限公司 | 散热型半导体封装件及其所应用的散热结构 |
US7579686B2 (en) * | 2006-12-29 | 2009-08-25 | Intel Corporation | Thermal interface material with hotspot heat remover |
TWI328423B (en) * | 2007-09-14 | 2010-08-01 | Unimicron Technology Corp | Circuit board structure having heat-dissipating structure |
CN101752327B (zh) * | 2008-12-01 | 2011-11-16 | 矽品精密工业股份有限公司 | 具有散热结构的半导体封装件 |
JP5545000B2 (ja) * | 2010-04-14 | 2014-07-09 | 富士電機株式会社 | 半導体装置の製造方法 |
CN102254880B (zh) * | 2010-05-21 | 2014-04-30 | 南茂科技股份有限公司 | 芯片封装装置及其制造方法 |
US8896110B2 (en) * | 2013-03-13 | 2014-11-25 | Intel Corporation | Paste thermal interface materials |
JPWO2014188632A1 (ja) * | 2013-05-23 | 2017-02-23 | パナソニック株式会社 | 放熱構造を有する半導体装置および半導体装置の積層体 |
KR20140141281A (ko) * | 2013-05-31 | 2014-12-10 | 삼성전자주식회사 | 반도체 패키지 |
CN105280574B (zh) * | 2014-07-16 | 2018-12-04 | 日月光半导体制造股份有限公司 | 元件嵌入式封装结构及其制造方法 |
KR20160013706A (ko) * | 2014-07-28 | 2016-02-05 | 삼성전기주식회사 | 인쇄회로기판 및 인쇄회로기판의 제조 방법 |
CN104966677B (zh) * | 2015-07-08 | 2018-03-16 | 华进半导体封装先导技术研发中心有限公司 | 扇出型芯片封装器件及其制备方法 |
US9401350B1 (en) * | 2015-07-29 | 2016-07-26 | Qualcomm Incorporated | Package-on-package (POP) structure including multiple dies |
CN108109974B (zh) * | 2016-11-25 | 2019-09-24 | 钰桥半导体股份有限公司 | 具有电磁屏蔽及散热特性的半导体组件及制作方法 |
CN108281397A (zh) * | 2017-12-29 | 2018-07-13 | 合肥矽迈微电子科技有限公司 | 芯片封装结构及封装方法 |
US10847505B2 (en) * | 2018-04-10 | 2020-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-chip semiconductor package |
US11102879B2 (en) * | 2018-09-20 | 2021-08-24 | International Business Machines Corporation | Printed circuit board to dielectric layer transition with controlled impedance and reduced and/or mitigated crosstalk for quantum applications |
CN110265306A (zh) * | 2019-05-20 | 2019-09-20 | 芯原微电子(上海)股份有限公司 | 一种无芯基板封装结构及其制造方法 |
-
2018
- 2018-11-23 WO PCT/CN2018/117260 patent/WO2020103147A1/zh active Application Filing
-
2019
- 2019-10-31 CN CN201921868059.7U patent/CN210668333U/zh active Active
- 2019-10-31 CN CN201911053347.1A patent/CN110783205A/zh active Pending
- 2019-10-31 CN CN201911053263.8A patent/CN110767553A/zh active Pending
- 2019-10-31 CN CN201911053463.3A patent/CN110767619A/zh active Pending
-
2021
- 2021-05-21 US US17/327,027 patent/US20210280489A1/en active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104269384A (zh) * | 2014-04-01 | 2015-01-07 | 珠海越亚封装基板技术股份有限公司 | 嵌入式芯片 |
CN106997870A (zh) * | 2016-01-26 | 2017-08-01 | 珠海越亚封装基板技术股份有限公司 | 新型嵌入式封装 |
CN107787112A (zh) * | 2016-08-25 | 2018-03-09 | 三星电机株式会社 | 具有电子元件的印刷电路板、其制造方法及电子元件模块 |
CN108305857A (zh) * | 2017-01-11 | 2018-07-20 | 三星电机株式会社 | 半导体封装件以及制造半导体封装件的方法 |
CN109755191A (zh) * | 2017-11-08 | 2019-05-14 | 三星电机株式会社 | 扇出型半导体封装件 |
CN110098162A (zh) * | 2018-01-29 | 2019-08-06 | 三星电子株式会社 | 包括导热层的半导体封装件 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111755340A (zh) * | 2020-06-30 | 2020-10-09 | 矽磐微电子(重庆)有限公司 | 半导体封装方法及半导体封装结构 |
WO2022165958A1 (zh) * | 2021-02-05 | 2022-08-11 | 天芯互联科技有限公司 | 芯片的封装方法和芯片的封装机构 |
Also Published As
Publication number | Publication date |
---|---|
WO2020103147A1 (zh) | 2020-05-28 |
US20210280489A1 (en) | 2021-09-09 |
CN110767619A (zh) | 2020-02-07 |
CN210668333U (zh) | 2020-06-02 |
CN110783205A (zh) | 2020-02-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110767553A (zh) | 芯片封装的方法、芯片和芯片封装组件 | |
US7274099B2 (en) | Method of embedding semiconductor chip in support plate | |
US10595413B2 (en) | Board having electronic element, method for manufacturing the same, and electronic element module including the same | |
US7656015B2 (en) | Packaging substrate having heat-dissipating structure | |
JP4205749B2 (ja) | 電子モジュールの製造方法及び電子モジュール | |
TWI602270B (zh) | 晶片埋入式印刷電路板及應用印刷電路板之半導體封裝及其製造方法 | |
US8994168B2 (en) | Semiconductor package including radiation plate | |
JP2007535156A (ja) | 埋込み構成要素からの熱伝導 | |
US20130027896A1 (en) | Electronic component embedded printed circuit board and method of manufacturing the same | |
US10674604B2 (en) | Printed wiring board and method for manufacturing the same | |
JP2004335641A (ja) | 半導体素子内蔵基板の製造方法 | |
JP6027001B2 (ja) | 放熱回路基板 | |
JP2017212376A (ja) | 半導体装置、半導体装置の製造方法 | |
US9706663B2 (en) | Printed wiring board, method for manufacturing the same and semiconductor device | |
US20110044015A1 (en) | Multichip module and method for manufacturing the same | |
JP2008210912A (ja) | 半導体装置及びその製造方法 | |
WO2012116157A2 (en) | Chip module embedded in pcb substrate | |
JP2007300029A (ja) | 半導体装置及びその製造方法並びに回路基板装置 | |
US6602739B1 (en) | Method for making multichip module substrates by encapsulating electrical conductors and filling gaps | |
JP2016048768A (ja) | 配線板及び半導体装置の製造方法 | |
JP7239342B2 (ja) | 電子装置及び電子装置の製造方法 | |
CN102655715A (zh) | 柔性印刷电路板及其制造方法 | |
CN210575901U (zh) | 具有高散热性的板级扇出封装结构 | |
JP4321758B2 (ja) | 半導体装置 | |
JP2017103426A (ja) | 半導体パッケージおよびパッケージ・オン・パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200207 |
|
RJ01 | Rejection of invention patent application after publication |