CN103779312A - 嵌入式芯片封装及用于制造嵌入式芯片封装的方法 - Google Patents

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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges

Abstract

本发明涉及嵌入式芯片封装及用于制造嵌入式芯片封装的方法。提供了用于制造嵌入式芯片封装的方法。所述方法可以包括：在衬底上方形成导电线；将所述衬底放置得紧邻包括芯片的芯片装置，所述芯片包括一个或多个接触焊盘，其中一个或多个导电线被布置为接近于所述芯片的侧壁；以及在所述芯片装置上方形成一个或多个电互连，以将至少一个导电线电连接至至少一个接触焊盘。

Description

嵌入式芯片封装及用于制造嵌入式芯片封装的方法
对相关申请的交叉引用
本申请要求2012年10月19日递交并通过引用以其整体合并在本文中的欧洲专利申请系列号12007249.1的优先权。
技术领域
各种实施例一般地涉及嵌入式芯片封装及用于制造嵌入式芯片封装的方法。
背景技术
当前存在用于生产穿过密封剂的通孔(TEV)的有限数量的方式。
在一些情况中，使用嵌入级的简单工艺序列，预制通孔棒102可以被嵌入在密封剂104中，像如图1所示的管芯。如图1所示，嵌入式通孔棒102的纺织玻璃纤维是可视的。这些通孔棒102可以是昂贵的，并且另外因为可以使用印刷电路板(PCB)技术制造这些通孔棒102，所以这些通孔棒102具有非常有限的通孔密度。可以在脱机PCB生产线中简单地插塞通孔棒102。因此，典型的通孔间距可以在几百微米的范围中，例如大约300μm。另外，可以存在有限程度的设计自由，因为通孔不可以位于所有地方。另外，通常仅可以布置非常有限数量的通孔棒，例如每侧仅一个通孔棒。
TEV还可以通过形成孔来形成，即通过激光钻孔。这后面可以是种子层沉积和在孔中电镀。具有大约250μm厚度的晶片可能难于处理。虽然通孔可以位于(一个或多个)管芯旁边的所有地方(未示出)，但是由于在密封剂材料中存在无机填充粒子，穿过密封剂材料的激光钻孔可能是挑战性的。通常可实现的通孔直径一般可以大于大约100μm，并且因此通孔密度还可能是相当有限的。另外，通孔间距可以处于大约300μm的范围中。填充粒子易于引起底切，由此使得种子层的沉积非常困难。特别在较厚的晶片(例如450μm厚)的情况下，通孔和底切的宽高比易于在种子层中引起中断的连接。随后，这可能导致通过电镀(例如通过电镀铜)的通孔填充问题。种子层中的间断，可以意味着通孔不能或者不可以全部或基本上用金属填充。插塞还可能是困难的，并且掩埋通孔通常可能是不可接受的。
在其它情况中，弹性接触元件可以被安置在围绕半导体芯片的插入器衬底之间。
发明内容
提供了用于制造嵌入式芯片封装的方法。所述方法可以包括：在衬底上方形成导电线；将所述衬底紧邻包括芯片的芯片装置放置，所述芯片包括一个或多个接触焊盘，其中一个或多个导电线被布置为接近于所述芯片的侧壁；以及在所述芯片装置上方形成一个或多个电互连，以将至少一个导电线电连接至至少一个接触焊盘。
附图说明
在附图中，贯穿不同的图，相似的参考符号通常指代相同的部分。附图不必要是成比例的，相反的，重点通常在于图示本发明的原理。在随后的描述中，参考下面的附图描述本发明的各个实施例，其中：
图1示出嵌入式预制通孔棒；
图2示出根据实施例的用于制造嵌入式芯片封装的方法；
图3A至3E示出根据各个实施例的用于制造嵌入式芯片封装的方法；
图3D示出根据各个实施例的嵌入式芯片封装；
图3E示出根据各个实施例的嵌入式芯片封装；
图4示出根据实施例的用于制造嵌入式芯片封装的方法；
图5A至5C示出根据各个实施例的用于制造嵌入式芯片封装的方法；
图5C示出根据各个实施例的嵌入式芯片封装；
图6A至6C示出根据各个实施例的用于制造嵌入式芯片封装的方法；
图6A示出根据各个实施例的嵌入式芯片封装；
图6B示出根据各个实施例的嵌入式芯片封装；
图7A至7D示出根据各个实施例的用于制造嵌入式芯片封装的方法；
图8A和8B示出根据各个实施例的用于制造嵌入式芯片封装的方法；
图9示出根据各个实施例的用于制造嵌入式芯片封装的方法；
图10A至10C示出根据各个实施例的用于制造嵌入式芯片封装的方法；
图11A至11C示出根据各个实施例的用于制造嵌入式芯片封装的方法；
图12示出根据各个实施例的用于制造嵌入式芯片封装的方法；
图13示出根据各个实施例的嵌入式芯片封装；
图14示出根据各个实施例的嵌入式芯片封装。
具体实施方式
下面的详细描述涉及以图示的方式示出了其中可以实践该发明的具体细节和实施例的附图。
词语“示例性”这里用于表示“作为示例、例子或图示”等。这里描述为“示例性”的任何实施例或设计不一定被解释为相对于其它实施例或设计来说是优选或有利的。
词语“在...上方”这里用于描述在侧面或表面上方形成特征(例如层)，并且可以用于表示特征(例如层)可以“直接”在所指的侧面或表面上形成，例如与所指的侧面或表面直接接触。这里，词语“在...上方”还可以用于描述在侧面或表面上方形成特征(例如层)，并且可以用于表示特征(例如层)可以“间接”形成在所指的侧面或表面上，其中在所指的侧面或表面和所形成的层之间布置一个或多个附加层。
各个实施例提供可以垂直布置在芯片旁边的嵌入式简单平面预制轨迹。该简单平面预制轨迹可以实现芯片装置的顶侧面和底侧面之间的垂直接触。
平面技术可以允许低成本的极高或甚至最高可能的线密度。另外，封装的最终所需高度可以仅需要略微大于衬底(或晶片)的附加面积。因此，对TEV高度可以没有限制。
图2示出根据实施例的用于制造嵌入式芯片封装的方法200。方法200可以包括：
在衬底上方形成导电线(在210中)；
可选地在衬底上方且至少部分围绕每个导电线形成电绝缘材料(在220中)；
将衬底紧靠包括芯片的芯片装置放置，该芯片包括一个或多个接触焊盘，其中一个或多个导电线可以布置得接近于芯片的侧壁(在230中)；以及
在芯片装置上方形成一个或多个电互连以将至少一个导电线电连接至至少一个接触焊盘(在240中)。
图3A至3E示出根据各个实施例的用于执行制造嵌入式芯片封装的方法300的各个图示。
图3A的横截面图310示出衬底314。衬底314可以包括或是基本平面的衬底，例如平板。衬底314可以包括或是基本平面的衬底、面板或晶片。在一些实施例中，衬底314可以包括来自以下材料组中的至少一种材料，材料组由模制复合物、层压材料、陶瓷、液晶聚合物和隔离金属衬底组成。在一些实施例中，衬底314可以包括电绝缘材料。在一些实施例中，衬底314可以包括柔性、可弯曲材料。衬底314可以具有几百微米的厚度；例如范围从大约200μm至大约800μm；例如从大约450μm至大约600μm，例如从大约450μm至大约550μm。
衬底314可以具有被称为第一衬底侧面316的第一侧面。衬底314可以具有被称为第二衬底侧面317的第二侧面，其可以与第一衬底侧面316相对。在沉积导电线312之前，表面处理可以被施加至第一衬底侧面316。例如，如果需要，薄的介电涂层(几微米)可以被沉积在第一衬底侧面316上方。该介电层，例如模制复合物或层压材料，可以是可选的并且可以不需要是电性的。然而，这可以有助于使切割工艺和处理工艺更加可靠。
接下来，导电线312可以被形成在衬底314上方，例如在第一衬底侧面316上方。可以使用半加成工艺或通过减成工艺来生产导电线312。导电线312可以基本彼此平行或可以以相对彼此的夹角而延伸。每个导电线312可以包括金属。例如，每个导电线312可以包括铜，或由铜形成。每个导电线312可以具有被称为第一宽度的宽度we1。每个导电线312可以具有被称为第一厚度的厚度te1。每个导电线312可以具有被称为第一长度的长度le1(在进入页面的方向上)。
接下来，如果需要，表面处理可以被施加至导电线312和衬底314的表面。这可以包括通过等离子和/或粗糙化和/或氧化和/或添加底漆的处理。
如图3B的横截面图320所示，接下来，电绝缘材料318可以被形成在衬底314上方。先前的表面处理可以提高电绝缘材料到导电线312和到衬底314的粘附。电绝缘材料318可以至少部分地围绕每个导电线312。例如，电绝缘材料318可以填充导电线312之间的间隙和/或空间。电绝缘材料318还可以形成在第一衬底侧面316的不被导电线312覆盖的部分上方。
电绝缘材料318可以包括介电材料。电绝缘材料318可以包括来自以下材料组中的至少一种材料，材料组包括：模制复合物、层压材料、热固性塑料、热塑性塑料和/或陶瓷。电绝缘材料318可以通过压缩模制而形成。可选地，可以实施电绝缘材料318的层压。电绝缘材料318可以具有厚度tm1，范围从大约50μm至大约几百微米；例如范围从大约100μm至大约500μm；例如从大约100μm至大约300μm，例如从大约100μm至大约200μm。电绝缘材料318的总体厚度可以大于导电线312的厚度te1。电绝缘材料318的厚度可以通过附加的研磨可选地调整。
如图3A和3B所示，包括嵌入在衬底314和电绝缘材料318之间的导电线312的导电线装置322可以使用简单的金属线沉积来形成。间隙填充以及在传统制造中使用的其它复杂工艺可以避免。
如图3C的视图330所示，可以根据与芯片封装一起的导电线装置322的所需用途而修改导电线装置322。
根据导电线312所需的长度，可以例如在垂直于导电线312的长度的方向上可选地实施切割，以将导电线312的长度le减小至最终的长度le1。还可以可选地在平行于导电线的长度方向上实施切割，例如穿过电绝缘材料318和衬底314，以选择导电线装置322中的导电线312的数目。最终的导电线装置322可以包括例如四个导电线312，每个都具有从大约200μm至大约1500μm(例如从大约400μm至大约800μm，例如从大约450μm至大约600μm)变动的长度le1。
如图3D的三维图340和图3E的横截面图350所示，导电线装置322可以被布置为接近于芯片装置324。芯片装置324可以包括至少一个芯片326，(如图3E所示)，其中每个芯片326可以包括一个或多个接触焊盘328。
每个芯片都可以具有从大约40μm至大约800μm(例如从大约100μm至大约600μm，例如从大约1500μm至大约400μm)变动的高度h。
电绝缘材料318可以邻接芯片装置324，其中导电线312可以被布置为接近于芯片装置324。导电线312可以被布置为接近于至少一个芯片的侧壁332。
电绝缘材料318可以邻接或附着至芯片装置324，例如经由模制材料，例如经由粘结材料(未示出)。粘结材料，例如胶或电绝缘膏，可以用于将电绝缘材料318接合或粘附至芯片装置324。
如图3D和3E所示，芯片装置324可以包括至少一个芯片326。每个芯片326都可以包括一个或多个芯片侧壁332。接触焊盘328可以被形成在芯片顶侧面334和芯片底侧面336中的至少一个上方。可以由密封材料338嵌入(一个或多个)芯片326。换句话说，密封材料338可以至少部分围绕芯片326。密封材料338可以例如覆盖芯片侧壁332和/或芯片底侧面336。例如，密封材料338可以基本完全围绕(一个或多个)芯片326的侧面，除了在可以没有密封材料338的接触焊盘328上方。密封材料338可以围绕芯片326。
可以理解的是，根据一些实施例，芯片装置324可以仅包括一个芯片。根据其它实施例，芯片装置324可以包括至少一个芯片和一个或多个其它设备。例如，如图3E所示，芯片装置324可以包括至少一个芯片326和至少一个另外的芯片327。根据一些实施例，芯片装置324可以包括一个芯片326和另外的无源设备和/或逻辑设备。例如，芯片326和芯片327中的至少一个可以被无源部件和/或逻辑部件代替。
可以理解的是，导电线装置322可以被接合或粘附至芯片装置324。例如，转动90°并被嵌入，以便导电线312可以被垂直对齐于芯片装置324的主表面，例如垂直对齐于芯片侧壁332。根据一些实施例，电绝缘材料318可以被接合或粘附至芯片装置324。根据其它实施例，电绝缘材料318可以被接合或粘附至芯片侧壁332。例如，电绝缘材料318可以被直接接合或粘附至芯片侧壁332。根据其它实施例，导电线312可以被直接接合或粘附至芯片装置324上。根据其它实施例，导电线312可以被接合或粘附至可以覆盖芯片侧壁332或使芯片侧壁332电绝缘的密封材料338，例如接合或粘附至密封材料338的邻近芯片侧壁332的部分。
根据这些上述实施例，粘结材料(未示出)可以被用于将导电线装置322接合或粘附至芯片装置324。在这些实施例中，可以布置导电线312，其中导电线312可以基本与芯片侧壁332平行。可以布置每个导电线312，其中每个导电线312可以与芯片侧壁332基本等距。另外，导电线312可以被布置在芯片顶侧面334和芯片底侧面336之间延伸的方向上。因为导电线312可以被嵌入在衬底314和电绝缘材料318之间并且可以平行于芯片侧壁332，所以它们可以被称为嵌入式Z线(EZL)。
接下来，可以在芯片装置324上方形成一个或多个电互连342，以将至少一个导电线312电连接至至少个接触焊盘328。
首先，再分布介电材料344可以被形成在芯片装置324上方或直接被形成在芯片装置324上。再分布介电材料344可以被形成在芯片装置顶侧面346上方或直接被形成在芯片装置顶侧面346上。再分布介电材料344还可以被形成在芯片装置底侧面348上方或直接在芯片装置底侧面348上。再分布介电材料344可以将芯片装置324的部分与其周围电绝缘，并且可以防止电短路。另外，再分布介电材料344还可以被形成在导电线装置322的侧壁352上方或直接被形成在导电线装置322的侧壁352上。导电线装置322的侧壁352可以垂直于衬底顶侧面316和衬底底侧面317。另外，侧壁352可以是导电线装置322的暴露出导电线312的边缘区域354(例如远端部分)的侧面。
可以穿过再分布介电材料344而形成一个或多个第一透孔，以从再分布介电材料344在芯片装置顶侧面和/或底侧面346、348处暴露导电线312的接触焊盘328和边缘区域354。
一个或多个电互连342可以通过在再分布介电材料344上方或直接在再分布介电材料344上以及在一个或多个第一透孔中选择性地沉积导电材料(例如金属)而形成。这可以例如使用光刻或例如图案化电镀来实施。一个或多个电互连342可以被沉积在导电线312的边缘区域354上方或直接被沉积在导电线312的边缘区域354上。另外，一个或多个电互连342可以被沉积在接触焊盘328上方或直接被沉积在接触焊盘328上。可以理解的是，一个或多个导电线的每个相应的导电线312可以被电连接至一个或多个接触焊盘的相应接触焊盘328。根据布置(一个或多个)芯片326的方式，电互连342可以被形成在芯片顶侧面334和/或芯片底侧面336上方。
在一些实施例中，芯片326可以面朝上而布置，例如具有与芯片封装顶侧面346面对相同侧面的芯片顶侧面334和与芯片封装底侧面348面对相同侧面的芯片底侧面336。在一些实施例中，芯片326可以面朝下而布置，例如具有与芯片封装底侧面348面对相同侧面的芯片顶侧面334和与芯片封装顶侧面346面对相同侧面的芯片底侧面336。在一些实施例中(如图3E所示)，芯片326可以被布置为面朝上；而芯片327可以被布置为面朝下。
穿过衬底314的切割可以在基本平行于导电线312的方向上实施，以创建个体化嵌入式芯片封装386。作为示例，切割可以沿着切割线372实施。
图4和5A至5C示出根据各个实施例的用于制造嵌入式芯片封装的方法400和500。方法400和500可以包括已经关于方法200所描述的一个或多个或者全部特征，然而，它们可以被修改用于制造多层的TEV并且用于将导电线装置附着至多个芯片装置。
方法400可以包括：
在第一衬底侧面上方形成导电线的一个或多个接续的层，每个层包括多个(例如基本平行的)导电线，其中每个层可以可选地被至少部分围绕导电线的电绝缘材料所覆盖(在410中)；
将衬底紧靠包括芯片的芯片装置放置，该芯片包括一个或多个接触焊盘，其中导电线被布置为接近于芯片的侧壁(在420中)；以及
在芯片装置上方形成至少一个电互连，以将至少一个导电线电连接至至少一个接触焊盘(在430中)。
图5A至5C示出根据各个实施例的用于执行用于制造嵌入式芯片封装的方法500的各个图示。
如图5A的横截面图510所示，类似于根据方法300的图3A和图3B已经描述的工艺，方法500可以包括在衬底314上方形成导电线312并且可选地在导电线312上方形成电绝缘材料318。
在方法500中，代替方法300中所述的仅仅具有导电线312的一个层556A，导电线312的一个或多个接续的层556A、556B可以被形成在第一衬底侧面316上方。
导电线312A的第一层556A可以被形成在衬底314上方。第一电绝缘材料318A可以被形成在衬底314上方并且至少部分围绕导电线312的第一层556A，如根据方法300所述的。
如果需要，如根据方法300所述的表面处理可以例如通过沉积薄介电材料而被施加至第一电绝缘材料318A的表面。
接下来，如图5B的横截面图520中说明性地所示的，用类似于那些用于在方法300中形成导电线312A和导电线312的工艺，导电线312B的第二层556B可以被形成在第一电绝缘材料318A上方。用类似于那些用于在方法300中形成第一电绝缘材料318A和电绝缘材料318的工艺，第二电绝缘材料318B可以可选地形成在导电线312B的第二层556B上方。
因此，每个层556A、556B都可以包括多个基本平行的导电线312，其中每个层556A、556B可以被至少部分围绕导电线312的电绝缘材料318覆盖。
第二层556B的导电线312B可以基本平行于第一层556A的导电线312A。这可以是唯一的对齐条件。例如，可以不需要横向对齐，因为第二层556B的导电线312B和第一层556A的导电线312A可以是各向异性的垂直接触。换句话说，第二层556B的每个导电线312B不需要与第一层556A的每个导电线312A准确对齐。
表面处理可以被可选地施加至导电线312B的表面，这可以提高第二电绝缘材料318B至导电线312B和至第一电绝缘材料318A的粘附。
第一电绝缘材料318A可以具有从大约50μm至大约几百微米变动的厚度tm1；例如从大约50μm至大约500μm变动；例如从大约50μm至大约300μm，例如从大约80μm至大约200μm。第一电绝缘材料318A的总体厚度可以大于第一导电线312A的厚度te1。
类似地，第二电绝缘材料318B可以具有从大约50μm至大约几百微米变动的厚度tm2，例如从大约50μm至大约500μm变动；例如从大约50μm至大约300μm；例如从大约80μm至大约200μm。第二电绝缘材料318B的总体厚度大于第二导电线312B的厚度te2。
图5B示出导电线装置522。导电线装置522可以包括形成在第一衬底侧面316上方的导电线312A、312B的一个或多个接续的层，例如两个层556A、556B。每个层556A、556B都可以包括多个(例如基本平行的)导电线312，其中每个层可以被至少部分围绕导电线312的电绝缘材料318覆盖。
类似于方法300，根据导电线312A、312B的层556A、556B所需的长度，可以在垂直于导电线312的长度的方向上可选地实施切割，以将导电线312A、312B的长度le减小至最终长度le1，和/或在平行于导电线的长度的方向上可选地实施切割，穿过第一和电绝缘材料318A、318B和衬底，以选择导电线装置522中的导电线312的数目。
如图5C的横截面图530所示，类似于方法300，导电线装置522可以被布置为接近于芯片装置324。电绝缘材料318B(未示出)可以邻接芯片装置324(例如与芯片装置324一起嵌入)，其中导电线312B和312A可以被布置为接近于芯片装置324。导电线312B可以被布置为接近于至少一个芯片的侧壁。
根据一些实施例，除了或可选地与芯片装置324一起嵌入，第二电绝缘材料318B可以邻接或粘附至芯片装置324。例如，电绝缘材料318B可以被接合或粘附至密封材料338。根据其它实施例，第二电绝缘材料318B可以被接合或粘附至芯片侧壁332。根据其它实施例，导电线312B可以被直接接合或粘附至芯片装置324。根据其它实施例，导电线312B可以被接合或粘附至密封材料338。
导电线312A、312B可以基本平行于芯片侧壁332。导电线312A、312B可以被布置在芯片顶侧面334和芯片底侧面336之间延伸的方向上。第一层556A的每个导电线312A可以基本上与芯片侧壁332等距。例如，第一层556A的每个导电线312A距芯片侧壁332的距离可以为dA。第二层556B的每个导电线312B与芯片侧壁332可以基本上等距。例如，第一层556A的每个导电线312A距芯片侧壁332的距离可以是dB。距离dA可以不同于距离dB。例如，距离dA可以大于距离dB。
类似于方法300，接下来，可以在芯片装置324上方形成至少一个电互连342，以将至少一个导电线312电连接至至少一个接触焊盘328。
可以在基本平行于导电线312的方向上实施穿过衬底314的切割，以创建个体化嵌入式芯片封装586。作为示例，切割可以沿着切割线572实施。
图6A至6C示出根据各个实施例的用于制造导电线装置522和电互连342的方法。
图6A示出电互连342可以如何提供在芯片装置324中的横截面图610。
再分布介电材料344可以被形成在芯片装置324上方。再分布介电材料344可以被形成在芯片装置顶侧面346上方。再分布介电材料344还可以被形成在芯片装置底侧面348(为了简化而未示出)上方。再分布介电材料344可以使得芯片装置324的部分与其周围并且与电布线电绝缘。另外，再分布介电材料344还可以被形成在导电线装置522的侧壁352上方。
一个或多个第一透孔(通孔)可以穿过再分布介电材料344而被形成，以在芯片装置顶侧面和/或底侧面346、348从再分布介电材料344暴露导电线312A的第一层的边缘区域354和至少一个接触焊盘328(未示出)。
至少一个第一电互连342A可以通过选择性地在再分布介电材料344上方或直接在再分布介电材料344上以及在一个或多个第一透孔中沉积导电材料(例如金属)而形成。(一个或多个)第一电互连342A可以被沉积在导电线312A的边缘区域354A上方或直接沉积在导电线312A的边缘区域354A上。另外，(一个或多个)第一电互连342A可以被沉积在接触焊盘328A上方或直接沉积在接触焊盘328A上。可以理解的是，一个或多个导电线312A的每个相应的导电线可以被电连接至一个或多个接触焊盘328A的相应接触焊盘328A。
一个或多个第二透孔还可以穿过再分布介电材料344而被形成，以在芯片装置顶侧面和/或低侧面346、348从再分布介电材料344暴露导电线312B的第二层的边缘区域354B和至少一个接触焊盘328B(未示出)。
至少一个第二电互连342B可以通过在再分布介电材料344上方或直接在再分布介电材料344上以及一个或多个第二透孔中选择性地沉积导电材料(例如金属)而形成。(一个或多个)第二电互连342B可以被沉积在导电线312B的边缘区域354B上方或直接沉积在导电线312B的边缘区域354B上。另外，另外的电互连342(B)可以被沉积在接触焊盘328B上方或直接沉积在接触焊盘328B上。可以理解的是，一个或多个导电线312B的每个相应的导电线可以被电连接至一个或多个接触焊盘的相应接触焊盘328B。
如例如从芯片装置顶侧面346的图6B的顶视图620所示，第一层556A的每个导电线312A可以具有被称为第一宽度的宽度we1。
第一层556A的每个导电线312A可以具有被称为第一厚度的厚度te1。第一层556A的每个导电线312A可以具有被称为第一长度的长度le1(在进入页面的方向上)。
第二层556B的每个导电线312B可以具有被称为第二宽度的宽度we2。第二层556B的每个导电线312B可以具有被称为第二厚度的厚度te2。第二层556B的每个导电线312B可以具有被称为第二长度的长度le2(在进入页面的方向上)。
第一长度le1可以基本上等于第二长度le2。
第一厚度te1可以基本上等于第二厚度te2。第一厚度te1可以从大约3μm至大约20μm变动；例如从大约4μm至大约10μm；例如第一厚度te1可以是大约8μm。类似地，第二厚度te2可以从大约3μm至大约20μm变动；例如从大约4μm至大约10μm；例如第二厚度te1可以是大约8μm。
第一宽度we1可以不同于第二宽度we2。第一宽度we1可以从大约10μm至大约100μm变动；例如从大约20μm至大约50μm；例如从大约20μm至大约30μm。例如，第一宽度we1可以是大约20μm。
第二宽度we2可以从大约10μm至大约200μm变动；例如从大约70μm至大约100μm；例如从大约70μm至大约80μm。例如，第二宽度we2可以是大约70μm。
导电线的第一层556A的每个导电线312A可以与导电线的第一层556A的相邻的导电线分离开第一间距pe1。
第一间距pe1可以但是并不限于从大约50μm至大约几百微米变动；例如从大约50μm至大约300μm；例如从大约100μm至大约200μm；例如从大约100μm至大约150μm。
导电线的第二层556B的每个导电线312B可以与导电线的第二层556B的相邻的导电线分离开第二间距pe2。
第二间距pe2可以但是并不限于从大约30μm至大约几百微米变动；例如从大约30μm至大约200μm；例如从大约100μm至大约200μm；例如从大约30μm至大约50μm。
可以选择第一间距pe1和第二间距pe2，以使第一间距pe1可以不同于第二间距pe2。例如，第一间距pe1可以小于大约第二间距pe2的一半。例如，第一间距pe1可以等于大约40μm和第二间距pe2可以等于大约100μm。
图6C在视图630中示出电互连342A、342B可以如何形成在芯片装置324上方。电互连的一个或多个接续的行658A、658B可以形成在芯片装置324上方。每个行658A、658B可以包括多个基本平行的电互连342。例如，第一行658A可以包括多个(例如基本平行)第一电互连342A；并且第二行658B可以包括多个(例如基本平行)第二电互连342B。多个电互连342，例如第一电互连342A和第一电互连342B，可以被布置为基本垂直于导电线312的一个或多个接续的层556A、556B。例如，多个电互连342可以被布置为例如在芯片装置顶侧面346上方，而导电线312可以被布置为在芯片装置顶侧面346和芯片装置底侧面348之间延伸。
来自电互连的第一行658A的每个电互连342A可以将至少一个导电线312A从导电线的第一层556A电耦合至至少一个第一接触焊盘328A(未示出)。来自电互连的第二行658B的每个电互连342B可以将至少一个导电线312B从导电线的第二层556B电耦合至至少一个第二接触焊盘328B(未示出)。
为了允许每个第一电互连342A被沉积在导电线312A的边缘区域354A上方或直接沉积在导电线312A的边缘区域354A上，也被称为通孔开口的一个或多个第一透孔666A的第一行668A可以被形成为穿过再分布介电材料344，以暴露导电线312A的第一层556A的边缘区域354A。每个第一透孔666A可以具有宽度oe1x和长度oe1y。
宽度oe1x可以大于或等于第一间距pe1。例如，宽度oe1x可以大于或等于大约40μm。例如，宽度oe1x可以是大约50μm。可以理解的是，在条件oe1x＞=p1下，在透孔666A中接触的最小金属长度是we1并且独立于横向通孔开口666A的位置。
长度oe1y可以大于或等于第一厚度te1。例如，长度oe1y可以大于大约8μm。长度oe1y可以等于第一厚度te1和准确度参数之和。例如，oe1y≥te1+(2×To)，其中To指代覆盖准确度参数。To可以是例如大约15μm。长度oe1y可以等于大约60μm。
为了允许每个第二电互连342B被沉积在导电线312B的边缘区域354B上方或直接沉积在导电线312B的边缘区域354B上，一个或多个第二透孔666B的第二行668B可以形成为穿过再分布介电材料344，以暴露导电线312B的第二层的边缘区域354B。每个第二透孔666B可以具有宽度oe2x和长度oe2y。
宽度oe2x可以小于或等于第二宽度we2。例如，宽度oe2x可以小于或等于大约70μm。例如，宽度oe2x可以是大约30μm。在一个实施例中，宽度满足条件oex2＜=(we2-2xTo)，以确保透孔666B不会使导线312B突出。
长度oe2y可以大于或等于第二厚度te2，并且基本上等于长度oe1y。例如，长度oe1y可以大于大约8μm。长度oe1y可以等于第二厚度te2和准确度参数之和。例如，oe2y≥te2+(2×To)，其中To指代覆盖准确度参数。To可以是例如大约15μm。长度oe2y可以等于大约60μm。
第二宽度we2可以多于或大于宽度oe2x。例如，第二宽度we2可以多于或大于宽度oe2x和精确度参数之和。例如，we2≥oe2+(2×To)，其中To指代覆盖准确度参数。To可以是例如大约15μm。
每个第一透孔666A可以与第一行668A中的相邻的电性第一透孔666A分离开最小孔分离距离hsd1，最小孔分离距离hsd1可以防止水平电短路。
分离距离hsd1可以大于或等于第一宽度we1加短路参数So。例如，hsd1≥we1+So。因此So可以是例如大约10μm。Hsd1可以是大约30μm。
来自电互连的第一行658A中的每个电互连342A可以与来自电互连的第一行658A中的相邻电互连342A分离开第一互连间距ip1。第一互连间距ip1可以是电互连342A的边缘和相邻的邻近电互连342A的相应相同边缘之间的距离。
来自电互连的第二行658B的每个电互连342B可以与来自电互连的第二行658B中的相邻电互连342B分离开第二互连间距ip2。第二互连间距ip2可以是电互连342B的边缘和相邻的邻近电互连342B的相应相同边缘之间的距离。
第一互连间距ip1可以近似等于第二互连间距ip2。例如，第一互连间距ip1可以等于大约100μm，且第二互连间距ip2可以等于大约100μm。可以规定电互连342B居中在两个邻近的电互连342A之间。电互连342A居中在两个邻近的电互连342B之间是有利的。
电互连的一个或多个接续的行658A、658B中的每个电互连342可以包括第一接触部分662和第二接触部分664。第一接触部分662可以是每个电互连342的可以形成在导电线312的边缘区域354上方或直接形成在导电线312的边缘区域354上的部分。第二接触部分664可以是每个电互连342的可以将第一接触部分662连接至接触焊盘328的部分。
作为示例，来自电互连的第一行658A的每个第一电互连342A可以包括第一接触部分662A和第二接触部分664A。第一接触部分662A可以是第一电互连342A的可以形成在第一导电线312A的边缘区域354上方或直接形成在第一导电线312A的边缘区域354上的部分。第二接触部分664A可以是每个第一电互连342A的可以将第一接触部分662A连接至接触焊盘328A的部分。另外，来自电互连的第二行658A的每个第二电互连342B可以包括第一接触部分662B和第二接触部分664A。第一接触部分662B可以是第二电互连342B的可以形成在第二导电线312B的边缘区域354上方或直接形成在第二导电线312B的边缘区域354上的部分。第二接触部分664A可以是每个第二电互连342B的可以将第一接触部分662B连接至接触焊盘328B的部分。
相邻间距np，可以是来自电互连的第一行658A的电互连342A和来自电互连的第二行658B的相邻电互连342B之间的间距距离。例如，相邻间距np1可以是电互连342B的边缘和相邻电互连342A的相应相同边缘之间的距离。
相邻间距np可以近似等于第二间距pe2的大约一半。例如，相邻间距np可以等于大约50μm，并且第二间距pe2可以等于大约100μm。
为了安全条件，即为了防止短路，某些条件可以被用于确定第一互连间距ip1。第一条件可以是：
ip1(min)=hsd1(min)+oe1x(min)；
其中ip1(min)＝最小第一互连间距；hsd1(min)=最小孔分离距离；并且oe1x(min)=最小宽度。
第二条件可以是：
ip1(min)=hsd1(min)+oe1x(min)＝we1(max)+So(min)+oe1x(max)；
其中we1(max)=最大第一宽度；So(min)=最小短路参数；并且oe1x(max)=最大宽度oe1x。
第三条件可以是：
ip1(min)=(we1(nom)+we1(to1)+So(min))+(oe1x(nom)+oe1x(to1))；
其中we1(nom)+标称第一宽度；we1(to1)=第一宽度的容差；oe1x(nom)=标称宽度oe1x；并且oe1x(to1)＝容差宽度oe1x。
作为示例，we1(nom)=20μm；we1(to1)=3μm；+So(min)=10μm；oe1x(nom)=50μm；并且oe1x(to1)=3μm。因此，ip1(min)＝86μm。
换句话说，ip1(min)可以是至少86μm。例如，ip1(min)可被选择为大约100μm，以务必防止短路。
可以施加类似的原理和条件以确定第二互连间距ip2。
根据根据图6A至6C所述的设计原理，导电线312(特别是导电线312A的第一层556A)可以被布置为使得电互连342不需要与每个相应的导电线312直接或精确对齐。
事实上，导电线312的宽度we1和we2以及间距pe1和pe2可以以这样的方式来形成尺寸，使得即使在电互连342的最大允许横向偏移时邻近或相邻的导电线312也不可能缩短。仍然可以确保芯片装置顶侧面346至芯片装置底侧面348之间的垂直电接触。
根据实施例，设计参数概要可以如下：
te1=8μm；te2=8μm；
tm1=100μm；tm2=100μm；
we1=20μm；we2=70μm；
pe1=40μm；pe2=100μm；
oe1x=50μm；oe1y=60μm；
oe2x=30μm；oe2y=60μm；
hsd1=30μm；
ip1=100μm；ip2=100μm；
np=50μm。
根据各个实施例，每个设计参数可以被按比例放大或缩小(例如每个乘以相同的比例因数)到更小或更大尺寸。
图7A和7B在视图710和720中示出电互连342在导电线312的边缘区域344上方的理想覆盖。在理想覆盖中，电互连342A的第一接触部分662A可以基本上覆盖100％的在其上方形成第一接触部分662A的透孔666A。一个电互连342的第一接触部分662A可以基本上覆盖至少一个第一透孔666A(例如，导电线312A的一个第一透孔666A和暴露的边缘区域344A)的100％。在这种情况下，可以覆盖40μm×8μm的总面积。另一个电互连342的第一接触部分662A1可以基本上覆盖两个导电线312A的100％。
图7C和7D在视图730和740中示出电互连342在具有近似+/-20μm的横向偏移(标注为“偏移”)的导电线312的边缘区域344上方的覆盖。即使在多达20μm的容差范围的这种情况中，也获得了由第一接触部分662A对一个第一透孔666A的基本覆盖。例如可以覆盖30μm×8μm的总面积。
因此，各个实施例示出在导电线312A、312B的一个或多个(例如两个)层556A、556B的情况下，高密度间距是可能的。层556A、556B的每个不必和/或不可以互相对齐。换句话说，层556A的导电线312A不必和/或不可以与层556B的导电线312B对齐。
图8A至8B示出根据各个实施例的用于制造嵌入式芯片封装的方法。
图8A示出导电线装置822的顶视图810。导电线装置822可以包括已经关于导电线装置322和导电线装置522所描述的一个或多个或全部的特征。另外，在第一衬底侧面316上方的导电线装置322或导电线装置522的镜像对称装置还可以形成在第二衬底侧面317上方。
换句话说，进一步导电线312C、312D的一个或多个进一步接续的层556C、556D可以被形成在第二衬底侧面317上方。
可以理解的是，用于形成进一步的导电线312C的进一步接续的层556C的工艺可以类似于用于形成导电线312A的层556A的工艺。基本相同的布局条件可以被用于形成与层556A一样的进一步接续的层556C。另外，用于形成进一步的导电线312D的进一步接续的层556D的那些工艺可以类似于用于形成导电线312B的层556B的工艺。基本相同的布局条件可以被用于形成与层556B一样的进一步接续的层556D。
换句话说，层556A的导电线312A可以与层556C的导电线312C对齐。另外，层556B的导电线312B可以与层556D的导电线312D对齐。
每个进一步层556C、556D可以包括多个基本平行的进一步导电线312C、312D，其中每个进一步层556C、556D可以被至少部分围绕进一步导电线312C、312D的进一步电绝缘材料318C、318D覆盖。
如图8B的横截面图820所示，如关于方法300至500所述的，导电线装置822的一部分可以被接合或粘附至第一芯片装置3241。使用类似的工艺，导电线装置822的另一部分可以被接合或粘附至第二芯片装置3242。
进一步电绝缘材料318D的表面可以被粘附至进一步芯片装置3242。进一步芯片装置可以包括进一步芯片626，进一步芯片626可以包括一个或多个进一步接触焊盘628(未示出)。进一步导电线312C、312D可以被布置为接近于进一步芯片626的侧壁。进一步电互连342C、342D可以被布置在进一步芯片装置3242上方以将至少个进一步导电线312C、312D电连接至至少一个进一步接触焊盘628。
可以理解的是，尽管导电线装置822示出形成在第一衬底侧面316上方的导电线的两个层556A、556B和形成在第二衬底侧面317上方的导电线的两个层556C、556D，但是根据一些实施例，在每个侧面上方可以仅仅形成一个层。还可以理解的是，根据其它实施例，在每个侧面上方可以形成多于两个层。
根据各个实施例，仅仅一个导电线装置822需要被用于两个或多个芯片装置3241、3242。可以理解的是，芯片装置3242可以绕在芯片装置顶侧面346至芯片装置底侧面348之间延伸的轴旋转180°。接下来，可以在基本平行于导电线312的方向上实施穿过衬底314的切割，以创建诸如嵌入式芯片封装386或586的个体化嵌入式芯片封装。作为示例，可以沿着切割线872实施切割。可以丢弃切割线之间的切割切口区域。
图9至13示出根据各个实施例的用于制造嵌入式芯片封装的方法。
图9的顶视图910示出导电线装置322、522或822可以如何关于芯片装置的阵列布置。图9示出芯片装置324(n，m)的n×m阵列，其中n，m每个可以是任意整数。如图910所示，第一行9781可以包括芯片装置324(1，1)、324(2，1)、...、324(n，1)。第二行9782可以包括芯片装置324(1，2)、324(2，2)、...、324(n，2)。第三行9783可以包括芯片装置324(1，3)、324(2，3)、...、324(n，3)；等等。类似地，第一列9741可以包括芯片装置324(1，1)、324(1，2)、...、324(1，m)。第二列9742可以包括芯片装置324(2，1)、324(2，2)、...、324(2，m)。第三列9743可以包括芯片装置324(3，1)、324(3，2)、...、324(3，m)；等等。
一个或多个导电线装置822的列976x(例如9761，9762，...976n)可以被布置为邻近芯片装置的每个交替列974n。例如，一个或多个导电线装置822的列9761可以被布置在第一芯片装置324(1，m)的第一列9741和第二芯片装置324(2，m)的第二列9742之间。一个或多个导电线装置822的进一步列9762可以被布置在第三列9743和第四列9744之间；并且不在第二列9742和第三列9743之间。
如先前所述，每个导电线装置822可以包括多个导电线312。
导电线装置822可以被粘附至相应的芯片装置。例如，可以布置导电线312，其中导电线312可以基本与芯片侧壁332平行。可以布置每个导电线312，其中每个导电线312可以与芯片侧壁332基本等距。另外，可以在芯片顶侧面334和芯片底侧面336之间(例如在芯片装置顶侧面346至芯片装置底侧面348之间)延伸的方向上布置导电线312。
第二列9742中的芯片装置可以每个绕在芯片装置顶侧面346至芯片装置底侧面348之间的延伸轴旋转大约180°(顺时针或逆时针)(如由未旋转的符号“AB”和已旋转180°的符号“AB”所指示的)。
类似地，第四列9744中的芯片装置可以每个绕在芯片装置顶侧面346至芯片装置底侧面348之间延伸的轴旋转大约180°(顺时针或逆时针)。
切割(即个体芯片封装的分离)可以通过穿过例如在导电线312旁边或之间的切割线872分离来实施。
图10A的顶视图1010示出芯片装置324(n，m)的n×m阵列，其中n，m每个可以是任意整数。如视图1010所示的，第一行10781可以包括芯片装置324(1，1)、324(2，1)、...、324(n，1)。第二行10782可以包括芯片装置324(1，2)、324(2，2)、...、324(n，2)。第三行10783可以包括芯片装置324(1，3)、324(2，3)、...、324(n，3)；等等。
类似地，第一列10741可以包括芯片装置324(1，1)、324(1，2)、...、324(1，m)。第二列10742可以包括芯片装置324(2，1)、324(2，2)、...、324(2，m)。第三列10743可以包括芯片装置324(3，1)、324(3，2)、...、324(3，m)；等等。
一个或多个导电线装置822的列1076，例如10761，10762...1076n可以被布置得邻近芯片装置的每个列1074i。类似地，一个或多个导电线装置822的行1082，例如10821，10822...1082m可以被布置得邻近芯片装置的每个行1078m。
来自相邻行的相邻芯片装置每个可以共享导电线装置。另外，行内的相邻芯片装置也可以共享导电线装置。例如，行10781中的芯片装置324(2，1)可以被粘附至例如第一衬底侧面316上方的导电线装置822A的第一侧面。行10782中的芯片装置324(2，2)可以被粘附至例如第二衬底侧面317上方的导电线装置822的第二侧面。每个芯片装置可以被四个导电线装置822围绕。也就是说，至少一个导电线装置822可以被粘附至每个侧壁332或布置为接近于每个侧壁332。可以与相邻的芯片装置(例如在两个相邻芯片装置之间)共享每个导电线装置822。
可以通过沿着切割线872穿过导电线装置822(例如穿过衬底314)分离来实施切割，由此将导电线分离为分离的嵌入式芯片封装。穿过切割线872的分离可能偶尔需要穿过PCB材料和/或混合材料的切割。可以理解的是，行1082i中的导电线装置822不必与列1076j中的导电线装置822相同。可以理解的是，导电线装置822不必对称设计。
图10B的顶视图1020示出另一个实施例。在这个实施例中，每个芯片装置可以被两个导电线装置822围绕。也就是说，芯片的一个或多个侧壁可以没有导电线装置822。可以与相邻的芯片装置(例如在两个相邻芯片装置之间)共享每个导电线装置822。
一个或多个导电线装置822的列1076，例如10761、10762...1076n可以被布置为邻近芯片装置的每个交替列1074，即邻近每隔一列1074。类似地，一个或多个导电线装置822的行1082，例如10821、10822...1082m可以被布置为邻近芯片装置的每个交替行1078，即邻近每隔一行1078。
可以理解的是，每个芯片装置可以通过如字母AB所指示的90°旋转而对齐。可以理解的是，芯片装置可以每隔一行1078i和每隔一列1074j重复。
可以通过穿过导电线装置822(例如穿过衬底314)沿着切割线872分离来实施切割，由此将导电线分离为分离的嵌入式芯片封装。
图10C的顶视图1030示出另一个实施例。在这个实施例中，每个芯片装置可以被三个导电线装置822围绕。也就是说，芯片的一个或多个侧壁可以没有导电线装置822。可以与相邻的芯片装置(例如在两个相邻芯片装置之间)共享每个导电线装置822。
一个或多个导电线装置822的列1076(例如10761，10762...1076n)可以被布置为邻近芯片装置的每个列1074。另一方面，一个或多个导电线装置822的行1082(例如10821、10822...1082m)可以被布置为邻近芯片装置的每个交替行1078x。
可以理解的是，第二行1078x中的每个芯片装置可以各自绕在芯片装置顶侧面346至芯片装置底侧面348之间延伸的轴旋转大约180°(顺时针或逆时针)。
可以通过穿过导电线装置822(例如穿过衬底314)沿着切割线872分离来实施切割，由此将导电线分离为分离的嵌入式芯片封装。
制造根据图9和10A至10C所述的嵌入式芯片封装的方法应对涉及TEV的成本、尺寸和空间消耗的许多复杂性。通过示例的方式，相对于芯片装置阵列的导电线装置312、322或822的布置确保了用作芯片封装中的TEV的导电线可以被密封在例如电绝缘材料中。因此，可以防止腐蚀和/或电短路。另外，该布置可以导致拾放(P&P)元件数量的减少，例如在这种情况中减少多达50％的P&P元件。另外，由于长宽比和面积高度比，P&P工艺可以更简化。
图11A和11B示出根据各个实施例的导电线装置322可以如何相对于芯片装置的阵列布置以及根据各个实施例的用于制造嵌入式芯片封装的方法。
图11A的顶视图1110示出芯片装置324(n，m)的n×m阵列，其中n、m每个可以是任意整数。这个装置可以类似于关于图10A所述的装置。
类似于图10A，一个或多个导电线装置322的列1176(例如11761、11762...1176n)可以被布置为邻近芯片装置的每个列1174。类似地，一个或多个导电线装置322的行1182(例如11821、10822...1082m)可以被布置为邻近芯片装置的每个行1178。
来自相邻行的相邻芯片装置每个可以共享导电线装置322。例如，行10781中的芯片装置324(2，1)可以被粘附至例如在第一衬底侧面316上方的导电线装置322的第一侧面。行10782中的芯片装置324(2，2)可以被粘附至例如在第二衬底侧面317上方的导电线装置322的第二侧面。可以理解的是，行1182x中的导电线装置322的布局可以不同于列1176y中导电线装置322的布局。
可以通过穿过导电线装置822沿着切割线1172分离来实施切割。然而替代与图9和图10A至10C一样的穿过衬底314切割，可以通过穿过导电线312切割来实施切割。例如，切割可以穿过导电线312的中央实施。
图11B在顶视图1120中示出另一个实施例，其可以类似于图11A，除了每个列1176(例如11761、11762...1176n)可以包括单个连续的导电线装置322。类似于图11A，切割可以通过穿过导电线312切割来实施。
根据图11A和11B所述的实施例可以应对涉及成本的问题，并且可以主要通过减少拾放数目来简化处理。具体来说，导电线312的数量减少可以减半。另外，穿过导电线312的切割可以意味着芯片封装的TEV是可用作到PCB(印刷电路板)的焊接互连的开放可焊接侧。图11C中的横截面1130示出这种无引线SMD(表面安装器件)器件到PCB的焊接点1184。
图12示出根据各个实施例的导电线装置322可以如何相对于芯片装置的阵列布置以及根据各个实施例的用于制造嵌入式芯片封装的方法。
不同于图9、10A至10C、11A和11B，可以在通孔棒旁边(即导电线装置822的外侧)沿着如图12的顶视图1120所示的切割线1272实施切割。然而，可以理解的是，穿过导电线装置822的分离或者穿过导电线的分离可以导致空间和成本的更大减少。
可以理解的是，根据各个实施例，可以在电互连342的选择性形成之后并在切割之前实施一个或多个焊接结构的形成。
关于各个实施例的用于制造嵌入式芯片封装的方法进一步关于图13和14描述。这些方法和工艺可以是可应用的，并且可以用在这里所述的各个实施例中。
图13的横截面图1310示出根据实施例的嵌入式芯片封装1386。在芯片封装顶侧面346和/或芯片底侧面336上方选择性形成电互连342之后，一个或多个焊接停止层1388可以被形成在电互连342上方。换句话说，焊接停止层1388可以被形成在芯片封装顶侧面346和/或芯片底侧面336上方，并且可以至少部分覆盖电互连342。可以实施选择性的图案化和/或光刻，以确保每个电互连342的一个或多个部分1392可以被暴露，即不被焊接停止层1388覆盖。焊接结构1394，例如焊接球和/或焊接凸点，可以被形成在一个或多个部分1392中的一些上方。例如，焊接结构1394可以被形成在芯片封装顶侧面346和芯片底侧面336中的一个上的部分1392上方。在图13、图3E和图5C的嵌入式芯片封装中，焊接结构1394可以被形成在芯片封装底侧面348上的部分1392上方。
芯片封装顶侧面346和芯片底侧面348中的另一个可以没有焊接结构1394，例如在图3E和图5C的嵌入式芯片封装中，芯片封装顶侧面346可以没有焊接结构。在一些实施例中，如图13所示，部分1392可以被用作着陆焊盘。在一些实施例中，在封装叠层(ePOP)装置中，来自至少一个进一步芯片封装13862的焊接结构可以被堆叠在芯片封装顶侧面346处的部分1392上方。进一步芯片封装13862可以包括例如存储器和/或一个或多个无源器件或至少一个进一步芯片。在其它实施例中，部分1392可以被用作天线和/或无源器件和/或MEMS器件和/或倒装和/或引线结合的裸管芯和/或其它部件的电接触。
根据一些实施例，如图14的横截面图1410所示，焊接结构1394可以被电连接至连接结构1496。根据一些实施例，连接结构1496可以包括例如印刷电路板(PCB)。根据其它实施例，连接结构1496可以包括例如插入器。
如图14所示，嵌入式芯片封装386、586、1386中的至少一个可以被安装在连接结构1496例如PCB上方。例如，形成在芯片封装底侧面348上的焊接结构1394可以被电连接至PCB。根据一些实施例，芯片326可以包括单片微波集成电路(MMIC)芯片。芯片封装顶侧面346可以基本上没有焊接结构。来自嵌入式芯片封装的辐射可以在方向1498上远离芯片封装顶侧面346辐射。例如，辐射可以远离芯片顶侧面334。芯片封装甚至可以包括可以被集成到芯片封装顶侧面346中的集成天线14102。可以实现芯片封装顶侧面346和/或芯片封装和底侧面348上的折叠天线设计14102。
MMIC芯片可以具有高度h，其可以是大约150μm；例如大于或等于150μm。背侧金属化层14104可以被形成在芯片底侧面336上方。芯片封装甚至可以包括可以被集成到芯片封装顶侧面348中的反射器14106。
根据各个实施例，导电线装置，例如322、522、822，可以被与匹配的RF线(例如带状线和/或共面线)一起设计。
根据一些实施例，导电线312可以包括一个或多个器件14108，例如集成无源器件。根据一些实施例，导电线312可以包括一个或多个嵌入式器件14108，例如集成电路；分立的无源器件，例如电阻器、电容器和/或电感器；和/或微机电(MEMS)结构。
可以理解的是，导电线装置(例如322、522、822)可以基于不同的技术(诸如：eWLB；或具有嵌入式芯片的eWLB；或者具有诸如多层RDL的顶和底再分布层(RDL)的eWLB)来制造。可以使用任何层压材料或隔离的金属衬底。有源或无源Si或任何其它半导体材料、陶瓷。导电线装置322还可以用不同的技术而被良好地且容易地集成。例如，芯片装置324可以包括或基于诸如eWLB的技术。在一些实施例中，芯片装置324可以基于具有嵌入式芯片的eWLB。具有芯片装置324的导电线装置322的附着或粘附可以意味着与eWLB一起正常使用的工艺可以被修改或改造以与导电线装置322、522、822一起使用。例如，在导电线装置322上方或直接在导电线装置322上形成顶和底再分布层(RDL)和/或多层RDL。另外，层压材料和/或隔离的金属衬底还可以用于制造嵌入式芯片封装。
根据各个实施例，用于可靠制造嵌入式芯片封装的条件是：导电线装置322、522、822和芯片装置之间的高度长度比和/或高度宽度比可以使得在嵌入期间导电线装置322、522、822可以被足够好地固定在确定的位置。例如，导电线装置322、522、822的尺寸应当很好地适合于芯片装置324的尺寸。
各个实施例提供嵌入式芯片封装，例如386、586、1386。每个嵌入式芯片封装可以包括芯片装置324，其中芯片装置324可以包括芯片326和一个或多个接触焊盘328。嵌入式芯片封装1386可以包括导电线装置，例如导电线装置322、522和822中的至少一个。每个导电线装置可以包括形成在第一衬底侧面316上方的导电线312的一个或多个接续的层556。每个层556可以包括多个基本平行的导电线312。每个层556可以被至少部分围绕导电线312的电绝缘材料318覆盖。电绝缘材料318的表面可以被粘附至芯片装置324。导电线324可以被布置为接近芯片326的侧壁332。至少一个电互连342可以被设置在芯片装置324上方。至少一个电互连342可以将至少个导电线312电连接至至少一个接触焊盘328。
各个实施例提供嵌入式芯片封装，例如386、586、1386。每个嵌入式芯片封装可以包括芯片装置324，芯片装置324包括芯片326。每个嵌入式芯片封装可以包括导电线装置例如322、522、822，导电线装置包括一层基本平行的导电线312。导电线装置例如322、522、822可以粘附至芯片装置324的侧面，其中导电线312可以与芯片326的侧壁332平行对齐；导电线装置例如322可以与芯片326的顶侧面336垂直对齐。至少一个电互连342可以被设置在芯片装置324和导电线装置例如322、522、822上方。至少一个电互连342可以各至少一个导电线312电连接至芯片326。
各个实施例提供用于制造嵌入式芯片封装的方法。该方法可以包括在衬底上方形成导电线；将所述衬底紧邻包括芯片的芯片装置而放置，所述芯片包括一个或多个接触焊盘，其中一个或多个导电线被布置为接近于所述芯片的侧壁；以及在所述芯片装置上方形成一个或多个电互连，以将至少一个导电线电连接至至少一个接触焊盘。
在各个实施例中，该方法可以进一步包括在衬底上方并且至少部分围绕每个导电线形成电绝缘材料。
在各个实施例中，使用平面沉积在衬底上方形成导电线；并且转动从衬底中单颗化出的导电线装置，以使导电线面对芯片的侧壁。
在各个实施例中，导电线是基本彼此平行和以相对彼此的一角度布置中的一种。
在各个实施例中，每个导电线可以包括金属。
在各个实施例中，每个导电线可以包括铜。
在各个实施例中，衬底可以包括电绝缘材料。
在各个实施例中，衬底可以包括来自以下材料组中的至少一种材料，该材料组包含：模制复合物、层压材料、陶瓷、液晶聚合物、半导体和隔离金属衬底。
在各个实施例中，电绝缘材料可以包括来自以下材料组中的至少一种材料，该材料组包含：模制复合物、层压材料、热固性塑料、热塑性塑料和陶瓷。
在各个实施例中，将衬底紧邻芯片装置放置可以包括将衬底或电绝缘材料邻接至芯片装置，其中电绝缘材料可以经由粘结材料而邻接至芯片装置。
在各个实施例中，芯片可以包括一个或多个芯片侧壁，并且一个或多个接触焊盘可以形成在芯片顶侧面和芯片底侧面的至少个上方。
在各个实施例中，一个或多个导电线可以基本平行于芯片侧壁。
在各个实施例中，导电线可以被布置为与芯片侧壁基本等距。
在各个实施例中，导电线被布置在芯片顶侧面和芯片底侧面之间延伸的方向上。
在各个实施例中，在芯片装置上形成一个或多个电互连可以包括在芯片顶侧面和芯片底侧面的至少一个上方形成一个或多个电互连。
在各个实施例中，在芯片装置上方形成一个或多个电互连可以包括将一个或多个导电线的每个相应的导电线电连接至一个或多个接触焊盘的相应的接触焊盘。
在各个实施例中，该方法可以进一步包括在导电线之间的衬底上形成电路。该电路可以包括一个或多个电子部件，例如一个或多个无源电子部件和/或一个或多个有源电子部件，诸如例如一个或多个电阻器、一个或多个电感器、一个或多个电容器。在各个实施例中，电路可以包括诸如例如平衡不平衡转换电路或信号分配器的期望功能电路。
在各个实施例中，提供了用于制造嵌入式芯片封装的方法。该方法可以包括在第一衬底侧面上方形成导电线的一个或多个接续的层，每个层包括多个导电线，其中每个层被至少部分围绕导电线的电绝缘材料覆盖；将衬底的表面放置得紧邻包括芯片的芯片装置，该芯片包括一个或多个接触焊盘，其中导电线被布置为接近于芯片的侧壁；并且在芯片装置上方形成至少一个电互连以将至少一个导电线电连接至至少个接触焊盘。
在各个实施例中，在第一衬底侧面上方形成导电线的一个或多个接续的层可以包括在衬底上方形成导电线的第一层和在衬底上方且至少部分围绕导电线的第一层形成第一电绝缘材料。
在各个实施例中，在第一衬底侧面上方形成导电线的一个或多个接续的层可以进一步包括在第一电绝缘材料上方形成导电线的第二层和在导电线的第二层上方形成第二电绝缘材料。
在各个实施例中，将衬底放置得紧邻芯片装置可以包括将第二电绝缘材料邻接至芯片装置。
在各个实施例中，该方法可以进一步包括在第二衬底侧面上方形成进一步导电线的一个或多个进一步接续的层，每个进一步层包括多个基本平行的进一步导电线，其中每个进一步层被至少部分围绕进一步导电线的进一步电绝缘材料覆盖；将进一步电绝缘材料的表面粘附至包括进一步芯片的进一步芯片装置，该进一步芯片包括一个或多个进一步接触焊盘，其中进一步导电线被布置为接近于进一步芯片的侧壁；并且在进一步芯片装置上方形成至少一个进一步电互连，以将至少一个进一步导电线电连接至至少一个进一步接触焊盘。
在各个实施例中，在芯片装置上方形成至少一个电互连可以包括在芯片装置上方形成电互连的一个或多个接续的行，其中每个行可以包括基本垂直于导电线的一个或多个接续的层布置的多个电互连。
在各个实施例中，来自电互连的第一行的每个电互连将来自导电线的第一层的至少一个导电线电耦合至至少一个第一接触焊盘；并且来自电互连的第二行的每个电互连将来自导电线的第二层的至少一个导电线电耦合至至少一个第二接触焊盘。
在各个实施例中，该方法可以进一步包括穿过衬底切割以形成个体化嵌入式芯片封装。
在各个实施例中，导电线的第一层的每个导电线包括第一宽度；其中导电线的第二层的每个导电线包括第二宽度；并且其中第一宽度不同于第二宽度。
在各个实施例中，导电线的第一层的每个导电线与相邻的导电线分离开第一间距；其中导电线的第二层的每个导电线与相邻的导电线分离开第二间距；并且其中第一间距不同于第二间距。
在各个实施例中，来自电互连的第一行的每个电互连与相邻的电互连分离开第一互连间距；其中来自电互连的第二行的每个电互连与相邻的电互连分离开第二互连间距；并且其中第一互连间距近似等于第二互连间距。
在各个实施例中，第一互连间距可以近似等于第二间距。
在各个实施例中，来自电互连的第一行的电互连和来自电互连的第二行的相邻的电互连之间的间距近以等于第二间距的大约一半。
在各个实施例中，提供了嵌入式芯片封装，其可以包括：包括芯片的芯片装置，芯片包括一个或多个接触焊盘；包括形成在第一衬底侧面上方的导电线的一个或多个接续层的导电线装置，每个层包括多个导电线；其中衬底的表面嵌入有芯片装置；其中导电线被布置为接近于芯片的侧壁；并且至少一个电互连设置在芯片装置上方，该至少一个电互连将至少一个导电线电连接至至少一个接触焊盘。
在各个实施例中，每个层被至少部分围绕导电线的电绝缘材料覆盖。
在各个实施例中，导电线的宽度和间距用这种方式来确定尺寸，使得邻近或相邻的导电线即使在电互连的最大允许横向偏移处也不能被缩短。
在各个实施例中，提供了嵌入式芯片封装，其可以包括：芯片装置，芯片装置包括芯片；包括导电线的层的导电线装置；其中导电线装置被布置得紧邻芯片装置的侧面，其中导电线装置与芯片的侧壁垂直对齐(其中导电线与芯片的侧壁平行对齐)；以及至少一个电互连，设置在芯片装置和导电线装置上方，该至少一个电互连将至少一个导电线电连接至芯片。
在各个实施例中，导电线装置被直接粘附至芯片装置的侧面。
在各个实施例中，一个或多个导电线被布置为基本平行于芯片侧壁。
在各个实施例中，导电线被布置为与芯片侧壁基本等距。
在各个实施例中，导电线被布置在芯片顶侧面和芯片底侧面之间延伸的方向上。
在各个实施例中，导电线装置可以包括来自以下器件组中的至少一个器件，该器件组包含：集成电路；集成无源器件、分立无源器件、电阻器、电容器、电感器和微机电(MEMS)结构。
在各个实施例中，至少一个电互连被直接设置在芯片装置和导电线装置上。
虽然参考特定实施例具体示出并描述了本发明，但是本领域技术人员应当理解，在不脱离由所附权利要求所限定的本发明的精神和范围的情况下，可以在其中进行形式上和细节上的各种改变。本发明的范围因此由附加的权利要求所指示，并且因此意图包含落入权利要求的等同物的意思和范围内的所有改变。

Claims (24)

1.一种用于制造嵌入式芯片封装的方法，所述方法包括：
在衬底上方形成导电线；
将所述衬底放置得紧邻包括芯片的芯片装置，所述芯片包括一个或多个接触焊盘，其中一个或多个导电线可以被布置为接近于所述芯片的侧壁；以及
在所述芯片装置上方形成一个或多个电互连，以将至少一个导电线电连接至至少一个接触焊盘。
2.根据权利要求1所述的方法，进一步包括：
在所述衬底上方并且至少部分围绕每个所述导电线形成电绝缘材料。
3.根据权利要求1所述的方法，
其中使用平面沉积将所述导电线形成在所述衬底上方；并且
其中转动所述衬底，以便所述导电线面对所述芯片的侧壁。
4.根据权利要求1所述的方法，
其中所述导电线是基本彼此平行和相对彼此成一角度布置中的一种。
5.根据权利要求1所述的方法，
其中每个所述导电线包括金属。
6.根据权利要求1所述的方法，
其中所述衬底包括来自以下材料组中的至少一种材料，所述材料组包含：模制复合物、层压材料、陶瓷、半导体、液晶聚合物和隔离的金属衬底。
7.根据权利要求1所述的方法，
其中所述电绝缘材料包括来自以下材料组中的至少一种材料，所述材料组包含：模制复合物、层压材料、热固性塑料、热塑性塑料和陶瓷。
8.根据权利要求1所述的方法，
其中所述芯片包括一个或多个芯片侧壁，并且
其中所述一个或多个接触焊盘形成在芯片顶侧面和芯片底侧面的至少一个上方。
9.根据权利要求8所述的方法，
其中所述一个或多个导电线基本上平行于芯片侧壁。
10.根据权利要求8所述的方法，
其中导电线被布置为与芯片侧壁基本等距。
11.一种用于制造嵌入式芯片封装的方法，所述方法包括：
在第一衬底侧面上方形成导电线的一个或多个接续的层，每个层包括多个导电线，其中每个层被至少部分围绕所述导电线的电绝缘材料覆盖；
将所述衬底的表面放置得紧邻包括芯片的芯片装置，所述芯片包括一个或多个接触焊盘，其中所述导电线被布置为接近于所述芯片的侧壁；并且
在所述芯片装置上方形成至少一个电互连，以将至少一个导电线电连接至至少一个接触焊盘。
12.根据权利要求11所述的方法，
其中在第一衬底侧面上方形成导电线的一个或多个接续的层包括：
在所述衬底上方形成导电线的第一层和在所述衬底上方并且至少部分围绕所述导电线的第一层形成第一电绝缘材料。
13.根据权利要求12所述的方法，
其中在第一衬底侧面上方形成导电线的一个或多个接续的层进一步包括：
在所述第一电绝缘材料上方形成导电线的第二层和在所述导电线的第二层上方形成第二电绝缘材料。
14.根据权利要求13所述的方法，
其中将所述衬底放置得紧邻所述芯片装置包括：
将所述第二电绝缘材料邻接至所述芯片装置。
15.根据权利要求11所述的方法，进一步包括：
在第二衬底侧面上方形成进一步导电线的一个或多个进一步接续的层，每个进一步层包括多个基本平行的进一步导电线，其中每个进一步层被至少部分围绕所述进一步导电线的进一步电绝缘材料覆盖；
将所述进一步电绝缘材料的表面粘附至进一步芯片装置，所述进一步芯片装置包括进一步芯片，所述进一步芯片包括一个或多个进一步接触焊盘，其中所述进一步导电线被布置为接近于所述进一步芯片的侧壁；并且
在所述进一步芯片装置上方形成至少一个进一步电互连，以将至少一个进一步导电线电连接至至少一个进一步接触焊盘。
16.根据权利要求11所述的方法，
其中在所述芯片装置上方形成至少一个电互连包括：
在所述芯片装置上方形成电互连的一个或多个接续的行，其中每个行包括被布置为基本垂直于所述导电线的一个或多个接续的层的多个电互连。
17.根据权利要求11所述的方法，进一步包括：
穿过所述衬底切割以形成个体化嵌入式芯片封装。
18.根据权利要求12所述的方法，
其中导电线的第一层的每个导电线包括第一宽度；
其中导电线的第二层的每个导电线包括第二宽度；并且
其中所述第一宽度不同于所述第二宽度。
19.根据权利要求12所述的方法，
其中导电线的第一层的每个导电线与相邻的导电线分离开第一间距；
其中导电线的第二层的每个导电线与相邻的导电线分离开第二间距；并且
其中所述第一间距不同于所述第二间距。
20.一种嵌入式芯片封装，包括：
芯片装置，包括芯片，所述芯片包括一个或多个接触焊盘；
导电线装置，包括形成在第一衬底侧面上方的导电线的一个或多个接续的层，每个层包括多个导电线；
其中所述衬底的表面被嵌入有所述芯片装置；
其中所述导电线被布置为接近于所述芯片的侧壁；和
设置在所述芯片装置上方的至少一个电互连，所述至少一个电互连将至少一个导电线电连接至至少一个接触焊盘。
21.根据权利要求20所述的嵌入式芯片封装，
其中每个层被至少部分围绕导电线的电绝缘材料覆盖。
22.根据权利要求20所述的嵌入式芯片封装，
其中导电线的宽度和间距用这种方式来确定尺寸，使得即使在电互连的最大允许横向偏移处，邻近或相邻的导电线也不能被缩短。
23.一种嵌入式芯片封装，包括：
芯片装置，包括芯片；
导电线装置，包括导电线的层；
其中所述导电线装置被布置得紧邻所述芯片装置的侧面，其中所述导电线装置与所述芯片的侧壁垂直对齐；和
设置在所述芯片装置和所述导电线装置上方的至少一个电互连，所述至少一个电互连将至少一个导电线电连接至所述芯片。
24.根据权利要求23所述的嵌入式芯片封装，
其中所述导电线装置被直接粘附至所述芯片装置的侧面。
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