CN105244328A - 将半导体裸片电耦合至接触焊盘的电子部件和方法 - Google Patents

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Abstract

本发明的各个实施例涉及将半导体裸片电耦合至接触焊盘的电子部件和方法。在一个实施例中，电子部件包括：介电芯层；以及一个或者半导体裸片，包括第一主表面、布置在第一主表面上的第一电极、以及与第一主表面相对的第二主表面；一个或者多个槽布置在介电芯层内并且与半导体裸片邻近；以及再分布结构，将第一电极电耦合至布置为与半导体裸片的第二主表面邻近的部件接触焊盘。半导体裸片嵌入在介电芯层中，而再分布结构的部分布置在槽的侧壁上。

Description

将半导体裸片电耦合至接触焊盘的电子部件和方法
技术领域
本发明总体上涉及半导体封装，并且具体地涉及用于将半导体裸片电耦合至接触焊盘的电子部件和方法。
背景技术
电子部件可以包括在封装中的一个或者多个半导体器件。该封装包括从半导体器件至衬底或引线框架的导电再分布结构，该衬底或引线框架包括外部接触。外部接触用于将电子部件安装到再分布板诸如印刷电路板上。该封装可以包括覆盖半导体器件和内部电连接的壳体。
发明内容
在一个实施例中，公开了一种电子部件，其包括：介电芯层；一个或者多个半导体裸片，该半导体裸片包括第一主表面、布置在第一主表面上的第一电极、以及与第一主表面相对的第二主表面；一个或者多个槽，布置在介电芯层内并且与半导体裸片邻近；以及再分布结构，将第一电极电耦合至布置为与半导体裸片的第二主表面邻近的部件接触焊盘。半导体裸片嵌入在介电芯层中，并且再分布结构的部分布置在槽的侧壁上。
在一个实施例中，公开了一种方法，其包括：将一个或者多个半导体裸片嵌入在介电芯层中，该半导体裸片包括第一主表面、布置在第一主表面上的第一电极、以及与第一主表面相对的第二主表面；将再分布结构的部分布置在一个或者多个槽的侧壁上，该槽布置在介电芯层内并且与半导体裸片邻近，以及将第一电极电耦合至布置为与半导体裸片的第二主表面邻近的部件接触焊盘。
在一个实施例中，公开了一种电子部件，其包括：用于将布置在嵌入在介电芯层中的半导体裸片的第一主表面上的第一电极电耦合至布置为与该半导体裸片的第二主表面邻近的部件接触焊盘的装置，其中用于电耦合的该装置的部分布置在一个或者多个槽的侧壁上，该槽布置在介电芯层内并且与半导体裸片邻近。
附图说明
附图中的元件并不一定相对于彼此按比例绘制而成。类似的附图标记表示对应的相似部分。图示的实施例的各种特征可以彼此组合，除非它们彼此排斥。在附图中描绘了实施例并且在以下的说明书中进行了详细说明。
图1图示了根据第一实施例的电子部件的截面图。
图2图示了根据第一实施例的电子部件的部分剖面透视图。
图3图示了根据第二实施例的电子部件的截面图。
图4图示了根据第三实施例的电子部件的截面图。
图5a图示了介电芯层的上表面的透视图。
图5b图示了介电芯层的下表面的透视图。
图6a图示了嵌入在介电芯层中的半导体裸片的透视图。
图6b图示了介电芯层的包括半导体裸片的下表面的透视图。
图7a图示了布置在介电芯层的上表面上的第一介电层的透视图。
图7b图示了布置在介电芯层的下表面上的第一介电层的透视图。
图8a图示了布置在介电芯层的上表面上的第一导电沉积层的透视图。
图8b图示了布置在介电芯层的下表面上的第一导电层的透视图。
图9a图示了布置在介电芯层的上表面上的第二导电层的透视图。
图9b图示了布置在介电芯层的下表面上的第二导电层的透视图。
图10a图示了布置在介电芯层的上表面上的第二介电层的透视图。
图10b图示了布置在介电芯层的下表面上的第二介电层的透视图。
图11图示了包括布置在其上表面上的粘合剂层的电子部件的透视图。
图12图示了包括布置在粘合剂层上的散热层的电子部件的透视图。
具体实施方式
在下文的详细说明中对附图进行参考，这些该附图构成该说明书的一部分，在这些该附图中以举例说明的方式示出了可实施本发明的具体实施例。在这点上，将参照此处所述描述的附图的定位来使用定向术语，诸如“顶”、“底”、“前”、“后”、“首”、“尾”等。因为实施例的部件可定位在多个不同的方位，所以定向术语的使用出于举例说明之目的，而绝非限制性的。应理解，也可使用其他实施例，而且在不偏离脱离本发明的范围的情况下可做出结构上或逻辑上的改变。因此，以下的详细描述说明不应被视为具有限制性意义，并且本发明的范围由所附权利要求书限定。
下面将对几个实施例进行阐释。在这种情况下，在附图中，相同结构特征由相同或者相似的附图标记表示。在本说明书的上下文中，“横向”或者“横向方向”应该理解为指大体上平行于半导体材料或者半导体载体的横向范围而伸展的方向或者范围。由此，横向方向大体上平行于这些表面或侧延伸。与此相反，术语“竖直”或者“竖直方向”理解为指大体上垂直于这些表面或侧并且由此垂直于横向方向而伸展的方向。因此，竖直方向在半导体材料或者半导体载体的厚度方向上伸展。
如此处使用的，当提及元件“连接”或“电连接”或者“耦合”或“电耦合”至另一元件时，该元件可以直接连接或耦合至另一元件，或者可以存在中间元件。相反地，当提及元件“直接连接”或者“直接耦合”至另一元件时，不存在中间元件。
如此处使用的，当提及元件，诸如，层、区域或者衬底，在另一元件“上”或者延伸到另一元件“上”时，该元件可以直接地在其他元件上或者直接地延伸到其他元件上，或者也可以存在中间元件。相反地，当提及元件“直接在”另一元件“上”或者“直接延伸到”另一元件“上”时，不存在中间元件。
如此处使用的，“高电压器件”，诸如，高电压耗尽型晶体管，是针对高电压开关应用而优化的电子器件。即，当晶体管断开时，该晶体管能够阻断高电压，诸如，大约300V或者更高、大约600V或者更高、或者大约1200V或者更高，并且当晶体管导通时，在使用该晶体管的应用中，该晶体管具有足够低的导通电阻(RON)，即，当实质电流通过器件时，该晶体管经历足够低的通态损耗。高电压器件可以至少能够阻断等于高电压源或者在使用该高电压器件的电路中的最大电压的电压。高电压器件可以能够阻断300V、600V、1200V、或者应用所需的其他合适的阻断电压。
如此处使用的，“低电压器件”，诸如，低电压增强型晶体管，是能够阻断低电压，诸如，在0V与Vlow之间的电压，但是不能够阻断高于Vlow的电压的电子器件。Vlow可以为大约10V、大约20V、大约30V、大约40V、或者在大约5V与50V之间，诸如，在大约10V与30V之间。
图1图示了根据第一实施例的电子部件20的截面图。该电子部件20包括：介电芯层21；以及半导体裸片22，其包括第一主表面23和与第一主表面23相对的第二主表面24。第一电极25布置在第一主表面23上。半导体裸片22嵌入在介电芯层21中。至少一个槽26布置在介电芯层21内并且与半导体裸片22邻近。该电子部件20进一步包括再分布结构27，该再分布结构27将第一电极25电耦合至布置为与半导体裸片22的第二主表面24邻近的第一部件接触焊盘28。再分布结构27的部分29布置在槽26的侧壁30上。
槽26延伸通过介电芯层21的厚度。可以将槽和导电再分布结构27的部分29视为具有细长的横向面积区域(area)的导电过孔。可以将槽26视为具有长度ls和宽度(width)ws，其中长度ls是宽度ws的大小的至少两倍。槽26与具有基本上为圆形的截面的导电过孔的不同之处在于其细长的横向面积区域。槽26可以具有使得2ws≤ls≤20ws的尺寸。
再分布结构27可以进一步包括导电层31，该导电层31从第一电极25延伸到介电芯层21的第一主表面33之上。布置在槽26的侧壁30上的部分29可以包括导电材料，诸如，金属，例如铜。导电材料也可以与第一部件接触焊盘28接触，并且覆盖槽26的基部(base)。再分布结构27提供从布置在半导体裸片22的第一主表面23上的第一电极25至半导体裸片22的相对侧的导电连接，这是因为第一部件接触焊盘28布置为与半导体裸片22的第二主表面24邻近。
半导体裸片22的第一主表面22可以与介电芯层21的第一主表面33基本上共面。半导体裸片22的第二主表面24可以与介电层21的第二主表面34基本上共面。在图1中图示的实施例中，第一部件接触焊盘28布置在介电层21的第二主表面34上，并且槽26延伸通过介电芯层21的厚度并且基本上垂直于第一主表面33和第二主表面34。槽26可以由导电层31在上侧定界(bound)，并且由第一部件接触焊盘28或者其上布置有另一部件接触焊盘36的另一金属层35在下侧定界。
电子部件20包括孔37，半导体裸片22通过粘合剂层38固定在该孔37中，该层粘合剂38布置在限定半导体裸片22的孔37和侧面40的侧壁39之间。电子部件20可以进一步包括第一介电层41，该第一介电层41布置在介电芯层21的第一主表面33上、并且在与孔37邻近的区域中并且在半导体裸片22的外围区域上。电子部件20可以包括第二介电层42，该第二介电层42布置在半导体裸片22的第二主表面24的外围区域上并且覆盖粘合剂38。介电层41、42和粘合剂38一起提供基本上呈I形的形状的固定元件43，以便将半导体裸片22固定在孔37中。
固定元件43在截面不限于具有基本上呈I形的形状，并且可以具有其他形式。在一些实施例中，半导体裸片22的第二主表面24可以被介电层例如粘合剂层覆盖。该布置可以用于不需要至第二主表面24的电连接的半导体裸片，例如，包括逻辑器件、栅极驱动器电路系统等的半导体裸片。
半导体裸片22可以包括竖直器件诸如竖直晶体管器件、或者垂直二极管，其包括在第一主表面23上和在第二主表面24上的至少一个电极。
电子部件20可以进一步包括布置在第二电极45上的导电层44，该第二电极45布置在半导体裸片22的第二主表面24上。半导体裸片22可以进一步包括布置在第一主表面23上的第三电极46。
第一电极可以是第一电流电极，该第一电流电极在MOSFET器件的情况下是源极电极；第三电极46可以是控制电极，该控制电极在MOSFET器件的情况下是栅极电极；以及第二电极45可以是第二电流电极，该第二电流电极在MOSFET器件的情况下可以是漏极电极。
再分布结构27进一步包括再分布结构47，该再分布结构47将控制电极46电耦合至布置为与半导体裸片22的第二主表面24邻近并且布置在介电芯层21的第二主表面34上的第二部件接触焊盘48。该再分布结构47可以包括：导电层49，该导电层49从控制电极46延伸到介电层21的第一主表面33之上；导电过孔50，该导电过孔50从第一主表面33延伸至第二主表面34；以及导电层51，该导电层51布置在介电层21的第二主表面34上。部件接触焊盘53可以布置在导电层51上。第二部件接触焊盘52可以电耦合至导电层44并且布置在导电层44上。
电子部件20可以进一步包括第三介电层54，该第三介电层54布置在介电芯层21的第一主表面33上、在导电层31、49之间的区域中。电子部件20可以进一步包括第四介电层55，该第四介电层55布置在介电芯层21的第二主表面34上、在部件接触焊盘之间的区域中，具体地在导电层35、44与51之间的区域中。
半导体裸片可以包括：包括竖直漂移路径的开关器件，例如，垂直功率晶体管，诸如，MOSFET器件。
半导体裸片可以包括晶体管器件，诸如，具有竖直漂移路径的功率晶体管器件。功率晶体管器件可以包括MOSFET、绝缘栅极双极晶体管(IGBT)或者双极结晶体管(BJT)。对于MOSFET器件，第一电流电极可以是源极电极，控制电极可以是栅极电极，以及第二电流电极可以是漏极电极。对于IGBT器件，第一电流电极可以是发射极电极，控制电极可以是栅极电极，以及第二电流电极可以是集电极电极。对于BJT器件，第一电流电极可以是发射极电极，控制电极可以是基极电极，以及第二电流电极可以是集电极电极。
在一些实施例中，电子部件包括至少一个半导体裸片，该半导体裸片包括：包括竖直漂移路径的开关器件。该开关器件可以是晶体管器件或者二极管。电子部件不限于包括单个半导体裸片，并且也可以包括两个或者两个以上的半导体裸片，例如，一个晶体管器件诸如IGBT和二极管、或者两个晶体管器件。
可以将电子部件20视为层合电子部件，该层合电子部件基本上是平面的并且具有仅比半导体裸片22的高度略大的高度。介电芯层21可以是预制板，诸如，纤维增强型环氧树脂，诸如，FR4。介电芯层可以具有在25μm与500μm之间的厚度。
介电芯层21可以包括预制板，该预制板可以包括纤维增强型基体。例如，介电芯层可以包括玻璃纤维增强型环氧树脂，诸如，FR4。介电芯层可以包括例如PTFE(聚四氟乙烯)、PEN(聚萘二甲酸乙二醇酯)、PET(聚对苯二甲酸乙二醇酯)、BT(双马来酰亚胺三嗪)层合板、或者聚酰亚胺。
介电层41、42、54、55可以包括例如聚酰亚胺或者PEN。导电层可以包括铜。
介电芯层21可以由在第一主表面33和/或第二主表面34上包括金属箔(例如，铜箔)的印刷电路板的部分形成。金属箔可以被结构化，以产生导电层中的一个或者多个或者导电层的部分，其布置在第一主表面33和第二主表面34上并且与用于半导体裸片22的孔37邻近。
一个或者多个槽26可以布置在介电芯层21中，从而使得它们基本上平行于孔37的侧壁39和半导体裸片22的侧面40延伸。槽26可以由金属箔的部分在主表面中的一个上定界。相似地，导电过孔50可以由金属箔在一侧上定界。剩余的导电层可以通过沉积技术诸如无电电镀或者电镀来涂覆。在槽26内并且在导电过孔50中的导电材料32可以通过无电电镀或者电镀来涂覆，并且可以作为覆盖槽26和过孔50的壁的层而存在，或者可以基本上充满槽26和过孔50。
部件接触焊盘36、52、53可以布置为与JEDEC占位面积一致。这可以有益于将电子部件20包括在设计为具有符合JEDEC标准的封装的电路系统中。
相较于具有基本上圆形或者方形的横向形状的过孔，由于槽26的细长形状的影响，槽26的横向形式能够使从第一电极25流向第一部件接触焊盘28的电流在更大的面积之上输送。这减小了电阻，并且有助于减小不希望的电容以及改进热分布和散热。
在图1中图示的电子部件20包括单个半导体裸片22。然而，电子部件20可以包括可以电耦合以提供期望电路的两个或者两个以上的半导体裸片。例如，电子部件可以包括：配置为提供半桥电路的两个晶体管器件、配置为半桥电路和另外的逻辑器件诸如栅极驱动器电路的两个晶体管器件、晶体管器件和续流二极管(free-wheelingdiode)、配置为提供全桥电路的四个晶体管等。
图2图示了根据第一实施例的电子部件20的部分剖面透视图。图2图示了介电芯层21的包括孔37的第一主表面33，该孔37从该介电芯层的第一主表面33延伸至第二主表面34。如可以从透视图上看出的，孔37基本上为矩形。半导体裸片22插入在孔37中，其中第二电流电极面朝下而第一电流电极25和第三电极46面朝上。在该具体实施例中，第三电极46布置在基本上矩形的半导体裸片22的短侧的边缘区域中并且大致在该边缘区域的中心。第一电极25远大于第三电极46并且基本上覆盖半导体裸片22的第一主表面23。
电子部件20包括单个槽26，该槽26从介电芯层21的上表面33延伸通过芯层21并且由金属箔28的部分在其下侧定界。槽26具有在基本上平行于孔37的长侧面的方向上延伸的长度，并且具有细长的横向面积区域。过孔50定位在介电芯层21的与槽26的一端邻近的角部区域中。
在平面图中，槽26图示为具有半圆形的端部。这些端部可以形成为用于在介电芯层21中钻出该槽的钻头的形状。然而，槽26不限于该具体的横向形状，并且可以具有弯曲端部或者矩形端部。过孔50具有可以由于使用圆形钻头而形成的基本上圆形的横向面积区域。孔37也包括圆形的角部，这可以是在介电芯层21中形成孔37时使用圆形钻头的结果。孔37可以具有不是圆形角部的其他横向形式。槽26、过孔50和孔37也可以通过其他方法，例如包括激光烧蚀，而产生在介电芯层21中。
可以通过将粘附至介电芯层21的第一主表面33或者第二主表面34的金属箔图案化，来形成再分布结构27、47的部分。
图3图示了根据第二实施例的电子部件60的截面图。
该电子部件60包括：有源部件部61和布置在该有源部件部61的第一主表面63上的散热部62。有源部件部61具有多层层合结构并且基本上是平面的，具有远大于其高度的宽度和宽幅(breadth)。
有源部件部61包括：介电芯层64、和嵌入在该介电芯层64中的包括竖直功率晶体管器件的半导体裸片65。在本实施例中，半导体裸片65具有与介电芯层64的厚度基本上相等的厚度。然而，半导体裸片65也可以具有比介电芯层64的厚度更大或者相等的厚度。
介电芯层64可以包括预制板，例如，纤维增强型环氧树脂板，诸如，FR4。可以通过在介电芯层64中形成孔、将半导体裸片65插入到该孔中、并且通过插入到孔的在半导体裸片65与介电芯层64之间的外围区域中的粘合剂将半导体裸片65固定在孔中，来将半导体裸片65嵌入在介电芯层64中。
半导体裸片65可以包括竖直功率晶体管器件，诸如，功率MOSFET。半导体裸片65包括第一主表面66，该第一主表面66包括：第一电流电极67，例如源极电极；以及控制电极，例如栅极电极，在图3的截面图中不可见。半导体裸片65进一步包括：第二主表面68，其包括第二电流电极69，例如漏极电极。
有源部件部61包括：第一导电层70，其布置在第二电流电极69上，所述第二电流电极69在半导体裸片65的第二主表面68以及介电芯层64的第二主表面71之上延伸。第一导电层70可以在第二主表面71的位于与半导体裸片65的侧面72邻近的区域上延伸。介电芯层64的第二主表面71的剩余区域被第一介电层73覆盖。
第二导电层74定位在导电层70的外围区域上，从而使得其位于与半导体裸片65邻近并且在半导体裸片65外围。第二导电层74提供电子部件60的外部接触，并且具体地提供电耦合至第二电流电极69的外部接触。
有源部件部61包括：第三导电层75，其布置在半导体裸片65的第一主表面66上，并且延伸到介电芯层64的第二主表面76的在半导体裸片65的至少一个侧面外围的区域上。在本实施例中，第三导电层75延伸到与其中布置有第一导电层70的外围区域相对的外围区域之上。
有源部件部61进一步包括：第二介电层77，其布置在介电芯层64的第二主表面76的剩余部分上，以向有源部件部61提供基本上是平面的第一主表面63。
有源部件部61进一步包括：一个或者多个导电过孔78，其从第三导电层75延伸通过介电芯层64到达提供了有源部件部61的下表面的第二主表面79。导电过孔78电耦合至向第一电流电极和控制电极提供外部接触焊盘的第四导电层80。
导电过孔78包括长度高达宽度的至少两倍的槽，并且包括覆盖该槽的至少侧壁的导电材料。每个槽的长度在基本上平行于半导体裸片的侧面的方向上延伸。针对导电过孔使用两个或者更多个的基本上平行的槽能够使电流通过介电芯层从上表面平行地分布至下表面。
用于控制电极的外部接触焊盘在图3的截面图中不可见。第四导电层80布置为与半导体裸片65邻近并且在半导体裸片65外围。在外部接触74与外部接触80之间的区域由第三介电层81填充。外部接触74、80可以与介电层81基本上共面或者可以从介电层81突出。
可以将电子部件60视为包括：有源部件部61，其基本上是平面的并且具有层合结构；以及散热部62，其包括散热层84。在本实施例中，散热部62基本上是平面的。
散热层84热耦合至半导体裸片65，并且包括具有基本上各向同性的热导率的材料。散热层84可以包括：例如，金属诸如铜或者铝、或者合金诸如铜合金或者铝合金。
散热部62可以具有在有源部件部61的厚度ta的三倍与十倍之间的厚度th，即，3ta≤th≤10ta。介电芯层64可以具有在25μm与500μm之间的厚度。半导体裸片65可以具有在25μm与550μm之间的厚度。有源部件部61可以具有在45μm与1000μm之间的厚度ta。散热部62可以具有在100μm与10mm之间的厚度th。
电子部件60的散热部62包括：第二介电芯层82，其可以包括预制板，例如，玻璃纤维增强型环氧树脂板，诸如，FR4。第二介电芯层82包括其中布置有散热层84的孔83。散热层84可以通过粘合剂层固定在第二介电芯层82的孔83中，该层粘合剂位于孔83的在散热层84的侧面与在第二介电芯层82中限定出孔83的壁之间的外围处。
散热部62可以通过粘合剂层86安装在有源部件部61上。粘合剂86可以电绝缘，以便使金属散热层84与基底第一电流电极电绝缘。在其他实施例中，粘合剂层86可以是导电的，以便将散热层84电耦合至第一电流电极67。如果第一电流电极67为源极电极，那么导电层可以用于将散热层84耦合至接地电位。
第二介电芯层82在中央的散热层84周围提供闭合的外围框架。散热层84的上表面暴露在电子部件60的上表面90中。散热部62的面积区域对应于有源部件部61的面积区域。有源部件部61和散热部62中的每一个都具有基本上是平面的形式。
电耦合至第一电流电极67的外部接触80、电耦合至第二电流电极69的外部接触74、和电耦合至控制电极的外部接触，都定位为与半导体裸片65邻近，使得它们不覆盖半导体裸片65。电耦合至控制电极的外部接触在图3的截面图中不可见。
在本具体实施例中，为在有源部件部61的第二主表面79的基本上整个边缘区域88之上延伸的第二电流电极设置单个外部接触焊盘74。然而，也可以使用外部接触74的其他布置，例如，可以设置两个或者两个以上的外部接触，这些外部接触通过位于电子部件61内的另一导电层(例如，通过第一导电层70)电耦合。
耦合至第一电流电极67的外部接触80具有比耦合至控制电极的外部接触更大的横向面积区域。在本具体实施例中，耦合至第一电流电极67的外部接触80和耦合至控制电极的外部接触，定位在有源部件部61的与包括外部接触74的外围边缘区域88相对的外围边缘区域89上。然而，可以使用其他布置，在这些其他布置中，外部接触布置在半导体裸片65的一个、三个或者四个外围区域上。
散热层84热耦合至半导体裸片65，这是因为其布置在半导体裸片65的顶部上；并且散热层84仅仅通过薄的粘合剂层86和第三导电层75而与半导体裸片65隔开。将外部接触74、80布置在半导体裸片65的侧面的外围、以及在第二电流电极69上设置薄的第一金属层70，有助于热量通过散热层84消散，并且抑制热量在相对方向上例如通过外部接触74、80消散。
将外部接触74、80布置在半导体裸片65的侧面的外围，可以用于为电子部件60提供改进的顶侧冷却、以及减少消散到其上安装有外部接触74、80的电路板中的热量。
图4图示了根据第三实施例的电子部件100的截面图。该电子部件100具有：包括介电芯层101的多层层合结构，该介电芯层101包括：用于容纳至少一个半导体裸片的孔102、和布置为与孔102邻近并且基本上平行于限定出孔102的侧壁105延伸的两个槽103、104。孔102和槽103、104延伸通过介电芯层101的厚度。
电子部件100包括：半导体裸片106，其布置在孔102中，从而使得其嵌入在介电芯层101中。半导体裸片106包括第一主表面107和与第一主表面107相对的第二主表面108。
半导体裸片可以包括竖直器件诸如竖直晶体管器件，该器件具有两个相对的主表面的电极。第一电极109，作为第一电流电极，布置在第一主表面107上。第二电极110，作为第二电流电极，布置在第二主表面108上。第三电极，作为控制电极，也布置在半导体裸片106的第一主表面107上，但是在图4的截面图中不可见。
电子部件100进一步包括：第一介电层111，其布置在半导体裸片106的第一主表面107与介电芯层101的第一主表面112之间的界面处。第二介电层113布置在半导体裸片106的第二主表面108与介电芯层101的第二主表面114之间的界面上。第一介电层111和第二介电层113中的每一个都可以具有在半导体裸片的外围和孔的周围延伸的环形形状。介电层111、113可以与布置在半导体裸片106的侧面116与孔102的侧面105之间以将半导体裸片106固定在孔102中的粘合剂115相结合地使用。
电子部件100包括：第一导电层117，其布置在第一电极107上、在介电芯层101的第一主表面112上、以及在限定出槽103、104的至少侧壁118上。第一导电层117的厚度可以与第一介电层111的厚度基本上相同。第二导电层119布置在半导体裸片106的第二主表面108和介电层101的第二主表面114上。第一第二导电层109的部分120覆盖槽103、104的基部。导电层119、120的厚度与第二介电层113的厚度基本上相同。
第三导电层121布置在第一导电层117上和在第一介电层111上。第三介电层122布置在第一介电层111的区域上和在第一导电层117上，以便使电子部件100的上表面123平面化。
第四导电层124布置在第二导电层119和第二介电层113上，以在电子部件100的下表面125上形成用于电子部件100的接触焊盘。第四介电层126布置在第四导电层124的提供外部接触的区域之间。
槽103、104提供具有细长的横向形状的导电过孔，并且在第一电极109与外部接触面积区域127之间形成再分布结构的部分。相较于使用单个导电过孔或者两个更小的圆形导电过孔会提供了更小的横向面积区域，将槽103、104布置为与半导体裸片106的侧面116邻近能够使电流在更大的平行导电过孔之上输送。
关于接触焊盘的横向面积区域的、一个或多个槽的横向面积区域，也可以配置为使得再分布结构的电阻减小。例如，槽可以具有长度ls，并且部件接触焊盘可以具有长度lp，并且0.9lp≤ls≤0.99lp。槽可以具有面积as，并且接触焊盘可以具有面积ap，并且0.1ap≤as≤0.2ap。
在图4中图示的实施例，外部接触面积区域127布置在电子部件100的下表面125的外围中。导电层119的部分120提供从第一槽103至外部接触127的横向再分布。
在图4中用箭头128表示了电流通过槽103、104在导电层120和121中的横向分布。
电子部件100也可以与通过粘合剂层130附接至上表面123的散热层129相结合地使用。散热层的上表面的侧面和/或边缘区域可以包括电绝缘层。散热层129可以嵌入在第二介电芯层中。
在介电芯层101上形成孔102和槽103、104之前，可以由粘附至第一主表面112和/或第二主表面114的金属箔的部分，而分别设置第一导电层117和/或第二导电层119的部分。
例如，可以由金属箔、以及从第一主表面112插入到介电芯层101中并且向下到达在介电层101的第二主表面114与金属箔120之间的界面的槽103、104，来设置第一介电层119的部分120。可以通过将导电材料沉积到半导体裸片106的第二主表面108上和介电层101的第二主表面114的另外的区域上，来设置第二导电层119的剩余部分，以针对第二导电层119设置期望的横向形状和厚度。
现在将参考图5至图10对用于制备电子部件的方法进行阐释，该电子部件包括：嵌入在介电芯层中的半导体裸片、和包括一个或者两个槽形状的导电过孔的再分布结构。在附图中，通过单个电子部件组件，对所阐释的方法进行了图示。然而，也可以对于包括多个部件位置的大的板执行该方法，每一个部件位置都对应于在附图中图示的组件。单独的电子部件例如可以通过锯切，而从该板单片化。
图5a图示了介电芯层140的上表面的透视图，而图5b图示了介电芯层140的下表面的透视图。
介电芯层140被设置为，包括布置在上表面142上的第一金属箔141和布置在下表面144上的第二金属箔143。从上表面142引入孔145，该孔145从介电芯层140的上表面142延伸至介电芯层140的下表面144，从而使得孔145在两侧均开口。孔145基本上为矩形，并且具有适于容纳半导体裸片的横向面积区域。
两个槽146从上表面142插入到介电芯层140中并且与孔145邻近。槽146由第二金属板143的部分在下表面144上定界。槽146中的每一个都具有在基本上平行于孔145的长侧面的方向上延伸的长度。每个槽146都具有细长的横向面积区域。将过孔147插入在介电芯层140的角部区域中。该过孔147具有基本上呈圆形的横向形式，并且具有比每个槽146的横向面积区域更小的横向面积区域。过孔147由第二金属箔143的部分在下表面144上定界。
在图5至图10中图示了两个槽146。然而，槽的数目不限于两个，并且可以是一个或者三个或者更多个槽。槽146基本上平行于孔145的侧面。然而，槽的位置不限于该布置。例如，槽可以布置为垂直于孔的侧面，例如，可以相对于孔的侧面倾斜。槽可以以与介电芯层140的上表面142或者下表面基本上成90°或者小于90°的角度地延伸。
槽146图示为具有基本上半圆形的端部。这些端部可以形成为用于在介电芯层140中钻出槽146的钻头的形状。然而，槽146不限于该具体的实际形状，并且可以具有曲线端部或者直角端部。过孔147具有由于使用圆形钻头而形成的基本上圆形的横向面积区域。
孔145也包括圆形的角部148，这可以是在介电芯层140中形成孔145时使用圆形钻头的结果。孔145可以具有不是圆形角部的其他横向形式。槽146、过孔147和孔145也可以通过其他方法，例如包括激光烧蚀，而产生在介电芯层145中。
将布置在介电层的上表面142的第一金属箔141结构化，使得部分149布置为与孔145邻近并且围绕槽146。另一部分150围绕过孔147，并且围绕孔145的角部区域并且沿着孔145的短侧延伸。由第一金属层141的另一部分151，将孔145在剩余的三侧定界。通过插入介电芯层140的部分，使第一金属层141的部分149、150、151彼此电绝缘。
可以使位于介电层140的下表面144上的第二金属箔143图案化或者结构化，以提供用于电子部件的外部接触焊盘152或者提供用于容纳外部接触焊盘的第一层。外部接触焊盘152的布置可以符合JEDEC封装外形(例如，SupperSO8封装外形)。
可以远在将半导体裸片放置在提供介电芯层140的起始片中之前，对该起始片进行处理，以避免对半导体裸片可能的损坏。
用于起始片的材料可以是FR4材料。其有玻璃增强型环氧中央芯(centrecore)组成，具有键合至两侧的铜。中央芯可以变化，并且可以使用材料诸如PTFE(聚四氟乙烯)、PEN(聚萘二甲酸乙二醇酯)、PET(聚对苯二甲酸乙二醇酯)、聚酰亚胺、或者BT(双马来酰亚胺三嗪)层合板等。材料可以是强化的，也可以不是强化的，并且厚度可以在大概25μm至500μm之间变化。
用于半导体裸片的大孔145可以是，例如，冲孔、机械铣削、或者使用水射流进行切割的。也可以使用激光烧蚀技术来结构化起始片。可以将金属板，例如，铜，用作硬掩膜进行激光烧蚀工艺。在这种情况下，可以从要求烧蚀的面积区域蚀刻掉金属箔。
可以在要求通孔的面积区域中，例如，用于半导体裸片的孔145的面积区域中，从顶表面和底表面去除金属箔。在要求通过连接(throughconnection)的情况下，例如，两个槽146和过孔147，可以仅从一侧去除金属箔，以产生盲槽或者盲孔。在稍后的电镀阶段期间，顶部和底部的金属层可以通过该盲孔接合在一起。在使用激光烧蚀的情况下，可以执行第二蚀刻工艺，其中已经将在双侧层合材料的下侧的金属图案化，以形成基本的电路元件。
图6a图示了嵌入在介电芯层140中的半导体裸片153的顶部透视图，而图6b图示了嵌入在介电芯层140中的半导体裸片153的底部透视图。
半导体裸片153包括：第一电流电极154、在第一主表面156上的控制电极155、和在第二主表面158上的第二电流电极157。半导体裸片153插入在孔145中，其中第二电流电极157面朝下而第一电流电极154和控制电极155面朝上。在其他实施例中，半导体裸片153插入在孔145中，其中第二电流电极157面朝上而第一电流电极154和控制电极155面朝下。
在该具体实施例中，控制电极155布置在基本上呈矩形的半导体裸片153的短侧的边缘区域中，并且大致在该边缘区域的中心。第一电流电极154更大，并且基本上覆盖半导体裸片153的第一主表面156的剩余部分。第一主表面156与介电芯层140的上表面142基本上共面。第二主表面158与介电芯层140的下表面144基本上共面。
图7a图示了在介电芯层140的上表面142上沉积第一介电层158之后的介电芯层140的透视图，而图7b图示了在介电芯层140的下表面144上的第二介电芯层159的透视图。
第一介电层158布置在半导体裸片154的第一主表面156的外围区域和孔145的外围区域上。第二介电层159布置在半导体裸片154的第二主表面144的外围区域上并且在下表面144的与孔145邻近的部分上。
第一介电层158、第二介电层159、和布置在半导体裸片154的侧面与孔145的侧面之间的粘合剂(若存在)，用于将半导体裸片154固定在孔145中。
光敏介电材料可以用于将裸片保持在适当的位置并且掩盖相应的层。可以通过使用多种方法，诸如，丝网印刷、喷射、幕式涂覆、浸渍等，来沉积介电材料。材料也可以用于填充在铜中的径迹(track)间隙，这可以有助于针对随后的工艺而保持结构相对平整和共面，并且可以改进在成品组件中的径迹之间的电绝缘。
将材料涂覆在一个表面上并且通过曝光、显影和最终固化或者部分固化对该材料进行处理。可以通过使用任何一种可用的处理方法、接触掩膜、接近对准曝光机(proximityaligner)(平行光源(collimatedlightsource))或者LDI(激光直接成像)等来执行该曝光工艺。可以使用激光直接成像来高的总体准确度以及高的实现层级(layerstage)之间准确度。
这些材料的显影可以基于水性工艺，该水性工艺基于极稀的碳酸钙或氢氧化钾溶液。然而，也可以使用基于溶剂的显影。
可以采用最终固化以完成，或者最终固化可以由部分固化组成。可以在获得足够的固化以在从粘合剂膜移除期间保持裸片、和从与涂覆到片的另一侧的后续电介质发生共聚反应带来的益处之间，做出平衡。该工艺要求在接近150℃下进行接近1个小时，以获得良好的固化程度。如果选择具有具有略高值例如160℃至175℃的热释放片，那么，可以通过在固化周期结束时使温度升高，来将该片与粘合剂载体片隔开并入该固化周期中。
然后，从粘合剂片去除该片，并且在反面上沉积介电材料。在大多数情况下，不需要将面板重新安装至载体片，但是在材料非常脆的情况下，可以将经过处理的侧安装至载体片。按照与第一侧完全相同的方式来处理第二侧。不完全地完成对第一侧沉积的固化的优点在于，第二沉积将有机会发生共聚反应到一定的程度，其中该第二沉积与在裸片边缘周围的第一沉积的材料相接合。
图8a图示了在介电芯层140的上表面142上沉积第一导电层160之后的介电芯层140的透视图，而图8b图示了在介电芯层140的下表面144上的第二导电层161的透视图。
第一导电层160布置在半导体裸片154的第一主表面156的区域中、以及在介电芯层140的上表面142的在第一介电层158的部分之间的区域上。第一导电层160也布置在槽146的侧壁以及过孔147的侧壁上。第二导电层161布置在半导体裸片154的第二主表面157的区域中、以及在下表面144的在第二导电层161的部分之间的部分上。导电层160、161可以包括已经通过使用电镀工艺沉积的铜。
可以使用该第一铜沉积来使凹陷面积区域相对于周围的箔部分和介电表面平面化。然而，半导体裸片表面的面积区域可以位置略高于周围的面积区域，以便有助于在将散热器键合至组件时提供至裸片的良好热耦合。通过连接诸如槽146和过孔147的面积区域容纳第一电镀层。当槽146和过孔147远深于在介电层与半导体裸片之间的高度差从而不能被彻底平面化之时，这有助于改进平面度并且也有助于减小电阻。
图9a图示了布置在介电芯层140的上表面142上的第二导电层162，而图10b图示了布置在介电芯层140的下表面144上的第二导电层163。
第二导电层162沉积在第一导电层160之上并且沉积在第一介电层158之上，并且具有这种形式，从而使得半导体裸片154的源极电极电耦合至布置在槽146中的导电材料、并且电耦合至金属149的围绕槽146的部分。第二导电层162的另一部分在控制电极155与过孔147之间延伸。金属箔的部分151也被第二导电层162的部分覆盖。
布置在介电芯层140的下表面144上的第二导电层163包括从第二电流电极148延伸至第一外围边缘的第一部分164，并且包括在外围边缘处的四个接触焊盘165。第二导电层163包括：第二部分166，其布置在槽146下方并且电耦合至第一电流电极154；以及第三部分167，其布置在过孔147下方并且与控制电极155电耦合。部分168、167布置在介电芯层140的下表面144的相对的外围边缘处，并且提供四个接触焊盘165。导电层162、163包括已经通过使用电镀工艺沉积的铜。
第二铜沉积在组件的顶表面上创建至裸片接触的连接。至裸片的顶部接触连接至底部接触焊盘。槽146和过孔147容纳铜，从而通过第一电镀阶段以及进一步使在连接孔中即在槽146和过孔147中的铜加厚，来维持跨裸片表面的平面度。
在组件的底侧，创建最终用户接触，在这种情况下是用于栅极和源极连接的四个接触焊盘以及用于漏极连接的首部面积区域。接触焊盘的布置可以符合JEDEC封装外形(诸如，SSO8封装)的引线框架布局。
图10a图示了布置在介电芯层140的上表面142上的第二介电层169，而图10b图示了布置在介电芯层140的下表面144上的第二介电层170。
第二介电层169布置在第二导电层162的在介电芯层上表面142上的部分之间，而第二介电层170布置在第二导电层163的布置在介电芯层140下表面144上的部分之间。第二介电层169、170可以用作平面化层。在一些实施例中，可以将布置在介电芯层140的下表面144上的接触焊盘165、168升高到导电部分166、167、163上方。
再次沉积介电材料，以使组件平面化。在组件的上表面上，填充在径迹之间的间隙，并且填充用于连接的孔，即，槽146和过孔147。在组件的底表面上，电介质填充在接触焊盘165之间的面积区域中，使底表面基本上平面化。
图10a和图10b图示了按照其可以用于应用中的形式的电子部件。在一些实施例中，可以期望设置直接安装在电子部件上的附加散热器。这可以通过如下步骤进行：将粘合剂层171涂覆至上表面142，如在图11中图示的；以及将导热层172附接至粘合剂，如在图12中图示的。导热层172可以是基本上平面的，并且可以具有对应于电子部件的横向面积区域的形式横向面积区域。导热层172提供散热层，并且可以包括金属诸如铜或者铝，具有基本上各向同性的热导率。
“下”、“之下”、“下方”、“上”、“之上”、“上方”等与空间相关的术语的使用是出于方便说明之目的，用于阐释一个元件相对于第二个元件的定位。这些术语旨在涵盖器件的除了在图中所绘的定向之外的不同定向。
进一步地，诸如“第一”、“第二”等术语还可以用于描述各种元件、区域和局部等，而非旨在构成限制。贯穿本说明，类似的术语表示类似的元件。
如此处使用的，“具有”、“含有”、“包含”、“包括”等术语为开放性术语，表示规定元件或者特征的存在，但不排除其他元件或者特征的存在。除非本文另有明确说明，否则“一”、“一个”和“该”旨在包括单数形式和复数形式。
应理解，除非另有说明，否则此处所描述的各个实施例的特征可以彼此组合。
虽然在此处已经对具体实施例进行了图示和描述，但是本领域的技术人员应意识到，在不脱离本发明的范围的情况下，多种替代和/或等同实施方式可以取代所示出和描述的具体实施例。本申请旨在涵盖此处论述的具体实施例的任何改变或者变型。因此，本发明旨在仅由权利要求书及其等同物所限制。

Claims (20)

1.一种电子部件，包括：
介电芯层；
一个或者多个半导体裸片，所述半导体裸片包括：第一主表面、布置在所述第一主表面上的第一电极、以及与所述第一主表面相对的第二主表面，其中所述半导体裸片嵌入在所述介电芯层中；
一个或者多个槽，布置在所述介电芯层内，并且与所述半导体裸片邻近，以及
再分布结构，将所述第一电极电耦合至部件接触焊盘，所述部件接触焊盘布置为与所述半导体裸片的所述第二主表面邻近，
其中所述再分布结构的部分布置在所述槽的侧壁上。
2.根据权利要求1所述的电子部件，
其中所述槽具有长度ls和宽度ws，其中2ws≤ls≤20ws。
3.根据权利要求1所述的电子部件，
其中在一侧，所述槽被金属箔覆盖。
4.根据权利要求3所述的电子部件，
其中所述金属箔形成所述槽的基部，并且导电材料布置在所述槽的至少侧壁上以及在所述狭槽的所述基部上。
5.根据权利要求1所述的电子部件，
其中所述槽与所述半导体裸片的侧面基本上平行地延伸。
6.根据权利要求1所述的电子部件，
其中两个或者更多个槽布置为彼此基本平行。
7.根据权利要求1所述的电子部件，
其中导电材料布置在所述两个或者更多个槽中，并且将所述第一电极电耦合至所述第一部件接触焊盘。
8.根据权利要求1所述的电子部件，
其中所述再分布结构进一步包括：金属箔，所述金属箔层合到所述介电芯层的至少一个表面上。
9.根据权利要求1所述的电子部件，
其中所述第一电极是第一电流电极，并且所述半导体裸片进一步包括：控制电极、以及布置在所述第二主表面上的第二电流电极。
10.根据权利要求1所述的电子部件，
其中所述再分布结构进一步包括：在所述介电芯层中的导电过孔，耦合至所述半导体裸片的所述控制电极、并且耦合至第二部件接触焊盘，所述第二部件接触焊盘布置为与所述半导体裸片的所述第二主表面邻近。
11.根据权利要求10所述的电子部件，
其中所述控制电极布置在所述半导体裸片的所述第一主表面上。
12.根据权利要求10所述的电子部件，
其中第三部件接触焊盘布置在所述第二电流电极上，并且与所述第一部件接触焊盘邻近。
13.根据权利要求12所述的电子部件，
其中所述第一部件接触焊盘、所述第二部件接触焊盘和所述第三部件接触焊盘布置在所述介电芯层的第一侧。
14.根据权利要求13所述的电子部件，进一步包括：
绝缘层，布置在所述介电芯层的所述第一侧，并且在所述第一部件接触焊盘与所述第二部件接触焊盘之间。
15.根据权利要求1所述的电子部件，
其中所述再分布结构的部分布置在所述介电芯层的第二侧，而所述部件接触焊盘布置在所述介电芯层的第一侧。
16.根据权利要求1所述的电子部件，
其中所述介电芯层具有在25μm与500μm之间的厚度。
17.根据权利要求1所述的电子部件，
其中所述半导体裸片包括：开关器件，包括竖直漂移路径。
18.一种方法，包括：
将一个或者多个半导体裸片嵌入在介电芯层中，所述半导体裸片包括第一主表面、布置在所述第一主表面上的第一电极、以及与所述第一主表面相对的第二主表面，
将再分布结构的部分布置在一个或者多个槽的侧壁上，所述槽布置在所述介电芯层内、并且与所述半导体裸片邻近，以及
将所述第一电极电耦合至部件接触焊盘，所述部件接触焊盘布置为与所述半导体裸片的所述第二主表面邻近。
19.根据权利要求18所述的方法，
其中对所述再分布结构的所述部分进行所述布置包括：将导电材料布置在所述槽的所述侧壁上以及在所述槽的基部上，所述基部由覆盖所述槽的金属箔形成。
20.一种电子部件，包括：
用于将布置在嵌入在介电芯层中的半导体裸片的第一主表面上的第一电极与布置为与所述半导体裸片的第二主表面邻近的部件接触焊盘电耦合的装置，其中用于电耦合的所述装置的部分布置在一个或者多个槽的侧壁上，所述槽布置在所述介电芯层内、并且与所述半导体裸片邻近。
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