KR20210015231A - 안테나 모듈 및 이를 포함하는 전자 시스템 - Google Patents

안테나 모듈 및 이를 포함하는 전자 시스템 Download PDF

Info

Publication number
KR20210015231A
KR20210015231A KR1020190093774A KR20190093774A KR20210015231A KR 20210015231 A KR20210015231 A KR 20210015231A KR 1020190093774 A KR1020190093774 A KR 1020190093774A KR 20190093774 A KR20190093774 A KR 20190093774A KR 20210015231 A KR20210015231 A KR 20210015231A
Authority
KR
South Korea
Prior art keywords
antenna
antenna substrate
layer
semiconductor chip
fan
Prior art date
Application number
KR1020190093774A
Other languages
English (en)
Other versions
KR102627223B1 (ko
Inventor
김정화
이희석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190093774A priority Critical patent/KR102627223B1/ko
Priority to US16/817,957 priority patent/US11165143B2/en
Publication of KR20210015231A publication Critical patent/KR20210015231A/ko
Application granted granted Critical
Publication of KR102627223B1 publication Critical patent/KR102627223B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H01Q1/38—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith formed by a conductive layer on an insulating support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/0006—Particular feeding systems
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H01Q21/065—Patch antenna array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q9/00—Electrically-short antennas having dimensions not more than twice the operating wavelength and consisting of conductive active radiating elements
    • H01Q9/04—Resonant antennas
    • H01Q9/0407—Substantially flat resonant element parallel to ground plane, e.g. patch antenna
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q9/00—Electrically-short antennas having dimensions not more than twice the operating wavelength and consisting of conductive active radiating elements
    • H01Q9/04—Resonant antennas
    • H01Q9/16—Resonant antennas with feed intermediate between the extremities of the antenna, e.g. centre-fed dipole

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)

Abstract

안테나 모듈은 안테나 기판, 팬-아웃(fan-out) 패키지 및 제1 전기적 연결 구조체들을 포함한다. 안테나 기판은 안테나 패턴들 및 그라운드 패턴들을 포함하는 패턴층, 및 패턴층의 하부에 배치되고 안테나 패턴들에 전력을 공급하는 피딩 네트워크(feeding network)를 포함하는 피딩층을 포함한다. 팬-아웃 패키지는 안테나 기판의 하부에 배치되고, 안테나 기판을 구동하는 반도체 칩, 반도체 칩의 적어도 일부를 봉합하는 봉합재, 반도체 칩과 안테나 기판을 전기적으로 연결하는 제1 재배선층(redistribution layer), 및 반도체 칩과 외부의 인쇄 회로 기판을 전기적으로 연결하는 제2 재배선층을 포함한다. 제1 전기적 연결 구조체들은 안테나 기판과 팬-아웃 패키지를 전기적으로 연결한다. 패턴층과 피딩층을 전기적으로 연결하기 위한 로직(logic) 패턴들을 포함하는 로직층은 제1 재배선층 내에 배치된다.

Description

안테나 모듈 및 이를 포함하는 전자 시스템{ANTENNA MODULE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 안테나 모듈 및 상기 안테나 모듈을 포함하는 전자 시스템에 관한 것이다.
10GHz 이상의 mm-Wave를 사용하는 어플리케이션은 모바일용 5G통신이나 60GHz 통신뿐만 아니라, 움직임을 검출하여 사용자의 I/F 편리성을 증대하는 모션센서 제품, 일정한 공간 내에 침입자를 확인하는 보안용 동작 감시센서제품, 자동차용 Near-Field & Far-Field 검출용 24GHz, 77GHz Radar 시스템 등에 많이 확산되어 있다. 이와 같은 mm-Wave를 사용하는 제품의 경우, RFIC(Radio Frequency Integrated Circuit)에서부터 안테나까지, 또는 안테나에서 RFIC까지 신호를 전달할 때, 신호의 손실이 최대한 발생하지 않도록 전달을 해야 한다. 종래에는 이를 위해 RFIC와 안테나간의 거리를 동축케이블로 연결을 하여 신호감쇄를 최소화하였으나, 이는 공간적 측면과 비용 측면에서 비효율적이다.
본 발명의 일 목적은 안테나 기판의 두께 및 개발 시 TAT(Turn Around Time)를 감소시킬 수 있는 안테나 모듈을 제공하는 것이다.
본 발명의 다른 목적은 상기 안테나 모듈을 포함하는 전자 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 안테나 모듈은 안테나 기판, 팬-아웃(fan-out) 패키지 및 복수의 제1 전기적 연결 구조체들을 포함한다. 상기 안테나 기판은 복수의 안테나 패턴들 및 복수의 그라운드 패턴들을 포함하는 패턴층, 및 상기 패턴층의 하부에 배치되고 상기 복수의 안테나 패턴들에 전력을 공급하는 피딩 네트워크(feeding network)를 포함하는 피딩층을 포함한다. 상기 팬-아웃 패키지는 상기 안테나 기판의 하부에 배치되고, 상기 안테나 기판을 구동하는 반도체 칩, 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체 칩의 상부에 배치되고 상기 반도체 칩과 상기 안테나 기판을 전기적으로 연결하는 제1 재배선층(redistribution layer), 및 상기 반도체 칩의 하부에 배치되고 상기 반도체 칩과 외부의 인쇄 회로 기판을 전기적으로 연결하는 제2 재배선층을 포함한다. 상기 복수의 제1 전기적 연결 구조체들은 상기 안테나 기판과 상기 팬-아웃 패키지 사이에 배치되어 상기 안테나 기판과 상기 팬-아웃 패키지를 전기적으로 연결한다. 상기 안테나 기판의 상기 패턴층과 상기 피딩층을 전기적으로 연결하기 위한 복수의 로직(logic) 패턴들을 포함하는 로직층은 상기 팬-아웃 패키지의 상기 제1 재배선층 내에 배치된다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 전자 시스템은 프로세서 및 통신 모듈을 포함한다. 상기 통신 모듈은 상기 프로세서에 의해 제어되고, 외부 시스템과 통신을 수행하며, 안테나 모듈을 포함한다. 상기 안테나 모듈은 안테나 기판, 팬-아웃(fan-out) 패키지 및 복수의 제1 전기적 연결 구조체들을 포함한다. 상기 안테나 기판은 복수의 안테나 패턴들 및 복수의 그라운드 패턴들을 포함하는 패턴층, 및 상기 패턴층의 하부에 배치되고 상기 복수의 안테나 패턴들에 전력을 공급하는 피딩 네트워크(feeding network)를 포함하는 피딩층을 포함한다. 상기 팬-아웃 패키지는 상기 안테나 기판의 하부에 배치되고, 상기 안테나 기판을 구동하는 반도체 칩, 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체 칩의 상부에 배치되고 상기 반도체 칩과 상기 안테나 기판을 전기적으로 연결하는 제1 재배선층(redistribution layer), 및 상기 반도체 칩의 하부에 배치되고 상기 반도체 칩과 외부의 인쇄 회로 기판을 전기적으로 연결하는 제2 재배선층을 포함한다. 상기 복수의 제1 전기적 연결 구조체들은 상기 안테나 기판과 상기 팬-아웃 패키지 사이에 배치되어 상기 안테나 기판과 상기 팬-아웃 패키지를 전기적으로 연결한다. 상기 안테나 기판의 상기 패턴층과 상기 피딩층을 전기적으로 연결하기 위한 복수의 로직(logic) 패턴들을 포함하는 로직층은 상기 팬-아웃 패키지의 상기 제1 재배선층 내에 배치된다.
상기와 같은 본 발명의 실시예들에 따른 안테나 모듈 및 전자 시스템에서는, 안테나 기판의 패턴층과 피딩층을 전기적으로 연결하기 위한 로직층을 안테나 기판 내에 배치하지 않고 팬-아웃 패키지의 재배선층 내에 배치할 수 있다. 로직층을 안테나 기판에서 분리하여 팬-아웃 패키지 내에 구현함으로써, 안테나 기판의 두께를 줄일 수 있고, 안테나 기판을 개발하는데 소요되는 TAT(Turn Around Time)가 감소될 수 있으며, 안테나 기판 제조 시의 수율이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 안테나 모듈을 나타내는 단면도이다.
도 2a 및 2b는 본 발명의 실시예들에 따른 안테나 모듈에 포함되는 안테나 패턴의 예를 나타내는 도면들이다.
도 3a 및 3b는 본 발명의 실시예들에 따른 안테나 모듈에 포함되는 피딩 네트워크의 예를 나타내는 도면들이다.
도 4a 및 4b는 본 발명의 실시예들에 따른 안테나 모듈에 포함되는 팬-아웃 패키지의 구조를 설명하기 위한 도면들이다.
도 5, 6, 7, 8, 9, 10 및 11은 본 발명의 실시예들에 따른 안테나 모듈을 나타내는 단면도들이다.
도 12는 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 안테나 모듈을 나타내는 단면도이다.
도 1을 참조하면, 안테나 모듈(100)은 안테나 기판(200), 팬-아웃(fan-out) 패키지(300) 및 복수의 제1 전기적 연결 구조체들(400)을 포함한다. 안테나 모듈(100)은 복수의 외부 전기적 연결 구조체들(500)을 더 포함할 수 있다.
안테나 모듈(100)은 안테나 패키지라고 부를 수도 있으며, 특히 패키지가 자체적/내부적으로 안테나를 포함하므로 안테나-인-패키지(Antenna-In-Package; AIP)라고 부를 수도 있다.
안테나 기판(200)은 패턴층(210) 및 피딩(feeding)층(230)을 포함한다.
패턴층(210)은 복수의 안테나 배선들(213) 및 복수의 안테나 비아들(215)에 의해 형성되는 복수의 안테나 패턴들(211), 및 복수의 그라운드 패턴들(221)을 포함한다. 패턴층(210)은 복수의 절연층들(217)을 더 포함할 수 있다.
복수의 안테나 패턴들(211)은 패턴층(210)의 상부에 형성되고, 복수의 그라운드 패턴들(221)은 패턴층(210)의 하부에 형성될 수 있다. 예를 들어, 복수의 안테나 패턴들(211)은 패치 안테나(patch antenna) 및 다이폴 안테나(dipole antenna) 중 적어도 하나를 포함할 수 있다. 도 1에서는 4개의 안테나 패턴들(211)을 도시하였으나, 안테나 패턴들(211)의 개수는 실시예에 따라서 다양하게 변경될 수 있다. 복수의 안테나 패턴들(211)의 예시적인 구조에 대해서는 도 2a 및 2b를 참조하여 후술하도록 한다.
일 실시예에서, 복수의 안테나 배선들(213), 복수의 안테나 비아들(215) 및 복수의 그라운드 패턴들(221)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
복수의 절연층들(217)은 복수의 안테나 배선들(213) 및 복수의 그라운드 패턴들(221) 중 적어도 일부를 전기적으로 절연시킬 수 있다.
일 실시예에서, 복수의 절연층들(217)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리 섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들어 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등의 절연 물질을 포함할 수 있다.
일 실시예에서, 복수의 절연층들(217) 중 적어도 일부는 감광성 절연(Photo Imagable Dielectric; PID) 수지를 포함할 수도 있다. 다시 말하면, 복수의 절연층들(217) 중 적어도 일부는 감광성 절연층일 수 있다. 절연층(217)이 감광성의 성질을 가지는 경우, 절연층(217)을 보다 얇게 형성할 수 있으며, 보다 용이하게 파인 피치(fine pitch)를 달성할 수 있다. 절연층(217)은 절연 수지 및 무기 필러를 포함하는 감광성 절연층일 수도 있다. 절연층(217)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있으며, 이들은 공정에 따라 일체화되어 경계가 불분명할 수도 있다.
일 실시예에서, 복수의 절연층들(217) 중 최상단의 절연층은 패시베이션층일 수 있다. 상기 패시베이션층은 안테나 기판(200)을 외부의 물리적/화학적 손상 등으로부터 보호할 수 있다. 상기 패시베이션층은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들어, 상기 패시베이션층은 ABF일 수 있으나, 이에 한정되는 것은 아니며, PID일 수도 있고, 솔더 레지스트 등일 수도 있다.
피딩층(230)은 패턴층(210)의 하부에 배치되고, 복수의 피딩 배선들(233) 및 복수의 피딩 비아들(235)에 의해 형성되는 피딩 네트워크(feeding network)(또는 피드(feed) 네트워크)를 포함한다. 피딩층(230)은 복수의 절연층들(237)을 더 포함할 수 있다.
상기 피딩 네트워크는 복수의 안테나 패턴들(211)에 전력을 공급할 수 있다. 상기 피딩 네트워크의 예시적인 구조에 대해서는 도 3a 및 3b를 참조하여 후술하도록 한다.
복수의 절연층들(237)은 복수의 피딩 배선들(233) 중 적어도 일부를 전기적으로 절연시킬 수 있다.
일 실시예에서, 복수의 피딩 배선들(233) 및 복수의 피딩 비아들(235)에 포함되는 물질은 복수의 안테나 배선들(213), 복수의 안테나 비아들(215) 및 복수의 그라운드 패턴들(221)에 포함되는 물질과 실질적으로 동일하며, 복수의 절연층들(237)에 포함되는 물질은 복수의 절연층들(217)에 포함되는 물질과 실질적으로 동일할 수 있다.
팬-아웃 패키지(300)(또는 팬-아웃 반도체 패키지)는 안테나 기판(200)의 하부에 배치되고, 코어층(310), 제1 재배선층(redistribution layer)(330) 및 제2 재배선층(350)을 포함한다.
코어층(310)은 반도체 칩(311) 및 봉합재(317)를 포함하며, 금속층(315), 적어도 하나의 수동 소자(321) 및 코어 비아(325)를 더 포함할 수 있다.
반도체 칩(311)은 안테나 기판(200)을 구동하기 위한 신호들을 발생 및 제공한다. 반도체 칩(311)은 코어층(310)의 관통홀 내에 배치되며, 패드(313)가 배치된 활성면 및 상기 활성면의 반대층에 배치된 비활성면을 포함할 수 있다. 예를 들어, 반도체 칩(311)은 RFIC(Radio Frequency Integrated Circuit)를 포함할 수 있다. 다른 예에서, 반도체 칩(311)은 PMIC(Power Management Integrated Circuit)를 포함할 수 있다. 또 다른 예에서, 반도체 칩(311)은 RFIC 및 PMIC 모두를 포함할 수 있다. 도 1에서는 1개의 반도체 칩(311)만을 도시하였으나, 반도체 칩(311)의 개수는 실시예에 따라서 다양하게 변경될 수 있다.
반도체 칩(311)은 수백 내지 수백만 개 이상의 소자들이 하나의 칩 안에 집적화된 베어 상태의 집적 회로(IC)일 수 있다. 반도체 칩(311)은 각종 회로가 형성된 바디를 포함할 수 있으며, 상기 바디의 활성면에는 패드(313)가 형성될 수 있다. 예를 들어, 상기 바디는 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재료는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 패드(313)는 반도체 칩(311)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 도전성 물질, 예를 들어 알루미늄(Al)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 도시하지는 않았으나, 반도체 칩(311)의 상기 활성면 상에는 패드(313)의 적어도 일부를 노출시키는 개구부를 갖는 산화막 및/또는 질화막 등으로 구성되는 패시베이션막(미도시)이 형성될 수 있다. 예를 들어, 패드는 접촉 패드(contact pad) 또는 접촉 핀(contact pin)을 의미할 수 있으나, 이에 한정되는 것은 아닐 수 있다.
도 1의 실시예에서, 반도체 칩(311)은 상기 활성면이 안테나 기판(200)을 향하도록 페이스-업(face-up) 형태로 배치될 수 있다. 이에 따라, 반도체 칩(311)은 안테나와의 최소의 신호 경로를 가질 수 있다.
금속층(315)은 반도체 칩(311)의 상기 비활성면에 형성될 수 있다. 실시예에 따라서, 금속층(315)은 방열 소자로 활용되거나 그 밖에 신호 경로로 활용될 수 있다.
적어도 하나의 수동 소자(321)는 코어층(310)의 상기 관통홀 내에 반도체 칩(311)과 나란하게 배치될 수 있다. 예를 들어, 수동 소자(321)는 커패시터를 포함할 수 있다. 다른 예에서, 수동 소자(321)는 인덕터를 포함할 수 있다. 또 다른 예에서, 수동 소자(321)는 커패시터 및 인덕터 모두를 포함할 수 있다. 도 1에서는 1개의 수동 소자(321)만을 도시하였으나, 수동 소자(321)의 개수는 실시예에 따라서 다양하게 변경될 수 있다.
봉합재(317)는 반도체 칩(311), 수동 소자(321) 등을 보호하며 절연 영역을 제공하기 위한 구성이다. 봉합재(317)의 봉합 형태는 특별히 제한되지 않으며, 반도체 칩(311) 및 수동 소자(321)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들어, 봉합재(317)는 반도체 칩(311)의 측면과 상기 비활성면을 덮을 수 있으며, 수동 소자(321)의 측면과 하면을 덮을 수 있다. 또한, 봉합재(317)는 코어층(310)의 상기 관통홀 내의 공간을 채울 수 있다. 봉합재(317)를 형성하는 구체적인 물질은 특별히 한정되는 않으며, 예를 들어 PIE(Photo Imageable Encapsulant)를 포함할 수도 있고, 그 밖에 필요에 따라서는 ABF 등의 절연물질이 사용될 수도 있다.
코어 비아(325)는 제1 재배선층(330)과 제2 재배선층(350)을 전기적으로 연결시키며, 이에 따라 코어층(310) 내에 전기적 경로를 형성할 수 있다. 코어 비아(325)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 예를 들어, 코어 비아(325)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 예를 들어, 코어 비아(325)는 원통 형상이나 모래시계 형상 등 공지된 모든 형상이 적용될 수 있다. 예를 들어, 코어 비아(325)는 그라운드를 위한 비아, 파워를 위한 비아, 신호를 위한 비아 등을 포함할 수 있다. 여기서, 신호를 위한 비아는 그라운드 및 파워를 제외한 각종 신호들, 예를 들어 데이터 신호 등을 위한 비아일 수 있다.
제1 재배선층(330)은 반도체 칩(311)을 포함하는 코어층(310)의 상부에 배치되고, 반도체 칩(311)과 안테나 기판(200)을 전기적으로 연결한다. 제1 재배선층(330)은 반도체 칩(311)의 패드(313)를 재배선하기 위한 복수의 배선들(333) 및 복수의 비아들(335)을 포함하며, 복수의 배선들(333) 중 적어도 일부를 전기적으로 절연시키는 복수의 절연층들(337)을 포함할 수 있다. 제1 재배선층(330)은 반도체 칩(311)과 수동 소자(321)를 전기적으로 연결할 수도 있고, 수동 소자(321)와 안테나 기판(200)을 전기적으로 연결할 수도 있다.
또한, 제1 재배선층(330)은 복수의 로직(logic) 패턴들을 포함하는 로직층(250)을 포함한다. 상기 복수의 로직 패턴들을 안테나 기판(200)의 패턴층(210)과 피딩층(230)을 전기적으로 연결하기 위한 패턴들이며, 복수의 로직 배선들(253) 및 복수의 로직 비아들(255)에 의해 형성될 수 있다. 복수의 로직 배선들(253) 중 적어도 일부는 복수의 절연층들(337)에 의해 전기적으로 절연될 수 있다.
도 1의 실시예에서, 로직층(250)이 안테나 기판(200) 내에 배치되지 않고 팬-아웃 패키지(300) 내에 배치됨에 따라, 패턴층(210)의 복수의 안테나 패턴들(211)과 피딩층(230)의 상기 피딩 네트워크는 안테나 기판(200) 내에서는 서로 전기적으로 연결되지 않으며, 팬-아웃 패키지(300) 내의 로직층(250)을 통해 서로 전기적으로 연결될 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 복수의 안테나 패턴들(211)과 상기 피딩 네트워크는 안테나 기판(200) 내에서 서로 전기적으로 연결될 수도 있고, 이 때 팬-아웃 패키지(300) 내의 로직층(250)은 복수의 안테나 패턴들(211) 및 상기 피딩 네트워크와의 추가적인 전기적 연결을 구현할 수 있다.
제2 재배선층(350)은 반도체 칩(311)을 포함하는 코어층(310)의 하부에 배치되고, 반도체 칩(311)과 외부의 인쇄 회로 기판(예를 들어, 도 4b의 2500)을 전기적으로 연결한다. 제2 재배선층(350)은 복수의 배선들(353) 및 복수의 비아들(355)을 포함하며, 복수의 배선들(353) 중 적어도 일부를 전기적으로 절연시키는 복수의 절연층들(357)을 포함할 수 있다.
일 실시예에서, 복수의 로직 배선들(253), 복수의 로직 비아들(255), 복수의 배선들(333, 353) 및 복수의 비아들(335, 355)에 포함되는 물질은 복수의 안테나 배선들(213), 복수의 안테나 비아들(215) 및 복수의 그라운드 패턴들(221)에 포함되는 물질과 실질적으로 동일하며, 복수의 절연층들(337, 357)에 포함되는 물질은 복수의 절연층들(217)에 포함되는 물질과 실질적으로 동일할 수 있다.
일 실시예에서, 복수의 절연층들(357) 중 최하단의 절연층은 팬-아웃 패키지(300)를 외부의 물리적/화학적 손상 등으로부터 보호하기 위한 패시베이션층일 수 있다.
복수의 제1 전기적 연결 구조체들(400)은 안테나 기판(200)과 팬-아웃 패키지(300) 사이에 배치되어 안테나 기판(200)과 팬-아웃 패키지(300)를 전기적으로 연결한다. 예를 들어, 복수의 제1 전기적 연결 구조체들(400)은 솔더(solder) 등의 도전성 물질로 형성될 수 있고, 랜드(land), 볼(ball), 핀(pin) 등의 형태로 형성될 수도 있다. 예를 들어, 복수의 제1 전기적 연결 구조체들(400)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 전기적 연결 구조체들(400)의 개수, 간격, 배치 형태 등은 실시예에 따라서 다양하게 변경될 수 있다.
일 실시예에서, 안테나 기판(200) 및 팬-아웃 패키지(300)는 각각 별도의 공정을 통해 개별적으로 제조된 이후에, 복수의 제1 전기적 연결 구조체들(400)에 의해 서로 전기적으로 연결될 수 있다. 다시 말하면, 안테나 기판(200)과 팬-아웃 패키지(300)는 하나의 공정을 통해 일체화 및/또는 결합되어 제조된다기 보다는, 개별적으로 제조된 이후에 후속 공정을 통해 서로 전기적으로 연결되는 방식으로 하나의 안테나 모듈(100)을 형성할 수 있다. 이에 따라, 안테나 모듈(100) 내에서 안테나 기판(200)과 팬-아웃 패키지(300)는 수직 방향(Z)으로 서로 이격되어 형성되며, 특히 안테나 기판(200)의 최하면과 팬-아웃 패키지(300)의 최상면은 일정 거리만큼 이격되어 있을 수 있다. 상세하게 도시하지는 않았으나, 안테나 기판(200)과 팬-아웃 패키지(300) 사이에는 공기층 또는 유전물질을 포함하는 유전층이 형성될 수도 있다.
복수의 외부 전기적 연결 구조체들(500)은 안테나 모듈(100)을 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성일 수 있다. 예를 들어, 안테나 모듈(100)은 복수의 외부 전기적 연결 구조체들(500)을 통해 상기 외부의 인쇄 회로 기판에 실장될 수 있다.
일 실시예에서, 복수의 외부 전기적 연결 구조체들(500)에 포함되는 물질은 복수의 제1 전기적 연결 구조체들(400)에 포함되는 물질과 실질적으로 동일할 수 있다.
일 실시예에서, 복수의 외부 전기적 연결 구조체들(500) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(311)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 입출력(Input/Output; I/O) 단자 구현이 가능하며, 3D 인터커넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
RFIC와 함께 안테나를 하나의 모듈로 형성하는 경우에, 안테나의 공진주파수와 대역폭을 결정짓기 위해서 안테나, 그라운드 면, 유전물질, 피딩 네트워크 등의 구현을 어떻게 해야 할지 고려해야 한다. 예를 들어, 안테나 특성에 민감한 영향을 주는 안테나와 그라운드 면 간의 거리, 즉 공기층의 두께 또는 유전 물질의 두께를 일정하게 유지 및 관리를 해야 안정적인 안테나의 방사특성을 확보할 수 있다.
본 발명의 실시예들에 따른 안테나 모듈(100)은, RFIC 등의 반도체 칩(311)을 페이스-업 형태로 패키징한 팬-아웃 패키지(300)를 패치 안테나 또는 다이폴 안테나 등의 안테나 패턴(211)을 포함하는 안테나 기판(200)과 전기적으로 연결한 구조를 가진다. 외부 환경 변화에 관계없이 단일 모듈 내에서 안테나와 그라운드 면 간의 거리를 안정적으로 확보하여 안테나의 방사특성을 유지할 수 있으며, 안테나와 반도체 칩 간의 신호 경로를 최소화하여 안정적인 RF 특성을 확보할 수 있다.
또한, 안테나 기판(200)의 절연층의 유전률과 팬-아웃 패키지(300)의 절연층의 유전률을 적절히 이용함으로써, 안테나의 크기를 소형화하여 전체 모듈의 구조를 절감하여 공간적인 효율성을 높임과 동시에 비용 절감도 가능할 수 있다. 또한, 안테나와 그라운드 면 공간의 이물의 영향에 의한 안테나 성능 저하도 방지할 수 있다. 또한, 코어층(310)의 도입으로 안테나 모듈(100)의 강성을 부가할 수 있음은 물론이며, 코어층(310)이 전기적인 연결 경로를 제공함으로써 안테나 모듈(100) 내의 신호적 경로를 효과적으로 제공할 수 있다. 추가적으로, 수동 소자(321)가 팬-아웃 패키지(300)에 반도체 칩(311)과 함께 내장되어 있어, 신호 및 전력 등의 손실 최소화도 가능할 수 있다.
본 발명의 실시예들에 따른 안테나 모듈(100)에서는, 안테나 기판(200)의 패턴층(210)과 피딩층(230)을 전기적으로 연결하기 위한 로직층(250)을 안테나 기판(200) 내에 배치하지 않고 팬-아웃 패키지(300)의 재배선층 내에 배치할 수 있다. 로직층(250)을 안테나 기판(200)에서 분리하여 팬-아웃 패키지(300) 내에 구현함으로써, 안테나 기판(200)의 두께를 줄일 수 있고, 안테나 기판(200)을 개발하는데 소요되는 TAT(Turn Around Time)가 감소될 수 있으며, 안테나 기판(200) 제조 시의 수율이 개선될 수 있다.
도 2a 및 2b는 본 발명의 실시예들에 따른 안테나 모듈에 포함되는 안테나 패턴의 예를 나타내는 도면들이다.
도 2a를 참조하면, 수평 방향(예를 들어, 서로 교차하는 제1 방향(X) 및 제2 방향(Y))을 따라 배열되는 복수의 안테나 패턴들(211a) 각각은 제1 패턴(212a) 및 제2 패턴(212b)을 포함할 수 있다. 제1 패턴(212a)은 패치 안테나 또는 다이폴 안테나일 수 있다. 제2 패턴(212b)은 도금 부재일 수 있다. 제1 패턴(212a)은 제2 패턴(212b)에 의해 둘러싸일 수 있다.
도 2b를 참조하면, 복수의 안테나 패턴들(211c) 각각은 제1 패턴(212c), 제2 패턴(212d) 및 제3 패턴(212e)을 포함할 수 있다. 제1 패턴(212c)은 패치 안테나 또는 다이폴 안테나일 수 있다. 제2 패턴(212d)은 도금 부재일 수 있다. 제3 패턴(212e)은 차폐 비아일 수 있다. 제1 패턴(212c)은 제2 패턴(212d) 및 제3 패턴(212e)에 의해 둘러싸일 수 있다.
도 2a 및 2b에 도시된 안테나 패턴의 구조는 예시적일 뿐이며, 본 발명의 실시예들에 따른 안테나 모듈에 포함되는 안테나 패턴은 도 2a 및 2b에 도시된 예들에 한정되지 않을 수 있다. 또한, 도 2a 및 2b에서는 4*4 매트릭스 형태로 배치된 안테나 패턴들(211a, 211c)을 도시하였으나, 안테나 패턴들(211a, 211c)의 개수는 실시예에 따라서 다양하게 변경될 수 있다.
도 3a 및 3b는 본 발명의 실시예들에 따른 안테나 모듈에 포함되는 피딩 네트워크의 예를 나타내는 도면들이다.
도 3a를 참조하면, 복수의 안테나 패턴들(ANT1)에 전력을 공급하기 위한 코퍼레이트(corporate) 피딩 네트워크(FN1)를 도시하고 있다. 코퍼레이트 피딩 네트워크(FN1)는 수동 안테나에서 가장 널리 사용되는 타입이며, 도 3a에 도시된 것처럼 최초의 하나의 배선을 분기하여 복수의 안테나 패턴들(ANT1) 모두를 연결하는 방식이다. 코퍼레이트 피딩 네트워크(FN1)에서는 RF 피딩 네트워크를 동일한 기판 상의 방사 소자와 통합하며, 마이크로 스트립 피딩 네트워크의 손실을 최소화하여 고효율의 마이크로 스트립 안테나 어레이를 구현할 수 있다. 마이크로 스트립 안테나 어레이의 효율은 도파관(waveguide) 피딩 네트워크를 사용함으로써 향상될 수 있다.
일 실시예에서, 도 1의 안테나 기판(200)의 피딩층(230)에 형성되는 상기 피딩 네트워크는 도 3a에 도시된 것과 유사한 코퍼레이트 피딩 네트워크일 수 있다.
도 3b를 참조하면, 복수의 안테나 패턴들(ANT2)에 전력을 공급하기 위한 시리즈(series) 피딩 네트워크(FN2)를 도시하고 있다. 시리즈 피딩 네트워크(FN2)는 도 3b에 도시된 것처럼 복수의 안테나 패턴들(ANT2)을 직렬로 연결하는 방식이다. 이에 따라, 시리즈 피딩 네트워크(FN2)에서 한쪽 끝단에서 공급되는 입력 신호는 복수의 안테나 패턴들(ANT2)에 직렬로 연결된다. 시리즈 피딩 네트워크 안테나 어레이는 병렬(parallel) 피딩 네트워크 안테나 어레이보다 컴팩트(compact)하게 구현할 수 있는 이점이 있다. 또한 컴팩트하게 구현됨에 따라, 피딩 네트워크에 의한 삽입 및 방사 손실이 적을 수 있다. 도 3b에서는 복수의 안테나 패턴들(ANT2)의 중심부와 연결되는 센터-피드(center-fed) 시리즈 피딩 네트워크를 예시하였으나, 복수의 안테나 패턴들(ANT2)의 끝단과 연결되는 엔드-피드(end-fed) 시리즈 피딩 네트워크의 형태로 구현될 수도 있다.
도 3a 및 3b에 도시된 피딩 네트워크의 구조는 예시적일 뿐이며, 본 발명의 실시예들에 따른 안테나 모듈에 포함되는 피딩 네트워크는 도 3a 및 3b에 도시된 예들에 한정되지 않을 수 있다. 또한 상세하게 도시하지는 않았으나, 안테나 패턴과 피딩 네트워크의 연결 방식은 프로브(probe) 방식, 스트립라인(strip line) 방식, 개구면 결합(aperture coupled) 방식 등과 같은 다양한 방식들을 이용하여 구현될 수 있다.
도 4a 및 4b는 본 발명의 실시예들에 따른 안테나 모듈에 포함되는 팬-아웃 패키지의 구조를 설명하기 위한 도면들이다.
일반적으로 반도체 칩은 수많은 미세 회로들이 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자 기기(예를 들어, 전자 장치/시스템) 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자 기기의 인쇄 회로 기판(예를 들어, 메인 보드)의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우 패드의 크기와 패드 간의 간격이 매우 미세한 반면, 전자 기기에 사용되는 인쇄 회로 기판의 경우 부품 실장용 패드의 크기 및 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 인쇄 회로 기판 상에 바로 장착하기 어려우며, 상호 간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(fan-in semiconductor package)와 팬-아웃 반도체 패키지(fan-out semiconductor package)로 구분될 수 있다.
도 4a를 참조하면, 팬-아웃 패키지(2100)는, 예를 들면 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 패드(2122)가 연결 부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이 때, 연결 부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 패드(2122), 패시베이션막(미도시) 등을 포함하는 집적 회로일 수 있다. 연결 부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
상술한 것처럼, 팬-아웃 패키지는 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 팬-인 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하며, 따라서 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 이에 비하여, 팬-아웃 패키지는 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이므로, 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 후술하는 것처럼 전자 기기의 인쇄 회로 기판에 별도의 BGA 기판 없이도 실장될 수 있다.
도 4b를 참조하면, 팬-아웃 패키지(2100)는 솔더볼(2170) 등을 통하여 전자 기기의 인쇄 회로 기판(2500)에 실장될 수 있다. 상술한 것처럼, 팬-아웃 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 패드(2122)를 재배선할 수 있는 연결 부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 BGA 기판 등 없이도 전자 기기의 인쇄 회로 기판(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 패키지는 별도의 BGA 기판 없이도 전자 기기의 인쇄 회로 기판에 실장 될 수 있기 때문에, BGA 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합할 수 있다.
도 5, 6, 7, 8, 9, 10 및 11은 본 발명의 실시예들에 따른 안테나 모듈을 나타내는 단면도들이다. 이하 도 1과 중복되는 설명은 생략한다.
도 5를 참조하면, 안테나 모듈(100a)은 안테나 기판(200a), 팬-아웃 패키지(300) 및 복수의 제1 전기적 연결 구조체들(400)을 포함하며, 복수의 외부 전기적 연결 구조체들(500)을 더 포함할 수 있다.
안테나 기판(200a)의 구조가 변경되는 것을 제외하면, 도 5의 안테나 모듈(100a)은 도 1의 안테나 모듈(100)과 실질적으로 동일할 수 있다. 도 5의 팬-아웃 패키지(300), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)은 도 1의 팬-아웃 패키지(300), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)과 각각 실질적으로 동일할 수 있다.
안테나 기판(200a)은 제1 안테나 기판(201a), 제2 안테나 기판(203a) 및 복수의 제2 전기적 연결 구조체들(450)을 포함할 수 있다.
제1 안테나 기판(201a)은 제2 안테나 기판(203a)의 상부에 배치되고, 제2 안테나 기판(203a)은 제1 안테나 기판(201a)의 하부에 배치된다. 제1 안테나 기판(201a)과 제2 안테나 기판(203a)은 수직 방향(Z)으로 서로 분리될 수 있다. 다시 말하면, 도 1의 1개의 안테나 기판(200)을 도 5의 2개의 안테나 기판들(201a, 203a)로 분리하여 형성할 수 있다.
복수의 제2 전기적 연결 구조체들(450)은 제1 안테나 기판(201a)과 제2 안테나 기판(203a) 사이에 배치되어 제1 안테나 기판(201a)과 제2 안테나 기판(203a)을 전기적으로 연결할 수 있다. 복수의 제2 전기적 연결 구조체들(450)에 포함되는 물질은 복수의 제1 전기적 연결 구조체들(400)에 포함되는 물질과 실질적으로 동일할 수 있다.
도 5의 실시예에서, 제1 안테나 기판(201a)은 패턴층(210)만을 포함하고, 제2 안테나 기판(203a)은 피딩층(230)만을 포함할 수 있다. 다시 말하면, 도 1의 안테나 기판(200)에 포함되는 패턴층(210) 및 피딩층(230)을 각각 별개의 안테나 기판들(201a, 203a)로 분리하여 형성할 수 있다. 도 5의 패턴층(210) 및 피딩층(230)은 도 1의 패턴층(210) 및 피딩층(230)과 실질적으로 동일할 수 있다.
또한 도 5의 실시예에서, 제1 안테나 기판(201a) 및 제2 안테나 기판(203a)은 각각 별도의 공정을 통해 개별적으로 제조된 이후에, 복수의 제2 전기적 연결 구조체들(450)에 의해 서로 전기적으로 연결될 수 있다. 다시 말하면, 제1 안테나 기판(201a) 및 제2 안테나 기판(203a)은 하나의 공정을 통해 일체화 및/또는 결합되어 제조된다기 보다는, 개별적으로 제조된 이후에 후속 공정을 통해 서로 전기적으로 연결되는 방식으로 하나의 안테나 기판(200a)을 형성할 수 있다. 이에 따라, 안테나 기판(200a) 내에서 제1 안테나 기판(201a)과 제2 안테나 기판(203a)은 수직 방향(Z)으로 서로 이격되어 형성되며, 특히 제1 안테나 기판(201a)의 최하면과 제2 안테나 기판(203a)의 최상면은 일정 거리만큼 이격되어 있을 수 있다. 이 경우, 안테나 기판(200a)을 개발하는데 소요되는 TAT가 더욱 감소될 수 있으며, 안테나 기판(200a) 제조 시의 수율이 더욱 개선될 수 있다.
도 6을 참조하면, 안테나 모듈(100b)은 안테나 기판(200b), 팬-아웃 패키지(300) 및 복수의 제1 전기적 연결 구조체들(400)을 포함하며, 복수의 외부 전기적 연결 구조체들(500)을 더 포함할 수 있다.
안테나 기판(200b)의 구조가 변경되는 것을 제외하면, 도 6의 안테나 모듈(100b)은 도 1의 안테나 모듈(100)과 실질적으로 동일할 수 있다. 도 6의 팬-아웃 패키지(300), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)은 도 1의 팬-아웃 패키지(300), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)과 각각 실질적으로 동일할 수 있다.
안테나 기판(200b)은 제1 안테나 기판(201b), 제2 안테나 기판(203b) 및 복수의 제2 전기적 연결 구조체들(450)을 포함할 수 있다.
도 5의 제1 안테나 기판(201a), 제2 안테나 기판(203a) 및 복수의 제2 전기적 연결 구조체들(450)과 유사하게, 도 6의 제2 안테나 기판(203b)은 제1 안테나 기판(201b)의 하부에 배치되고, 제1 안테나 기판(201b)과 제2 안테나 기판(203b)은 수직 방향(Z)으로 서로 분리되며, 복수의 제2 전기적 연결 구조체들(450)은 제1 안테나 기판(201b)과 제2 안테나 기판(203b) 사이에 배치되어 제1 안테나 기판(201b)과 제2 안테나 기판(203b)을 전기적으로 연결할 수 있다. 제1 안테나 기판(201b) 및 제2 안테나 기판(203b)은 각각 별도의 공정을 통해 개별적으로 제조된 이후에, 복수의 제2 전기적 연결 구조체들(450)에 의해 서로 전기적으로 연결될 수 있다.
패턴층(210)의 제1 부분(2101) 및 제2 부분(2103)은 각각 복수의 안테나 배선들(213), 복수의 안테나 비아들(215) 및 복수의 그라운드 패턴들(221)을 포함하며, 패턴층(210)의 제1 부분(2101) 및 제2 부분(2103)의 조합에 의해 복수의 안테나 패턴들(211)이 형성될 수 있다. 피딩층(230)의 제1 부분(2301) 및 제2 부분(2303)은 각각 복수의 피딩 배선들(233) 및 복수의 피딩 비아들(235)을 포함하며, 피딩층(230)의 제1 부분(2301) 및 제2 부분(2303)의 조합에 의해 상기 피딩 네트워크가 형성될 수 있다. 도 6의 안테나 패턴들(211) 및 상기 피딩 네트워크의 등가 구조 및/또는 등가 연결은 도 1의 안테나 패턴들(211) 및 상기 피딩 네트워크의 등가 구조 및/또는 등가 연결과 실질적으로 동일할 수 있다.
도 6의 실시예에서, 제1 안테나 기판(201b)은 패턴층의 일부(2101) 및 피딩층의 일부(2301)를 포함하고, 제2 안테나 기판(203b)은 패턴층의 일부(2101)를 제외한 나머지(2103) 및 피딩층의 일부(2301)를 제외한 나머지(2303)를 포함할 수 있다. 다시 말하면, 도 1의 안테나 기판(200)에 포함되는 패턴층(210)은 제1 부분(2101) 및 제2 부분(2103)으로 분리되어 서로 다른 안테나 기판들(201b, 203b) 내에 배치되며, 도 1의 안테나 기판(200)에 포함되는 피딩층(230) 또한 제1 부분(2301) 및 제2 부분(2303)으로 분리되어 서로 다른 안테나 기판들(201b, 203b) 내에 배치될 수 있다.
한편, 도 5 및 6을 참조하여 안테나 기판이 수직 방향(Z)으로 2개의 안테나 기판들로 분리되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않으며, 안테나 기판은 수직 방향(Z)으로 3개 이상의 안테나 기판들로 분리될 수도 있다.
도 7을 참조하면, 안테나 모듈(100c)은 안테나 기판(200c), 팬-아웃 패키지(300c) 및 복수의 제1 전기적 연결 구조체들(400)을 포함하며, 복수의 외부 전기적 연결 구조체들(500)을 더 포함할 수 있다.
안테나 기판(200c)의 구조가 변경되고 이에 따라 팬-아웃 패키지(300c)에 포함되는 제1 재배선층(330c)의 구조가 일부 변경되는 것을 제외하면, 도 7의 안테나 모듈(100c)은 도 1의 안테나 모듈(100)과 실질적으로 동일할 수 있다. 도 7의 팬-아웃 패키지(300c)에 포함되는 코어층(310) 및 제2 재배선층(350), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)은 도 1의 팬-아웃 패키지(300)에 포함되는 코어층(310) 및 제2 재배선층(350), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)과 각각 실질적으로 동일할 수 있다.
안테나 기판(200c)은 복수의 서브 안테나 기판들(201c, 203c, 205c, 207c)을 포함할 수 있다.
복수의 서브 안테나 기판들(201c, 203c, 205c, 207c)은 서로 수평 방향으로 분리될 수 있다. 예를 들어, 도 7에 도시된 것처럼 복수의 서브 안테나 기판들(201c, 203c, 205c, 207c)은 제1 방향(X)을 따라 분리되어 격자형으로 하나씩 독립적으로 배열될 수 있다. 도시하지는 않았으나, 복수의 서브 안테나 기판들(201c, 203c, 205c, 207c)은 제2 방향(Y)을 따라 분리되어 격자형으로 하나씩 독립적으로 배열될 수도 있다.
복수의 서브 안테나 기판들(201c, 203c, 205c, 207c) 각각은 복수의 안테나 배선들(213), 복수의 안테나 비아들(215) 및 복수의 그라운드 패턴들(221)을 포함하는 패턴층(210), 및 복수의 피딩 배선들(233) 및 복수의 피딩 비아들(235)을 포함하는 피딩층(230c)을 포함할 수 있다.
도 7의 복수의 안테나 배선들(213) 및 복수의 안테나 비아들(215)에 의해 형성되는 복수의 안테나 패턴들(211)은 도 1의 복수의 안테나 패턴들(211)과 실질적으로 동일할 수 있다. 다만, 복수의 서브 안테나 기판들(201c, 203c, 205c, 207c)이 수평 방향으로 분리됨에 따라, 도 7의 복수의 피딩 배선들(233) 및 복수의 피딩 비아들(235)에 의해 형성되는 피딩 네트워크는 도 1의 피딩 네트워크와 완전히 동일하지는 않을 수 있다.
팬-아웃 패키지(300c)에 포함되는 제1 재배선층(330c)은 복수의 로직 패턴들을 포함하는 로직층(250c)을 포함할 수 있다. 도 1과 비교하였을 때, 도 7의 로직층(250c)은 복수의 피딩 배선들(233) 중 일부를 연결하기 위한 추가적인 로직 배선들 및 로직 비아들을 더 포함할 수 있다. 이에 따라, 도 7의 상기 피딩 네트워크 및 상기 로직 패턴들의 등가 구조 및/또는 등가 연결은 도 1의 상기 피딩 네트워크 및 상기 로직 패턴들의 등가 구조 및/또는 등가 연결과 실질적으로 동일할 수 있다.
도 7의 실시예에서, 복수의 서브 안테나 기판들(201c, 203c, 205c, 207c)의 개수는 복수의 안테나 패턴들(211)의 개수와 실질적으로 동일할 수 있다. 다시 말하면, 복수의 서브 안테나 기판들(201c, 203c, 205c, 207c) 각각은 하나의 안테나 패턴(211)을 포함할 수 있다. 하나의 안테나 패턴(211)이 하나의 서브 안테나 기판에 독립적으로 형성됨에 따라, 신호 간섭/지연/왜곡, 동작 오류 등을 방지할 수 있고 제품의 소형화가 가능할 수 있다.
또한 도 7의 실시예에서, 복수의 서브 안테나 기판들(201c, 203c, 205c, 207c)은 각각 별도의 공정을 통해 개별적으로 제조된 이후에, 복수의 제1 전기적 연결 구조체들(400)에 의해 팬-아웃 패키지(300c)와 전기적으로 연결될 수 있다. 다시 말하면, 복수의 서브 안테나 기판들(201c, 203c, 205c, 207c)은 하나의 공정을 통해 일체화 및/또는 결합되어 제조된다기 보다는, 개별적으로 제조된 이후에 후속 공정을 통해 서로 전기적으로 연결되는 방식으로 하나의 안테나 기판(200c)을 형성할 수 있다. 이에 따라, 안테나 기판(200c) 내에서 복수의 서브 안테나 기판들(201c, 203c, 205c, 207c)은 수평 방향(예를 들어, 제1 방향(X))으로 서로 이격되어 형성되며, 특히 복수의 서브 안테나 기판들(201c, 203c, 205c, 207c)의 측면은 일정 거리만큼 이격되어 있을 수 있다. 이 경우, 안테나 기판(200c)을 개발하는데 소요되는 TAT가 더욱 감소될 수 있으며, 안테나 기판(200c) 제조 시의 수율이 더욱 개선될 수 있다.
도 8을 참조하면, 안테나 모듈(100d)은 안테나 기판(200d), 팬-아웃 패키지(300) 및 복수의 제1 전기적 연결 구조체들(400)을 포함하며, 복수의 외부 전기적 연결 구조체들(500)을 더 포함할 수 있다.
안테나 기판(200d)의 구조가 변경되는 것을 제외하면, 도 8의 안테나 모듈(100d)은 도 1의 안테나 모듈(100)과 실질적으로 동일할 수 있다. 도 8의 팬-아웃 패키지(300), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)은 도 1의 팬-아웃 패키지(300), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)과 각각 실질적으로 동일할 수 있다.
안테나 기판(200d)은 복수의 서브 안테나 기판들(201d, 203d)을 포함할 수 있다.
도 7의 복수의 서브 안테나 기판들(201c, 203c, 205c, 207c)과 유사하게, 도 8의 복수의 서브 안테나 기판들(201d, 203d)은 서로 수평 방향으로 분리될 수 있다. 복수의 서브 안테나 기판들(201d, 203d)은 각각 별도의 공정을 통해 개별적으로 제조된 이후에, 복수의 제1 전기적 연결 구조체들(400)에 의해 팬-아웃 패키지(300)와 전기적으로 연결될 수 있다.
복수의 서브 안테나 기판들(201d, 203d) 각각은 복수의 안테나 배선들(213), 복수의 안테나 비아들(215) 및 복수의 그라운드 패턴들(221)을 포함하는 패턴층(210), 및 복수의 피딩 배선들(233) 및 복수의 피딩 비아들(235)을 포함하는 피딩층(230)을 포함할 수 있다. 도 8의 복수의 안테나 배선들(213) 및 복수의 안테나 비아들(215)에 의해 형성되는 복수의 안테나 패턴들(211), 및 복수의 피딩 배선들(233) 및 복수의 피딩 비아들(235)에 의해 형성되는 피딩 네트워크는 도 1의 안테나 패턴들(211) 및 상기 피딩 네트워크와 각각 실질적으로 동일할 수 있다.
도 8의 실시예에서, 복수의 서브 안테나 기판들(201d, 203d)의 개수는 복수의 안테나 패턴들(211)의 개수보다 적을 수 있다. 예를 들어, 복수의 서브 안테나 기판들(201d, 203d) 각각은 2개의 안테나 패턴들(211)을 포함할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 하나의 서브 안테나 기판에 포함되는 안테나 패턴들의 개수는 실시예에 따라서 다양하게 변경될 수 있다.
한편, 도 7 및 8을 참조하여 안테나 기판이 안테나 패턴(211)을 포함하는 서브 안테나 기판들로 분리되는 경우로 예시하였으나, 본 발명은 이에 한정되지 않으며, 서브 안테나 기판들이 아닌 안테나 패턴(211)을 포함하는 임의의 다른 형태로 만들어진 구조물로 분리될 수도 있다.
도 9를 참조하면, 안테나 모듈(100e)은 안테나 기판(200e), 팬-아웃 패키지(300e) 및 복수의 제1 전기적 연결 구조체들(400)을 포함하며, 복수의 외부 전기적 연결 구조체들(500)을 더 포함할 수 있다.
안테나 기판(200e)의 구조가 변경되고 이에 따라 팬-아웃 패키지(300e)에 포함되는 제1 재배선층(330e)의 구조가 일부 변경되는 것을 제외하면, 도 9의 안테나 모듈(100e)은 도 1의 안테나 모듈(100)과 실질적으로 동일할 수 있다. 도 9의 팬-아웃 패키지(300e)에 포함되는 코어층(310) 및 제2 재배선층(350), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)은 도 1의 팬-아웃 패키지(300)에 포함되는 코어층(310) 및 제2 재배선층(350), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)과 각각 실질적으로 동일할 수 있다.
도 9의 안테나 기판(200e)은 도 5의 안테나 기판(200a) 및 도 7의 안테나 기판(200c)이 조합된 형태를 가질 수 있다.
구체적으로, 안테나 기판(200e)은 서로 수직 방향(Z)으로 분리되는 제1 안테나 기판 및 제2 안테나 기판을 포함하고, 복수의 제2 전기적 연결 구조체들(450)을 포함할 수 있다. 안테나 기판(200e)의 상기 제1 안테나 기판은 서로 수평 방향(예를 들어, 제1 방향(X))으로 분리되는 복수의 제1 서브 안테나 기판들(201e1, 203e1, 205e1, 207e1)을 포함하며, 안테나 기판(200e)의 상기 제2 안테나 기판은 서로 수평 방향으로 분리되는 복수의 제2 서브 안테나 기판들(201e3, 203e3, 205e3, 207e3)을 포함할 수 있다.
수직 방향(Z)으로 분리되는 관점에서, 안테나 기판(200e)의 상기 제1 안테나 기판, 상기 제2 안테나 기판 및 복수의 제2 전기적 연결 구조체들(450)은 도 5의 제1 안테나 기판(201b), 제2 안테나 기판(203b) 및 복수의 제2 전기적 연결 구조체들(450)과 각각 실질적으로 동일할 수 있다.
수평 방향으로 분리되는 관점에서, 안테나 기판(200e)의 복수의 제1 서브 안테나 기판들(201e1, 203e1, 205e1, 207e1) 중 하나(예를 들어, 201e1) 및 이에 대응하는 복수의 제2 서브 안테나 기판들(201e3, 203e3, 205e3, 207e3) 중 하나(예를 들어, 201e3)의 조합은 도 7의 복수의 서브 안테나 기판들(201c, 203c, 205c, 207c) 중 하나(예를 들어, 201c)와 실질적으로 동일할 수 있다. 이에 따라, 안테나 기판(200e)은 수평 방향으로 분리되는 복수의 서브 안테나 기판들을 포함하고, 상기 복수의 서브 안테나 기판들은 복수의 제1 서브 안테나 기판들(201e1, 203e1, 205e1, 207e1), 복수의 제2 서브 안테나 기판들(201e3, 203e3, 205e3, 207e3) 및 복수의 제2 전기적 연결 구조체들(450)을 포함하는 것으로 설명할 수도 있다.
팬-아웃 패키지(300e), 제1 재배선층(330e) 및 로직층(250e)은 도 7의 팬-아웃 패키지(300c), 제1 재배선층(330c) 및 로직층(250c)과 각각 실질적으로 동일할 수 있다.
도 9의 실시예에서, 복수의 제1 서브 안테나 기판들(201e1, 203e1, 205e1, 207e1)의 개수는 복수의 제2 서브 안테나 기판들(201e3, 203e3, 205e3, 207e3)의 개수와 실질적으로 동일할 수 있다.
도 10을 참조하면, 안테나 모듈(100f)은 안테나 기판(200f), 팬-아웃 패키지(300) 및 복수의 제1 전기적 연결 구조체들(400)을 포함하며, 복수의 외부 전기적 연결 구조체들(500)을 더 포함할 수 있다.
안테나 기판(200f)의 구조가 변경되는 것을 제외하면, 도 10의 안테나 모듈(100f)은 도 1의 안테나 모듈(100)과 실질적으로 동일할 수 있다. 도 10의 팬-아웃 패키지(300), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)은 도 1의 팬-아웃 패키지(300), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)과 각각 실질적으로 동일할 수 있다.
도 10의 안테나 기판(200f)은 도 5의 안테나 기판(200a), 도 7의 안테나 기판(200c) 및 도 8의 안테나 기판(200d)이 조합된 형태를 가질 수 있다.
구체적으로, 안테나 기판(200f)은 서로 수직 방향(Z)으로 분리되는 제1 안테나 기판 및 제2 안테나 기판을 포함하고, 복수의 제2 전기적 연결 구조체들(450)을 포함할 수 있다. 안테나 기판(200f)의 상기 제1 안테나 기판은 서로 수평 방향(예를 들어, 제1 방향(X))으로 분리되는 복수의 제1 서브 안테나 기판들(201f1, 203f1, 205f1, 207f1)을 포함하며, 안테나 기판(200e)의 상기 제2 안테나 기판은 서로 수평 방향으로 분리되는 복수의 제2 서브 안테나 기판들(201f3, 205f3)을 포함할 수 있다.
수직 방향(Z)으로 분리되는 관점에서, 안테나 기판(200f)의 상기 제1 안테나 기판, 상기 제2 안테나 기판 및 복수의 제2 전기적 연결 구조체들(450)은 도 5의 제1 안테나 기판(201b), 제2 안테나 기판(203b) 및 복수의 제2 전기적 연결 구조체들(450)과 각각 실질적으로 동일할 수 있다.
수평 방향으로 분리되는 관점에서, 안테나 기판(200f)의 복수의 제1 서브 안테나 기판들(201f1, 203f1, 205f1, 207f1) 중 하나(예를 들어, 201f1)는 도 7의 복수의 서브 안테나 기판들(201c, 203c, 205c, 207c) 중 하나(예를 들어, 201c)의 패턴층(210)에 대응하며, 안테나 기판(200f)의 복수의 제2 서브 안테나 기판들(201f3, 205f3) 중 하나(예를 들어, 201f3)는 도 8의 복수의 서브 안테나 기판들(201d, 203d) 중 하나(예를 들어, 201d)의 피딩층(230)에 대응할 수 있다.
도 10의 실시예에서, 복수의 제1 서브 안테나 기판들(201f1, 203f1, 205f1, 207f1)의 개수는 복수의 제2 서브 안테나 기판들(201f3, 205f3)의 개수와 다를 수 있다. 예를 들어, 복수의 제2 서브 안테나 기판들(201f3, 205f3)의 개수는 복수의 제1 서브 안테나 기판들(201f1, 203f1, 205f1, 207f1)의 개수보다 적을 수 있다. 다만 본 발명은 이에 한정되지 않으며, 복수의 제2 서브 안테나 기판들의 개수는 복수의 제1 서브 안테나 기판들의 개수보다 많을 수도 있다.
한편, 도 9 및 10을 참조하여 도 5의 안테나 기판(200a)이 수평 방향으로 추가적으로 분리되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않으며, 도 6의 안테나 기판(200b)이 수평 방향으로 추가적으로 분리될 수도 있다.
도 11을 참조하면, 안테나 모듈(100g)은 안테나 기판(200), 팬-아웃 패키지(300g) 및 복수의 제1 전기적 연결 구조체들(400)을 포함하며, 복수의 외부 전기적 연결 구조체들(500)을 더 포함할 수 있다.
팬-아웃 패키지(300g) 내에서 코어층(310g)에 포함되는 반도체 칩(311g)의 구조가 변경되고 이에 따라 제1 재배선층(330g) 및 제2 재배선층(350g)의 구조가 일부 변경되는 것을 제외하면, 도 11의 안테나 모듈(100g)은 도 1의 안테나 모듈(100)과 실질적으로 동일할 수 있다. 도 11의 안테나 기판(200), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)은 도 1의 안테나 기판(200), 복수의 제1 전기적 연결 구조체들(400) 및 복수의 외부 전기적 연결 구조체들(500)과 각각 실질적으로 동일할 수 있다.
코어층(310g)은 반도체 칩(311g) 및 봉합재(317)를 포함하며, 금속층(315g), 적어도 하나의 수동 소자(321) 및 코어 비아(325)를 더 포함할 수 있다.
반도체 칩(311g)은 도 1의 반도체 칩(311)과 유사하게 패드(313g)가 배치된 활성면 및 상기 활성면의 반대층에 배치된 비활성면을 포함할 수 있다. 도 11의 실시예에서, 반도체 칩(311g)은 상기 비활성면이 안테나 기판(200)을 향하도록 페이스-다운(face-down) 형태로 배치될 수 있다. 반도체 칩(311g)이 페이스-다운 형태로 배치되는 경우에. 상기 활성면이 외부의 인쇄 회로 기판에 가까워지기 때문에 상기 외부의 인쇄 회로 기판으로의 고방열 효과를 가질 수 있다. 금속층(315g)은 반도체 칩(311g)의 상기 비활성면에 형성되며, 경우에 따라서 다이부착필름으로 대체될 수 있다.
도 11의 봉합재(317), 수동 소자(321) 및 코어 비아(325)는 도 1의 봉합재(317), 수동 소자(321) 및 코어 비아(325)와 각각 실질적으로 동일할 수 있다.
제1 재배선층(330g)은 반도체 칩(311g), 안테나 기판(200) 및 수동 소자(321)를 전기적으로 연결하고, 제2 재배선층(350g)은 반도체 칩(311g)과 외부의 인쇄 회로 기판을 전기적으로 연결한다. 도 1과 비교하였을 때, 도 11의 제1 재배선층(330g) 및 제2 재배선층(350g)에 포함되는 복수의 배선들(333, 353) 및 복수의 비아들(335, 355)의 배치가 일부 변경될 수 있다. 다만, 도 11의 복수의 배선들(333, 353) 및 복수의 비아들(335, 355)의 등가 구조 및/또는 등가 연결은 도 1의 복수의 배선들(333, 353) 및 복수의 비아들(335, 355)의 등가 구조 및/또는 등가 연결과 실질적으로 동일할 수 있다.
한편 도시하지는 않았으나, 도 5 내지 10을 참조하여 상술한 안테나 모듈들(100a, 100b, 100c, 100d, 100e, 100f)에도 도 11의 팬-아웃 패키지(300g)가 적용될 수 있다.
도 12는 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 12를 참조하면, 전자 시스템(4000)은 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 스토리지 장치(4400) 및 메모리 장치(4500)를 포함한다. 예를 들어, 전자 시스템(4000)은 임의의 모바일 시스템 또는 컴퓨팅 시스템일 수 있다.
프로세서(4100)는 전자 시스템(4000)의 전반적인 동작을 제어한다. 프로세서(4100)는 운영 체제, 어플리케이션 등을 실행할 수 있다. 통신 모듈(4200)은 프로세서(4100)에 의해 제어되고, 외부 시스템과의 유선 통신 및/또는 무선 통신을 수행하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 스토리지 장치(4400)는 사용자의 데이터를 저장하며, 메모리 장치(4500)는 전자 시스템(4000)의 처리 동작 시 필요한 데이터를 임시로 저장할 수 있다.
통신 모듈(4200)은 안테나 모듈(4210)을 포함한다. 안테나 모듈(4210)은 본 발명의 실시예들에 따른 안테나 모듈이며, 로직층을 안테나 기판 내에 배치하지 않고 팬-아웃 패키지의 재배선층 내에 배치함으로써, 안테나 기판의 두께를 줄일 수 있고, TAT가 감소될 수 있으며, 제조 수율이 개선될 수 있다.
본 발명의 실시예들은 안테나 모듈을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 안테나 패턴들 및 복수의 그라운드 패턴들을 포함하는 패턴층, 및 상기 패턴층의 하부에 배치되고 상기 복수의 안테나 패턴들에 전력을 공급하는 피딩 네트워크(feeding network)를 포함하는 피딩층을 포함하는 안테나 기판;
    상기 안테나 기판의 하부에 배치되고, 상기 안테나 기판을 구동하는 반도체 칩, 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체 칩의 상부에 배치되고 상기 반도체 칩과 상기 안테나 기판을 전기적으로 연결하는 제1 재배선층(redistribution layer), 및 상기 반도체 칩의 하부에 배치되고 상기 반도체 칩과 외부의 인쇄 회로 기판을 전기적으로 연결하는 제2 재배선층을 포함하는 팬-아웃(fan-out) 패키지; 및
    상기 안테나 기판과 상기 팬-아웃 패키지 사이에 배치되어 상기 안테나 기판과 상기 팬-아웃 패키지를 전기적으로 연결하는 복수의 제1 전기적 연결 구조체들을 포함하고,
    상기 안테나 기판의 상기 패턴층과 상기 피딩층을 전기적으로 연결하기 위한 복수의 로직(logic) 패턴들을 포함하는 로직층은 상기 팬-아웃 패키지의 상기 제1 재배선층 내에 배치되는 안테나 모듈.
  2. 제 1 항에 있어서,
    상기 안테나 기판 및 상기 팬-아웃 패키지는 각각 별도의 공정을 통해 개별적으로 제조된 이후에 상기 복수의 제1 전기적 연결 구조체들에 의해 서로 전기적으로 연결되는 것을 특징으로 하는 안테나 모듈.
  3. 제 1 항에 있어서, 상기 안테나 기판은,
    제1 안테나 기판;
    상기 제1 안테나 기판의 하부에 배치되고, 상기 제1 안테나 기판과 수직 방향으로 분리되는 제2 안테나 기판; 및
    상기 제1 안테나 기판과 상기 제2 안테나 기판 사이에 배치되어 상기 제1 안테나 기판과 상기 제2 안테나 기판을 전기적으로 연결하는 복수의 제2 전기적 연결 구조체들을 포함하는 것을 특징으로 하는 안테나 모듈.
  4. 제 3 항에 있어서,
    상기 제1 안테나 기판은 상기 패턴층을 포함하고,
    상기 제2 안테나 기판은 상기 피딩층을 포함하는 것을 특징으로 하는 안테나 모듈.
  5. 제 3 항에 있어서,
    상기 제1 안테나 기판은 상기 패턴층의 일부 및 상기 피딩층의 일부를 포함하고,
    상기 제2 안테나 기판은 상기 패턴층의 일부를 제외한 나머지 및 상기 피딩층의 일부를 제외한 나머지를 포함하는 것을 특징으로 하는 안테나 모듈.
  6. 제 3 항에 있어서,
    상기 제1 안테나 기판은 서로 수평 방향으로 분리되는 복수의 제1 서브 안테나 기판들을 포함하고,
    상기 제2 안테나 기판은 서로 수평 방향으로 분리되는 복수의 제2 서브 안테나 기판들을 포함하는 것을 특징으로 하는 안테나 모듈.
  7. 제 1 항에 있어서,
    상기 안테나 기판은 서로 수평 방향으로 분리되는 복수의 서브 안테나 기판들을 포함하고,
    상기 복수의 서브 안테나 기판들 각각은 상기 복수의 안테나 패턴들 중 적어도 하나를 포함하는 것을 특징으로 하는 안테나 모듈.
  8. 제 7 항에 있어서, 상기 복수의 서브 안테나 기판들 각각은,
    제1 서브 안테나 기판;
    상기 제1 서브 안테나 기판의 하부에 배치되고, 상기 제1 서브 안테나 기판과 수직 방향으로 분리되는 제2 서브 안테나 기판; 및
    상기 제1 서브 안테나 기판과 상기 제2 서브 안테나 기판 사이에 배치되어 상기 제1 서브 안테나 기판과 상기 제2 서브 안테나 기판을 전기적으로 연결하는 복수의 제2 전기적 연결 구조체들을 포함하는 것을 특징으로 하는 안테나 모듈.
  9. 제 1 항에 있어서, 상기 팬-아웃 패키지는,
    적어도 하나의 수동 소자를 더 포함하는 것을 특징으로 하는 안테나 모듈.
  10. 프로세서; 및
    상기 프로세서에 의해 제어되고, 외부 시스템과 통신을 수행하며, 안테나 모듈을 포함하는 통신 모듈을 포함하고,
    상기 안테나 모듈은,
    복수의 안테나 패턴들 및 복수의 그라운드 패턴들을 포함하는 패턴층, 및 상기 패턴층의 하부에 배치되고 상기 복수의 안테나 패턴들에 전력을 공급하는 피딩 네트워크(feeding network)를 포함하는 피딩층을 포함하는 안테나 기판;
    상기 안테나 기판의 하부에 배치되고, 상기 안테나 기판을 구동하는 반도체 칩, 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체 칩의 상부에 배치되고 상기 반도체 칩과 상기 안테나 기판을 전기적으로 연결하는 제1 재배선층(redistribution layer), 및 상기 반도체 칩의 하부에 배치되고 상기 반도체 칩과 외부의 인쇄 회로 기판을 전기적으로 연결하는 제2 재배선층을 포함하는 팬-아웃(fan-out) 패키지; 및
    상기 안테나 기판과 상기 팬-아웃 패키지 사이에 배치되어 상기 안테나 기판과 상기 팬-아웃 패키지를 전기적으로 연결하는 복수의 제1 전기적 연결 구조체들을 포함하며,
    상기 안테나 기판의 상기 패턴층과 상기 피딩층을 전기적으로 연결하기 위한 복수의 로직(logic) 패턴들을 포함하는 로직층은 상기 팬-아웃 패키지의 상기 제1 재배선층 내에 배치되는 전자 시스템.

KR1020190093774A 2019-08-01 2019-08-01 안테나 모듈 및 이를 포함하는 전자 시스템 KR102627223B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190093774A KR102627223B1 (ko) 2019-08-01 2019-08-01 안테나 모듈 및 이를 포함하는 전자 시스템
US16/817,957 US11165143B2 (en) 2019-08-01 2020-03-13 Antenna module and electronic system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190093774A KR102627223B1 (ko) 2019-08-01 2019-08-01 안테나 모듈 및 이를 포함하는 전자 시스템

Publications (2)

Publication Number Publication Date
KR20210015231A true KR20210015231A (ko) 2021-02-10
KR102627223B1 KR102627223B1 (ko) 2024-01-19

Family

ID=74258367

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190093774A KR102627223B1 (ko) 2019-08-01 2019-08-01 안테나 모듈 및 이를 포함하는 전자 시스템

Country Status (2)

Country Link
US (1) US11165143B2 (ko)
KR (1) KR102627223B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200212536A1 (en) * 2018-12-31 2020-07-02 Texas Instruments Incorporated Wireless communication device with antenna on package
US12015191B2 (en) * 2019-02-08 2024-06-18 Texas Instruments Incorporated Antenna-on-package integrated circuit device
US11600902B2 (en) * 2020-02-13 2023-03-07 Infineon Technologies Ag Antenna-in-package device with chip embedding technologies
KR20210131477A (ko) * 2020-04-23 2021-11-03 삼성전자주식회사 반도체 장치
CN115513639A (zh) * 2021-06-07 2022-12-23 江苏长电科技股份有限公司 双基板天线封装结构及其制作方法
US20230140748A1 (en) * 2021-10-29 2023-05-04 STATS ChipPAC Pte. Ltd. Antenna-in-Package Devices and Methods of Making

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180076995A (ko) * 2016-12-28 2018-07-06 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
KR20190049626A (ko) * 2019-01-02 2019-05-09 삼성전기주식회사 팬-아웃 반도체 패키지
KR20190066940A (ko) * 2017-12-06 2019-06-14 삼성전자주식회사 안테나 모듈

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675465B2 (en) 2007-05-22 2010-03-09 Sibeam, Inc. Surface mountable integrated circuit packaging scheme
KR20120104896A (ko) 2011-03-14 2012-09-24 삼성전자주식회사 초고주파 패키지 모듈
US9166284B2 (en) 2012-12-20 2015-10-20 Intel Corporation Package structures including discrete antennas assembled on a device
US9413079B2 (en) 2013-03-13 2016-08-09 Intel Corporation Single-package phased array module with interleaved sub-arrays
RU2654302C2 (ru) 2014-05-06 2018-05-17 Интел Корпорейшн Многослойная корпусная сборка со встроенной антенной
US9843106B2 (en) * 2014-10-09 2017-12-12 Taiwan Semicondcutor Manufacturing Company, Ltd. Integrated fan out antenna and method of forming the same
WO2017171831A1 (en) * 2016-04-01 2017-10-05 Intel IP Corporation Package on antenna package
US10734332B2 (en) 2017-08-22 2020-08-04 Qualcomm Incorporated High aspect ratio interconnects in air gap of antenna package
US11424197B2 (en) * 2018-07-27 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package, package structure with redistributing circuits and antenna elements and method of manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180076995A (ko) * 2016-12-28 2018-07-06 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
KR20190066940A (ko) * 2017-12-06 2019-06-14 삼성전자주식회사 안테나 모듈
KR20190049626A (ko) * 2019-01-02 2019-05-09 삼성전기주식회사 팬-아웃 반도체 패키지

Also Published As

Publication number Publication date
US11165143B2 (en) 2021-11-02
KR102627223B1 (ko) 2024-01-19
US20210036413A1 (en) 2021-02-04

Similar Documents

Publication Publication Date Title
US10475756B2 (en) Composite antenna substrate and semiconductor package module
KR102179166B1 (ko) 안테나 기판 및 반도체 패키지 복합 모듈
KR102627223B1 (ko) 안테나 모듈 및 이를 포함하는 전자 시스템
US11777200B2 (en) Antenna module
US11011502B2 (en) Semiconductor package
US10511080B2 (en) Fan-out semiconductor package
US20210337652A1 (en) Printed circuit board assembly
US12095142B2 (en) Semiconductor package having discrete antenna device
US9583430B2 (en) Package-on-package device
TWI770419B (zh) 半導體封裝及包括其的天線模組
KR102117463B1 (ko) 팬-아웃 반도체 패키지
CN109411451B (zh) 扇出型半导体封装件
US11581275B2 (en) Antenna module
KR20200008886A (ko) 안테나 모듈
TWI685937B (zh) 半導體封裝
KR102029544B1 (ko) 팬-아웃 반도체 패키지
CN108962878B (zh) 电子封装件及其制法
CN111446535B (zh) 电子封装件及其制法
KR20220000362A (ko) 안테나를 포함하는 반도체 패키지
KR20180102972A (ko) 팬-아웃 반도체 패키지 및 이를 포함하는 패키지 온 패키지 장치

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant