KR20180076995A - 팬-아웃 반도체 패키지 모듈 - Google Patents

팬-아웃 반도체 패키지 모듈 Download PDF

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Abstract

본 개시는 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 상기 제1연결부재 및 상기 반도체칩의 하부에 배치된 제2연결부재를 포함하며, 상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 제1연결부재 내에 또는 상기 관통홀 내에 제1방열부재가 형성된 팬-아웃 반도체 패키지; 및 상기 팬-아웃 반도체 패키지 상부에 배치되며 제1접속단자를 통하여 상기 제1연결부재와 전기적으로 연결된 배선기판, 상기 배선기판 상부에 배치된 복수의 전자부품, 및 상기 복수의 전자부품의 적어도 일부를 봉합하는 제2봉합재, 를 포함하며, 상기 배선기판 내에 제2방열부재가 형성된 부품 패키지; 를 포함하며, 상기 부품 패키지의 복수의 전자부품 중 적어도 하나는 상기 제2방열부재를 거쳐 상기 제1방열부재와 연결된, 팬-아웃 반도체 패키지 모듈에 관한 것이다.

Description

팬-아웃 반도체 패키지 모듈{FAN-OUT SEMICONDUCTOR PACKAGE MODULE}
본 개시는 반도체 패키지 모듈, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지 모듈에 관한 것이다.
근래의 전자기기에서는 제품 크기의 축소를 위하여 다양한 기술을 시도하고 있으며, 집적회로(IC: Integrated Circuit)를 인쇄회로기판에 붙이기 위한 패키지 방법도 다양한 변화가 이루어지고 있다. 한편, 기존의 BGA나 WLCSP 등의 IC 패키지의 방식에서도 전체 회로의 크기를 줄이고자 패키지 온 패키지(POP: Package On Package) 형태로 3차원 구조의 회로를 구성하는 방식이 적용되고 있다.
다만, 기존의 POP 기술은 일반 BGA 기판 등에 있어서 몰드에 레이저 등으로 홀을 형성하고, 여기에 다시 솔더 등을 이용하여 상단부와의 접속을 위한 복잡한 방식을 사용하였기 때문에, 수율이 떨어지고, 새로운 투자가 발생할 우려가 있었다. 또한, 기존의 방식은 적층된 상단부 회로에서 발생하는 열을 효과적으로 기판으로 전달하여 온도를 낮추기가 힘들어 적층할 수 있는 IC의 종류가 제한되고, 나아가 동작시 효율이 감소하는 등의 문제가 있었다.
본 개시의 여러 목적 중 하나는 특별한 제약이나 신뢰성 이슈가 없이 회로면적을 현저하게 줄일 수 있으며, 방열 성능을 개선할 수 있는, 새로운 구조의 팬-아웃 반도체 패키지 모듈을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 하부 패키지에 반도체칩이 배치되는 관통홀을 가지며 반도체칩과 전기적으로 연결되는 재배선층을 포함하는 연결부재를 도입하되, 관통홀 또는 연결부재에 방열 성능을 개선하기 위한 방열부재를 형성하며, 이를 상부 패키지의 방열부재와 연결하는 것이다.
예를 들면, 본 개시에 따른 팬-아웃 반도체 패키지 모듈은 관통홀을 갖는 제1연결부재, 관통홀에 배치되며 접속패드가 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 반도체칩, 제1연결부재 및 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 제1연결부재 및 반도체칩의 하부에 배치된 제2연결부재를 포함하며, 제1연결부재 및 제2연결부재는 각각 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 제1연결부재 내에 또는 관통홀 내에 제1방열부재가 형성된 팬-아웃 반도체 패키지; 및 팬-아웃 반도체 패키지 상부에 배치되며 제1접속단자를 통하여 제1연결부재와 전기적으로 연결된 배선기판, 배선기판 상부에 배치된 복수의 전자부품, 및 복수의 전자부품의 적어도 일부를 봉합하는 제2봉합재, 를 포함하며, 배선기판 내에 제2방열부재가 형성된 부품 패키지; 를 포함하며, 복수의 전자부품 중 적어도 하나는 제2방열부재를 거쳐 제1방열부재와 연결된 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 특별한 제약이나 신뢰성 이슈가 없이 회로면적을 현저하게 줄일 수 있으며, 방열 성능을 개선할 수 있는, 새로운 구조의 팬-아웃 반도체 패키지 모듈을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지 모듈의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지 모듈의 I-I' 면 절단 평면도다.
도 11a는 도 9의 팬-아웃 반도체 패키지 모듈의 A 영역의 확대도다.
도 11b 및 도 11c는 도 11a의 다양한 변형예를 나타낸 확대도다.
도 12는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 13은 도 12의 팬-아웃 반도체 패키지 모듈의 Ⅱ-Ⅱ' 면 절단 평면도다.
도 14는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 15는 도 14의 팬-아웃 반도체 패키지 모듈의 Ⅲ-Ⅲ' 면 절단 평면도다.
도 16은 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 17은 도 16의 팬-아웃 반도체 패키지 모듈의 Ⅳ-Ⅳ' 면 절단 평면도다.
도 18은 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 19는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 전자부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 바디(1101) 내에 수용되어 있다. 전자부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 전자부품 실장 패드의 크기 및 전자부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연 수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
반도체 패키지 모듈
도 9는 팬-아웃 반도체 패키지 모듈의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지 모듈의 I-I' 면 절단 평면도다.
도 11a는 도 9의 팬-아웃 반도체 패키지 모듈의 A 영역의 확대도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지 모듈(300A)은 팬-아웃 반도체 패키지(100) 및 팬-아웃 반도체 패키지(100) 상에 배치된 부품 패키지(200)를 포함한다. 팬-아웃 반도체 패키지(100)는 관통홀(110H)을 갖는 제1연결부재(110), 관통홀(110H)에 배치되며 접속패드(120P)가 배치된 활성면과 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120), 제1연결부재(110)와 반도체칩(120)의 적어도 일부를 봉합하는 제1봉합재(130), 및 제1연결부재(110)와 반도체칩(120)의 활성면 상에 배치된 제2연결부재(140)를 포함한다. 부품 패키지(200)는 제2연결부재(140) 상에 배치되며 접속단자(190)를 통하여 제2연결부재(140)와 연결된 배선기판(210), 배선기판(210) 상에 배치된 복수의 전자부품(221, 222, 223, 224), 및 복수의 전자부품(221, 222, 223, 224)의 적어도 일부를 봉합하는 제2봉합재(230)를 포함한다. 제1연결부재(110)는 반도체칩(120)의 접속패드(120P)와 전기적으로 연결된 재배선층(112a, 112b)를 포함한다. 제2연결부재(140)는 반도체칩(120)의 접속패드(120P)와 전기적으로 연결된 재배선층(142)을 포함한다. 제1연결부재(110) 내에는 제1방열부재(115)가 배치된다. 배선기판(210) 내에는 제2방열부재(215)가 배치된다. 제2연결부재(140) 내에는 제3방열부재(145)가 배치된다. 복수의 전자부품(221, 222, 223, 224) 중 적어도 하나(221)는 제2방열부재(215)와 연결되며 제2방열부재(215)를 거쳐 제1방열부재(115)와도 연결된다. 또한, 제1방열부재(115)를 거쳐 제3방열부재(145)와도 연결된다.
일례에 따른 팬-아웃 반도체 패키지 모듈(300A)의 경우 팬-아웃 반도체 패키지(100)를 도입하여 IC 류의 주요 반도체칩(120)을 실장하고, 팬-아웃 반도체 패키지(100) 상에 부품 패키지를 도입하여 다양한 전자부품(221, 222, 223, 224)을 실장한 구조인바, 이를 통하여 특별한 제약이나 신뢰성 이슈가 없이 최소형의 모듈을 제공할 수 있다. 또한, 팬-아웃 반도체 패키지(100)에 있어서, 반도체칩(120) 주위에 재배선층(112a, 112b) 등이 형성된 제1연결부재(110)를 도입하고, 제1봉합재(130) 하부에 이와 전기적으로 연결된 제1접속단자(170)를 도입하였는바, 전자기기의 메인보드 등에 모듈이 안정적으로 실장 될 수 있다. 또한, 팬-아웃 반도체 패키지(100)는 제1연결부재(110) 내에 형성된 제1방열부재(115) 및 제2연결부재(140) 내에 형성된 제3방열부재(145)를 포함하며, 부품 패키지(200)는 배선기판(210) 내에 형성된 제2방열부재(215)를 포함한다. 복수의 전자부품(221, 222, 223, 224) 중 발열이 특히 심한 전자부품(221)은 이러한 제1방열부재(115), 제2방열부재(215), 및 제3방열부재(145)와 연결된다. 즉, 발열이 심한 전자부품(221)을 선택적으로 방열부재(115, 215, 145)와 연결할 수 있는바, 이러한 경로를 통하여 팬-아웃 반도체 패키지 모듈(300A)의 하부로 열을 효과적으로 방출시킬 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지 모듈에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
제1연결부재(110)는 팬-아웃 반도체 패키지(100)를 패키지 온 패키지(Package on Package: PoP) 형태의 모듈(300A)에 이용할 수 있도록 전기적인 경로를 제공한다. 또한, 구체적인 재료에 따라서 팬-아웃 반도체 패키지(100)의 강성을 유지할 수 있으며, 제1봉합재(130)의 두께 균일성을 확보 할 수도 있다. 또한, 재배선층(112a, 112b)을 형성할 수 있도록 라우팅 영역을 제공함으로써 제2연결부재(140)의 층수를 감소시킬 수 있으며 제2연결부재(140) 형성 과정에서 발생하는 불량 문제를 개선할 수 있다. 제1연결부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120)이 제1연결부재(110)와 소정거리 이격 되도록 배치된다. 예를 들면, 반도체칩(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸일 수 있다. 다만, 이에 한정되는 것은 아니다. 제1연결부재(110)는 절연층(111)과, 절연층(111)의 하면 및 상면 상에 각각 배치된 제1 및 제2재배선층(112a, 112b)과, 절연층(111)을 관통하며 제1 및 제2재배선층(112a, 112b)을 전기적으로 연결시키는 제1비아(113)를 포함한다.
절연층(111)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
재배선층(112a, 112b)은 재배선 패턴의 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112a, 112b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드, 접속단자패드 등을 포함할 수 있다.
비아(113)는 서로 다른 층에 형성된 재배선층(112a, 112b)을 전기적으로 연결시키며, 그 결과 제1연결부재(110) 내에 경로를 형성시킨다. 비아(113) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도면에서와 달리 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 원통형상, 모래시계 형상, 테이퍼 형상 등 공지된 모든 수직 단면 형상이 적용될 수 있다.
제1방열부재(115)는 제2방열부재(215)를 통하여 부품 패키지(200)에 실장된 복수의 전자부품(221, 222, 223, 224) 중 발열이 심한 특정 전자부품(221)과 연결된다. 또한, 제1방열부재(115)는 제2연결부재(140)에 형성된 제3방열부재(145)와도 연결된다. 따라서, 제1 내지 제3방열부재(115, 215, 145)를 통하여 발열이 심한 특정 전자부품(221)에서 발생하는 열을 모듈(300A) 하부로 효과적으로 방출시킬 수 있다. 모듈(300A)의 상부 및 하부 방향을 기준으로 투시할 때, 제1 내지 제3방열부재(115, 215, 145)는 전자부품(221)과 중첩되도록 배치될 수 있다. 이 경우 방열 경로를 최소화할 수 있는바, 보다 효과적으로 열을 방출시킬 수 있다.
제1방열부재(115)는 제1연결부재(110) 내에 복수의 제1비아(113)와 다른 영역에 형성되어 제2방열부재(215) 및 제3방열부재(145)와 연결되는 복수의 제2비아(113h1) 및 복수의 제2비아(113h1)의 상부 및 하부에 형성되어 복수의 제2비아(113h1)와 연결된 제2비아용 패드(112h1)를 포함할 수 있다. 한편, 복수의 제1비아(113) 사이의 피치를 P1, 복수의 제2비아(113h1) 사이의 피치를 P2라 할 때, P1 > P2일 수 있다. 또한, 제1연결부재(110)의 복수의 제1비아(113)가 형성된 영역의 면적을 S1, 복수의 제2비아(113h1)가 형성된 영역의 면적을 S2라 할 때, S1 > S2일 수 있다. 즉, 복수의 제2비아(113h1)는 특정 영역에 형성된 방열 경로로, 신호 등의 연결을 위한 복수의 제1비아(113)에 비하여 좁은 영역에 높은 밀도로 형성되는 것이 바람직하다. 이 경우, 높은 방열 효율을 가질 수 있음은 물론이며, 높은 회로설계 자유도를 가질 수 있다. 복수의 제2비아(113h1) 및 제2비아용 패드(112h1)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 베어 상태의 집적회로(IC)일 수 있다. 집적회로(IC)는, 예를 들면, 트랜시버 집적회로(Transceiver IC)일 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(120)은 각종 회로가 형성된 바디를 포함할 수 있으며, 바디의 활성면에는 접속패드(120P)가 형성될 수 있다. 바디는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 접속패드(120P)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 도전성 물질, 바람직하게는 알루미늄(Al)을 사용할 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(120)은 접속패드(120P)가 배치된 면이 활성면, 그 반대측이 비활성면이 된다. 일례에서는, 반도체칩(120)이 페이스-다운(face-down) 형태로 배치된다. 즉, 접속패드(120P)가 배치된 활성면이 제2연결부재(140)가 배치된 하부를 향하도록 배치된다. 필요에 따라서 활성면 상에는 접속패드(120P)의 적어도 일부를 노출시키는 패시베이션막이 형성될 수 있다. 반도체칩(120)은 솔더나 금속물질 등을 포함하는 범프(120B)를 통하여 제2연결부재(140)와 연결될 수 있으나, 필요에 따라서는 범프(120B)는 생략될 수 있다.
제1봉합재(130)는 제1연결부재(110) 및 반도체칩(120)을 보호하기 위한 구성이다. 봉합형태는 특별히 제한되지 않으며, 제1연결부재(110)와 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제1봉합재(130)는 제1연결부재(110)와 반도체칩(120)의 상부를 덮으며, 관통홀(110H)의 공간을 채울 수 있다. 제1봉합재(130)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, 절연물질이 사용될 수 있다. 보다 구체적으로는, 제1봉합재(130)의 물질로 무기필러 및 절연수지를 포함하되 유리섬유를 포함하지 않는, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 즉, 필요에 따라서는 유리섬유, 무기필러, 및 절연수지를 포함하는 재료가 사용될 수도 있다.
제2연결부재(140)는 반도체칩(120)의 접속패드(120P)를 재배선하기 위한 구성이다. 제2연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(120P)가 1차적으로 재배선 될 수 있다. 제2연결부재(140)는 제1연결부재(110) 및 반도체칩(120)의 하부에 배치된다. 제2연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함한다. 제2연결부재(140)는 도면에 도시한바 보다 더 많은 수의 층으로 구성될 수도 있고, 하나의 층으로 구성될 수도 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 이 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 재배선 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드, 접속단자패드 등을 포함할 수 있다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(120P) 등을 전기적으로 연결시키며, 그 결과 패키지(100) 내에 경로를 형성시킨다. 비아(143) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라서만 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 공지된 모든 형상이 적용될 수 있다.
제3방열부재(145)는 제1방열부재(115) 및 제2방열부재(215)를 통하여 부품 패키지(200)에 실장된 복수의 전자부품(221, 222, 223, 224) 중 발열이 심한 특정 전자부품(221)과 연결된다. 따라서, 제1 내지 제3방열부재(115, 215, 145)를 통하여 발열이 심한 특정 전자부품(221)에서 발생하는 열을 모듈(300A) 하부로 효과적으로 방출시킬 수 있다. 모듈(300A)의 상부 및 하부 방향을 기준으로 투시할 때, 제1 내지 제3방열부재(115, 215, 145)는 서로 중첩되도록 배치될 수 있다. 이 경우 방열 경로를 최소화할 수 있는바, 보다 효과적으로 열을 방출시킬 수 있다.
제3방열부재(145)는 복수의 스택-비아(Stacked Via, 143h1)를 포함할 수 있다. 복수의 스택-비아(143h1)는 스택-비아용 패드(142h1)를 매개로 연결될 수 있다. 제3방열부재(145)의 복수의 스택-비아(143h1) 사이의 피치는 제2연결부재(140)의 신호 연결 등을 위한 비아(143) 사이의 피치 보다 좁을 수 있다. 또한, 제2연결부재(140)의 신호 연결 등을 위한 비아(143)가 형성된 영역의 면적 대비 제3방열부재(115)의 복수의 스택-비아(143h1)가 형성된 영역의 면적이 더 작을 수 있다. 이 경우, 높은 방열 효율을 가질 수 있음은 물론이며, 높은 회로설계 자유도를 가질 수 있다. 제3방열부재(145)의 복수의 스택-비아(143h1) 및 스택-비아용 패드(142h1)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
제2연결부재(140) 하부에는 제2연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부(151)를 갖는 패시베이션층(150)이 배치될 수 있다. 패시베이션층(150)의 형성물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연수지와 같은 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 무기필러 및 절연수지를 포함하되 유리섬유를 포함하지 않는 절연물질, 예를 들면, ABF(Ajinomoto Build-up Film) 등을 사용할 수도 있다.
패시베이션층(150)의 개구부(151)에는 언더범프금속층(160)이 형성될 수 있다. 언더범프금속층(160)은 제1접속단자(170)의 접속 신뢰성을 향상시키며, 팬-아웃 반도체 패키지 모듈 (300A)의 보드 레벨 신뢰성을 개선시킬 수 있다. 언더범프금속층(160)은 패시베이션층(150)의 개구부(151)를 통하여 노출된 제2연결부재(140)의 재배선층(142)과 연결될 수 있다. 또한, 패시베이션층(150)의 개구부(151)를 통하여 노출된 제3방열부재(145)의 스택-비아용 패드(142h1)와도 연결될 수 있다. 언더범프금속층(160)은 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
제1접속단자(170)는 팬-아웃 반도체 패키지 모듈(300A)을 전자기기의 메인보드 등에 연결시키기 위한 구성이다. 제1접속단자(170)는 도전성 물질, 예를 들면, 솔더(Solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제1접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제1접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1접속단자(170) 중 적어도 하나는 제1 내지 제3방열부재(115, 215, 145)와 연결되며, 메인보드 등에 연결되는 경우 제1 내지 제3방열부재(115, 215, 145)를 통하여 전달되는 열을 메인보드에 효과적으로 방출시킬 수 있다. 제1접속단자(170) 중 적어도 하나는 팬-아웃 영역에 배치된다.
제2접속단자(190)는 팬-아웃 반도체 패키지(100)와 부품 패키지(200)를 연결시키기 위한 구성이다. 제2접속단자(190)는 제1봉합재(130)에 형성된 개구부(131)를 통하여 노출된 제1연결부재(110)의 제2재배선층(112b) 중 일부와 연결된다. 제2접속단자(190)로는, 예를 들면, 솔더볼(Solder Ball), 구리코어볼(Cu Cored Ball), 구리포스트(Cu Post) 등을 사용할 수 있으나, 이에 한정되는 것은 아니다. 제2접속단자(190)는 제1접속단자(170) 보다 사이즈가 작을 수 있다.
도면에 도시하지 않았으나, 필요에 따라서는 제1연결부재(110)의 관통홀(110H)의 내벽에 금속층(미도시)이 더 배치될 수 있다. 즉, 반도체칩(120)과 방열부재(125)의 측면 주위가 금속층(미도시)으로 둘러싸일 수도 있다. 금속층(미도시)을 통하여 반도체칩(120)으로부터 발생하는 열을 패키지(100) 상부 및/또는 하부로 효과적으로 방출시킬 수 있으며, 효과적으로 전자파 차폐가 가능하다. 또한, 필요에 따라서는 제1연결부재(110)의 관통홀(110H) 내에 복수의 반도체칩(120)이 배치될 수도 있으며, 제1연결부재(110)의 관통홀(110H)이 복수 개이고, 각각의 관통홀 내에 반도체칩(120)이 배치될 수도 있다. 또한, 반도체칩(120) 외에 별도의 수동부품, 예를 들면, 컨덴서, 인덕터 등이 반도체칩(120)과 함께 관통홀(110H) 내에 반도체칩(120)과 나란하게(Side-by-Side) 배치될 수도 있다.
배선기판(210)은 인터포저 기판과 같은 공지의 인쇄회로기판(PCB)일 수 있다. 배선기판(210)은 절연층(211)과 절연층(211)에 형성된 배선층(212) 및 비아(213)를 포함한다. 도면에는 구체적으로 도시하지 않았으나, 절연층(211) 내부에도 다양한 종류의 배선층(212)이 형성되어 있을 수 있음은 물론이다.
절연층(211)은 절연물질을 포함하며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 절연물질로 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다. 절연층(211)은 다층으로 구성될 수 있으며, 재료에 따라서 경계가 분명할 수도, 분명하지 않을 수도 있다.
배선층(212)은 재배선 패턴의 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(212)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드, 접속단자패드 등을 포함할 수 있다. 배선층(212) 역시 다층으로 형성될 수 있다.
비아(213)는 서로 다른 층에 형성된 재배선층(142), 접속패드(120P) 등을 전기적으로 연결시키며, 그 결과 패키지(100) 내에 경로를 형성시킨다. 비아(143) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(213) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라서만 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 비아(213) 역시 다층으로 형성될 수 있다.
제2방열부재(215)는 복수의 전자부품(221, 222, 223) 중 발열이 심한 전자부품(223)과 연결되어 제1방열부재(115) 및 제3방열부재(145)를 거쳐 모듈(300A) 하부로 열을 방출시킨다. 모듈(300A)의 상부 및 하부 방향을 기준으로 투시할 때, 제1 내지 제3방열부재(115, 215, 145)는 서로 중첩되도록 배치될 수 있다. 이 경우 방열 경로를 최소화할 수 있는바, 보다 효과적으로 열을 방출시킬 수 있다. 제2방열부재(215)는 복수의 스택-비아(Stacked Via, 213h)를 포함할 수 있다. 복수의 스택-비아(213h)는 스택-비아용 패드(212h)를 매개로 연결될 수 있다. 제2방열부재(215)의 복수의 스택-비아(213h) 사이의 피치는 배선기판(210)의 신호 연결 등을 위한 비아(213) 사이의 피치 보다 좁을 수 있다. 또한, 배선기판(210)의 신호 연결 등을 위한 비아(213)가 형성된 영역의 면적 대비 제2방열부재(215)의 복수의 스택-비아(213h)가 형성된 영역의 면적이 더 작을 수 있다. 이 경우, 높은 방열 효율을 가질 수 있음은 물론이며, 높은 회로설계 자유도를 가질 수 있다. 제2방열부재(215)의 복수의 스택-비아(213h) 및 스택-비아용 패드(212h)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
전자부품(221, 222, 223)은 다양한 종류의 전자부품일 수 있다. 예를 들면, 다양한 종류의 능동부품, 수동부품 등일 수 있다. 제한되지 않는 일례로서, 제1전자부품(221)은 전력증폭기(Power Amplifier IC: PA IC)일 수 있다. 전력증폭기(221)는 내부에 회로가 형성된 바디(221a), 바디 상부에 배치된 접속패드(221P), 및 바디를 관통하는 비아(221v)를 포함할 수 있다. 전력증폭기(221)의 접속패드(221P)는 와이어 본딩(221w)을 통하여 배선기판(210)과 전기적으로 연결될 수 있다. 전력증폭기(221)의 하부는 제2방열부재(215)와 연결될 수 있으며, 그 결과 전력증폭기(221)에서 발생하는 열이 효과적으로 모듈(300A) 하부로 전달될 수 있다. 전력증폭기(221)의 바디(221a)의 상부 및 하부에 각각 금속층(221b, 221c)이 배치될 수 있으며, 이들 금속층(221b, 221c)은 전력증폭기(221)의 방열부재로 활용될 수 있다. 하부에 배치된 금속층(221c)은 전력증폭기(221)의 그라운드(GND)층으로 이용될 수 있으며, 도전성 에폭시나 솔더 등을 포함하는 도전성 접착제(221B)를 통하여 제2방열부재(215)와 연결될 수 있다. 제2전자부품(222)은 복수 개일 수 있으며, 복수의 제2전자부품(222)은 각각 안테나(Antenna S/W), 컨트롤러(Controller), 및/또는 체적탄성파 필터(BAW Filter)일 수 있다. 제2전자부품(222)은 표면 실장형 부품일 수 있으며, 솔더나 구리 등을 포함하는 범프(222B)를 통하여 배선기판(210)에 연결될 수 있다. 제3전자부품(223)은 커패시터(Capacitor)일 수 있으며, 제4전자부품(224)은 인덕터(Inductor)일 수 있다. 제3전자부품(223) 및 제4전자부품(224)은 각각 도전성 에폭시나 솔더 등을 포함하는 도전성 접착제(223B, 224B)를 통하여 배선기판(210)에 연결될 수 있다. 이와 같이, 전자부품(221, 222, 223)은 웨어러블(Wearable) 기기 등을 위한 FEM 부품들일 수 있으나, 반드시 이에 한정되는 것은 아니다. 한편, 전자부품(221, 222, 223)이 이러한 종류의 부품이고, 반도체칩(120)이 상술한 바와 같이 트랜시버 IC인 경우, 일례에 따른 팬-아웃 반도체 패키지 모듈(300A)은 트랜시버 복합 모듈로 이용될 수 있다.
제2봉합재(230)는 전자부품(221, 222, 223)을 보호하기 위한 구성이다. 봉합 형태는 특별히 제한되지 않으며, 전자부품(221, 222, 223)의 적어도 일부를 감쌀 수 있다. 제2봉합재(230)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, 절연물질이 사용될 수 있다. 예를 들면, 공지의 EMC (Epoxy Molding Compound) 등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
도 11b는 도 11a의 변형예를 개략적으로 나타낸 확대도다.
도면을 참조하면, 제1연결부재(110)는 제2연결부재(140)와 접하는 제1절연층(111a), 제2연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함할 수 있다. 제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 제1재배선층(112a)이 매립되어 있기 때문에 제2연결부재(140)의 절연층(141a)의 절연거리가 상대적으로 일정할 수 있다. 제1재배선층(112a)은 제1절연층 내부로 리세스될 수 있으며, 따라서 제1절연층(111a)의 하면과 제1재배선층(112a)의 하면은 단차를 가질 수 있고, 이를 통하여 제1봉합재(130)가 제1재배선층(112a)으로 블리딩되는 것을 방지할 수 있다. 제1 내지 제3 재배선층(112a, 112b, 112c)은 제1 및 제2 절연층(111a, 111b)을 관통하는 복수 층의 제1비아(113a, 113b)를 통하여 전기적으로 연결될 수 있다.
제1연결부재(110)의 제1재배선층(112a)의 하면은 반도체칩(120)의 접속패드(120P)의 하면 보다 상부에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제1재배선층(112a) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(120P) 사이의 거리보다 클 수 있다. 이는 제1재배선층(112a)이 제1절연층(111a)의 내부로 리세스될 수 있기 때문이다. 제1연결부재(110)의 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
제1연결부재(110)의 재배선층(112a, 112b, 112c)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화 위하여 상대적으로 작은 사이즈로 형성할 수 있다.
제1방열부재(115)는 복수의 층으로 구성되는 제2비아(113h1)를 포함할 수 있다. 예를 들면, 제2비아(113h1a)는 스택-비아 형태일 수 있다. 각 층의 제2비아(113h1a)는 각 층의 제2비아용 패드(112h1a)와 연결될 수 있다. 예를 들면, 제2비아용 패드(112h1a)는 스택-비아용 패드일 수 있다. 한편, 이 경우에도 상술한 피치나 면적에 대한 내용은 그대로 적용될 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
도 11c는 도 11a의 다른 변형예를 개략적으로 나타낸 확대도다.
도면을 참조하면, 제1연결부재(110)는 제1절연층(111a), 제1절연층(111a)의 하면 및 상면 상에 각각 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 하면 상에 배치되어 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 하면 상에 배치된 제3재배선층(111c), 제1절연층(111a) 상면 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상면 상에 배치된 제4재배선층(112d)을 포함할 수 있다. 제1 내지 제4재배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 복수 층의 제1비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다. 제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c, 112d)을 포함하는바, 마찬가지로 제2연결부재(140)를 더욱 간소화할 수 있어, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 및 제3절연층(111b, 111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2 및 제3절연층(111b, 111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 유리섬유, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 및 제3절연층(111b, 111c)은 무기필러 및 절연수지를 포함하는, 예컨대, ABF 또는 감광성 절연필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(111a)을 관통하는 비아(113a)는 제2 및 제3절연층(111b, 111c)를 각각 관통하는 비아(113b, 113c) 보다 직경이 클 수 있으며, 높이가 더 높을 수 있다.
제1연결부재(110)의 제3재배선층(112c)의 하면은 반도체칩(120)의 접속패드(120P)의 하면보다 하부에 위치할 수 있다. 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제3재배선층(112c) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(120P) 사이의 거리보다 작을 수 있다. 이는 제3재배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 제2연결부재(140)와 접할 수 있기 때문이다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
제1연결부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
제1방열부재(115)는 복수의 층으로 구성되는 제2비아(113h1b)를 포함할 수 있다. 예를 들면, 제2비아(113h1b)는 관통-비아와 스택-비아가 혼합된 형태일 수 있다. 각 층의 제2비아(113h1b)는 각 층의 제2비아용 패드(112h1b)와 연결될 수 있다. 예를 들면, 제2비아용 패드(112h1b)는 관통-비아 및 스택-비아용 패드일 수 있다. 한편, 이 경우에도 상술한 피치나 면적에 대한 내용은 그대로 적용될 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
도 12는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 13은 도 12의 팬-아웃 반도체 패키지 모듈의 Ⅱ-Ⅱ' 면 절단 평면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300B)은 제1방열부재(115)가 제1연결부재(110) 내에 형성되며 제2방열부재(215) 및 제3방열부재(145)와 연결되는 바-형태의 비아(Bar-type Via, 113h2)를 포함한다. 바-형태의 비아(113h2)는 바-비아용 패드(112h2)와 연결된다. 또한, 제3방열부재(145)가 제2연결부재(140) 내에 형성되며 제1방열부재(115) 및 제2방열부재(215)와 연결되는 바-형태의 비아(Bar-type Via, 143h2)를 포함한다. 바-형태의 비아(143h2)는 바-비아용 패드(142h2)와 연결된다. 이와 같이, 제1방열부재(115) 및 제3방열부재(145)의 비아(113h2, 143h2)의 형태는 변형될 수 있다. 한편, 이러한 바-형태의 비아가 적용되는 경우에도, 제1연결부재(110)의 형태가 도 11b 및 도 11c에 도시한 바와 같이 다층의 재배선층과 다층의 비아를 포함하는 형태일 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
도 14는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 15는 도 14의 팬-아웃 반도체 패키지 모듈의 Ⅲ-Ⅲ' 면 절단 평면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300C)은 제1연결부재(110)가 제1 및 제2관통홀(110H1, 110H2)을 포함하며, 제1관통홀(110H1)에는 반도체칩(120)이 배치되고, 제2관통홀(110H2)에는 제1방열부재(115)가 배치된다. 이때, 제1방열부재(115)는 제2방열부재(215) 및 제3방열부재(145)와 연결되는 금속 블락(Metal Block, 113h3)을 포함한다. 금속 블락(113h3)은 제2관통홀(110H2)에 배치되어 적어도 일부가 제1봉합재(130)에 의하여 봉합된다. 금속 블락(113h3)은 구리 등의 금속을 포함할 수 있다. 한편, 이러한 관통홀 및 금속 블락 형태의 방열부재가 적용되는 경우에도, 제1연결부재(110)의 형태가 도 11b 및 도 11c에 도시한 바와 같이 다층의 재배선층과 다층의 비아를 포함하는 형태일 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
도 16은 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 17은 도 16의 팬-아웃 반도체 패키지 모듈의 Ⅳ-Ⅳ' 면 절단 평면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300D)은 제1연결부재(110)의 관통홀(110H)에 반도체칩(120) 및 제1방열부재(115)가 서로 나란하게(Side-by-Side) 배치된다. 이때, 제1방열부재(115)는 제2방열부재(215) 및 제3방열부재(145)와 연결되는 금속 블락(Metal Block, 113h3)을 포함한다. 금속 블락(113h3)은 관통홀(110H)에 배치되어 반도체칩(120)과 함께 적어도 일부가 제1봉합재(130)에 의하여 봉합된다. 금속 블락(113h3)은 구리 등의 금속을 포함할 수 있다. 한편, 이러한 관통홀 및 금속 블락 형태의 방열부재가 적용되는 경우에도, 제1연결부재(110)의 형태가 도 11b 및 도 11c에 도시한 바와 같이 다층의 재배선층과 다층의 비아를 포함하는 형태일 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
도 18은 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300E)은 팬-아웃 반도체 패키지(100)가 제1봉합재(130) 상에 배치된 백사이드 재배선층(132), 제1봉합재(130)를 관통하며 백사이드 재배선층(132)을 제1연결부재(110)와 전기적으로 연결시키는 백사이드 비아(133), 및 제1봉합재(130) 상에 배치되며 백사이드 재배선층(132)의 적어도 일부를 노출시키는 개구부(181)를 갖는 패시베이션층(180)을 더 포함한다. 백사이드 재배선층(132)은 재배선 패턴의 역할을 수행할 수 있으며 구체적은 내용은 상술한 바와 같다. 백사이드 비아(133)에 대한 구체적인 내용 역시 상술한 바와 같다. 패시베이션층(180)은 무기필러 및 절연수지를 포함하되 유리섬유를 포함하지 않는 절연물질, 예를 들면, ABF 등일 수 있으나, 이에 한정되는 것은 아니다. 제2접속단자(190)는 패시베이션층(180)의 개구부(181)에 의하여 노출된 백사이드 재배선층(132)과 연결된다. 한편, 이 경우에도 제1연결부재(110)의 형태가 도 11b 및 도 11c에 도시한 바와 같이 다층의 재배선층과 다층의 비아를 포함하는 형태일 수 있음은 물론이며, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300B~300D)의 특징이 조합될 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
도 19는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300F)은 팬-아웃 반도체 패키지(100)의 반도체칩(120)이 페이스-업(face-up) 형태로 배치된다. 또한, 제2연결부재(140) 및 패시베이션층(150)이 반도체칩(120)의 상부에 배치되며, 제2접속단자(190)는 제2연결부재(140)의 패시베이션층(150)의 개구부(151)를 통하여 노출된 재배선층(142)과 연결된다. 봉합재(130) 하부에는 개구부(131)가 형성될 수 있으며, 개구부(131)에는 언더범프금속층(160)이 형성된다. 언더범프금속층(160)에는 제1접속단자(170)가 연결된다. 한편, 이와 같이 반도체칩(120)이 페이스-업 형태로 배치되는 경우, 반도체칩(120)의 접속패드(120P) 중 적어도 하나는 제2연결부재(140), 제2접속단자(190), 배선기판(210), 제2접속단자(190), 및 제1연결부재(110)를 이 순서대로 또는 반대의 순서로 경유하여 제1접속단자(170) 중 적어도 하나와 연결될 수 있다. 이 경우, 반도체칩(120)의 접속패드(120P)와 배선기판(210) 사이의 전기적 경로를 최소화할 수 있다. 또한, 배선기판(210)과 제1연결부재(110) 모두 접속패드(120P)를 재배선시킬 수 있는바, 제2연결부재(140)를 보다 간소화할 수 있다. 또한, 이러한 구불구불한 경로를 통하여 접속패드(120P)와 제1접속단자(170)가 연결되는바, 제1접속단자(170)를 통하여 전달되는 응력이 경로를 거치는 동안 상쇄되어, 접속패드(120))와 연결된 비아(143) 등의 신뢰성이 개선될 수 있다. 더불어, 반도체칩(120)이 페이스-업 형태로 배치되어 있기 때문에, 팬-아웃 반도체 패키지 모듈(300F)을 전자기기의 메인보드에 실장 될 때 제1접속단자(170)의 신뢰성을 높이기 위한 언더필 공정을 수행하여도 언더필 재료에 포함된 Cl- 이온이 접속패드(120P)를 부식시키는 것에 대한 내성을 가질 수 있다. 한편, 필요에 따라서는 제1봉합재(130) 하부에 프론트 재배선층 및 프론트 비아를 형성하고 이를 패시베이션층으로 덮을 수 있다. 이 경우 언더범프금속층(160) 및 제1접속단자(170)는 패시베이션층의 개구부를 통하여 노출된 프론트 재배선층과 연결될 수 있으며, 프론트 재배선층은 팬-인 영역과 팬-아웃 영역 모두에 형성될 수 있는바, 제1접속단자(170)를 팬-아웃 영역뿐만 아니라 팬-인 영역까지 확장하여 형성할 수 있다. 한편, 이 경우에도 제1연결부재(110)의 형태가 도 11b 및 도 11c에 도시한 바와 같이 다층의 재배선층과 다층의 비아를 포함하는 형태일 수 있음은 물론이며, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300B~300E)의 특징이 조합될 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 재배선층 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 또한, 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 바디
1110: 마더보드 1111: 절연층
1112: 배선 1120: 부품
1130: 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 팬-아웃 반도체 패키지
110: 연결부재 111, 112a, 112b, 112c: 절연층
112a, 112b, 112c, 112d: 재배선층 113: 비아
115: 방열부재 113h1, 113h1a, 113h1b, 113h2: 비아
113h3: 금속 블락 112h1, 112h1a, 112h1b, 112h2: 패드
120: 반도체칩 120P: 접속패드
120B: 범프 130: 봉합재
131: 개구부 132: 백사이드 재배선층
133: 백사이드 비아 140: 연결부재
141: 절연층 142: 재배선층
143: 비아 145: 방열부재
143h1, 143h2: 비아 142h1, 142h2: 패드
150: 패시베이션층 151: 개구부
160: 언더범프금속층 170: 접속단자
180: 패시베이션층 190: 접속단자
200: 부품 패키지 210: 배선기판
211: 절연층 212: 배선층
213: 비아 215: 방열부재
213h: 비아 212h: 패드
221, 222, 223, 224: 전자부품 221B: 도전성 접착제
222B: 범프 223B, 224B: 도전성 접착제
230: 봉합재
300A~300F: 팬-아웃 반도체 패키지 모듈

Claims (16)

  1. 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 상기 제1연결부재 및 상기 반도체칩의 하부에 배치된 제2연결부재를 포함하며, 상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 제1연결부재 내에 또는 상기 관통홀 내에 제1방열부재가 형성된 팬-아웃 반도체 패키지; 및
    상기 팬-아웃 반도체 패키지 상부에 배치되며 접속단자를 통하여 상기 제1연결부재와 연결된 배선기판, 상기 배선기판 상부에 배치된 복수의 전자부품, 및 상기 복수의 전자부품의 적어도 일부를 봉합하는 제2봉합재, 를 포함하며, 상기 배선기판 내에 제2방열부재가 형성된 부품 패키지; 를 포함하며,
    상기 부품 패키지의 복수의 전자부품 중 적어도 하나는 상기 제2방열부재를 거쳐 상기 제1방열부재와 연결된,
    팬-아웃 반도체 패키지 모듈
  2. 제 1 항에 있어서,
    상부 및 하부 방향을 기준으로 투시할 때, 상기 제1 및 제2방열부재는 상기 제1 및 제2방열부재와 연결되는 적어도 하나의 전자부품과 중첩되도록 형성된,
    팬-아웃 반도체 패키지 모듈.
  3. 제 1 항에 있어서,
    상기 제1연결부재는 상기 제1연결부재의 재배선층 중 서로 다른 층에 배치된 재배선층을 전기적으로 연결하는 복수의 제1비아를 포함하고,
    상기 제1방열부재는 상기 제1연결부재 내에 상기 복수의 제1비아와 다른 영역에 형성되어 상기 제2방열부재와 연결되는 복수의 제2비아를 포함하며,
    상기 복수의 제1비아 사이의 피치를 P1, 상기 복수의 제2비아 사이의 피치를 P2라 할 때, P1 > P2를 만족하는,
    팬-아웃 반도체 패키지 모듈.
  4. 제 3 항에 있어서,
    상기 제1연결부재의 상기 복수의 제1비아가 형성된 영역의 면적을 S1, 상기 복수의 제2비아가 형성된 영역의 면적을 S2라 할 때, S1 > S2를 만족하는,
    팬-아웃 반도체 패키지 모듈.
  5. 제 1 항에 있어서,
    상기 제1방열부재는 상기 제1연결부재 내에 형성되며 상기 제2방열부재와 연결되는 적어도 하나의 바-형태의 비아(Bar-type Via)를 포함하는,
    팬-아웃 반도체 패키지 모듈.
  6. 제 1 항에 있어서,
    상기 관통홀에 상기 반도체칩 및 상기 제1방열부재가 나란하게 배치되며,
    상기 제1방열부재는 상기 관통홀 내에 배치되어 상기 제2방열부재와 연결되는 금속 블락(Metal Block)을 포함하는,
    팬-아웃 반도체 패키지 모듈.
  7. 제 1 항에 있어서,
    상기 관통홀은 상기 반도체칩이 배치된 제1관통홀 및 상기 제1방열부재가 배치된 제2관통홀을 포함하며,
    상기 제1방열부재는 상기 제2관통홀 내에 배치되어 상기 제2방열부재와 연결되는 금속 블락(Metal Block)을 포함하는,
    팬-아웃 반도체 패키지 모듈.
  8. 제 1 항에 있어서,
    상기 제2방열부재는 복수의 스택-비아(Stacked Via)를 포함하는,
    팬-아웃 반도체 패키지 모듈.
  9. 제 1 항에 있어서,
    상기 제2연결부재 내에 제3방열부재가 형성되며,
    상기 제3방열부재는 상기 제1 및 제2방열부재와 연결된,
    팬-아웃 반도체 패키지 모듈
  10. 제 9 항에 있어서,
    상기 제3방열부재는 복수의 스택-비아(Stacked Via) 또는 적어도 하나의 바-형태의 비아(Bar-type Via)를 포함하는,
    팬-아웃 반도체 패키지 모듈.
  11. 제 1 항에 있어서,
    상기 반도체칩은 트랜시버 집적회로(Transceiver IC)를 포함하는,
    팬-아웃 반도체 패키지 모듈,
  12. 제 11 항에 있어서,
    상기 복수의 전자부품은 전력증폭기(PA IC)를 포함하며,
    상기 전력증폭기는, 내부에 회로가 형성된 바디, 상기 바디 상부에 배치된 접속패드, 및 상기 바디를 관통하는 비아, 를 포함하며,
    상기 전력증폭기의 접속패드는 와이어 본딩을 통하여 상기 배선기판과 전기적으로 연결되며,
    상기 전력증폭기의 하부는 상기 제2방열부재와 연결되는,
    팬-아웃 반도체 패키지 모듈.
  13. 제 12 항에 있어서,
    상기 전력증폭기의 하부에는 그라운드층이 배치되며,
    상기 그라운드층은 도전성 접착제를 통하여 상기 제2방열부재와 연결된,
    팬-아웃 반도체 패키지 모듈.
  14. 제 12 항에 있어서,
    상기 복수의 전자부품은 안테나, 컨트롤러, 및 체적탄성파 필터를 더 포함하며,
    상기 제2방열부재는 상기 복수의 전자부품 중 전력증폭기와 연결된,
    팬-아웃 반도체 패키지 모듈.
  15. 제 1 항에 있어서,
    상기 제1연결부재는, 제1절연층, 상기 제2연결부재와 접하며 상기 제1절연층에 매립된 제1재배선층, 상기 제1절연층의 상기 제1재배선층이 매립된측의 반대측 상에 배치된 제2재배선층, 상기 제1절연층 상에 배치되며 상기 제2재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 포함하며,
    상기 제1 내지 제3재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지 모듈.
  16. 제 1 항에 있어서,
    상기 제1연결부재는, 제1절연층, 상기 제1절연층의 하면 상에 배치된 제1재배선층, 상기 제1절연층의 상면 상에 배치된 제2재배선층, 상기 제1절연층의 하면에 배치되어 상기 제1재배선층을 덮는 제2절연층, 상기 제1절연층의 상면에 배치되어 상기 제2재배선층을 덮는 제3절연층, 상기 제2절연층의 하면 상에 배치된 제3재배선층, 및 상기 제3절연층의 상면 상에 배치된 제4재배선층, 을 포함하며,
    상기 제1 내지 제4재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지 모듈.
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