TWI685937B - 半導體封裝 - Google Patents

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TWI685937B
TWI685937B TW107140783A TW107140783A TWI685937B TW I685937 B TWI685937 B TW I685937B TW 107140783 A TW107140783 A TW 107140783A TW 107140783 A TW107140783 A TW 107140783A TW I685937 B TWI685937 B TW I685937B
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陳南誠
周哲雅
吳文洲
呂彥儒
誌銘 洪
許維修
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聯發科技股份有限公司
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Abstract

本發明公開一種半導體封裝，包括：第一基板；第一層結構；第二層 結構；第一天線層，形成在該第一層結構和該第二層結構中的至少一個上；其中該第一層結構形成在該第一基板和該第二層結構之間。

Description

半導體封裝
本發明涉及半導體技術領域，尤其涉及一種半導體封裝。
在電子行業中，具有高性能的高整合度(integration)及多功能性已成為新產品的基本要求。同時，由於產品的製造成本與其尺寸成正比，因此高整合度會導致更高的製造成本。因此，對IC(Integrated Circuit，積體電路)封裝的小型化要求已變得越來越重要。
因為對於單個封裝中的高密度系統整合，PoP(Package-on-package，封裝上封裝)為成本划算的解決方案，因此PoP為目前發展最快的半導體封裝技術。在PoP結構中，可以將各式各樣的封裝整合於單個半導體封裝中以降低其尺寸。因此，業界存在提供一種半導體封裝來克服或者至少緩解上述問題的需要。
因此，在增加3D(三維)圖形(graphic)處理電路的性能的同時，降低電源(electric power)消耗並延長行動設備的工作時間是重要的。
有鑑於此，本發明提供一種半導體封裝，可以降低半導體封裝的尺寸。
根據本發明的第一方面，公開一種半導體封裝，包括： 第一基板；第一層結構；第二層結構；第一天線層，形成在該第一層結構和該第二層結構中的至少一個上；其中該第一層結構形成在該第一基板和該第二層結構之間。
根據本發明的第二方面，公開一種半導體封裝，包括：第一基板；第一層結構，包括從該第一層結構暴露的導電柱層；第二層結構；第一天線層，形成在該第一層結構和該第二層結構中的至少一個上；其中該第一層結構形成在該第一層結構和該第二層結構之間。
本發明提供的半導體封裝由於包括第一天線層，形成在該第一層結構和該第二層結構中的至少一個上；其中該第一層結構形成在該第一基板和該第二層結構之間。採用這種方式可以將天線整合到半導體封裝中，形成天線封裝，提高半導體封裝的整合度，並且將天線層形成在第一層結構和第二層結構中的至少一個，不僅可以保護天線層，還可以使半導體封裝具有較小的厚度，減小半導體封裝的尺寸。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400‧‧‧半導體封裝
10、20‧‧‧半導體裝置
110、410‧‧‧封裝基板
120‧‧‧第一電子部件
140‧‧‧第二電子部件
11‧‧‧第三電子部件
113‧‧‧第一封裝體
130‧‧‧第二封裝體
413‧‧‧第三封裝體
150、121、115‧‧‧導電接頭
111‧‧‧第一導電層
114‧‧‧第二導電層
411‧‧‧第三導電層
370‧‧‧第四導電層
112‧‧‧第一柱層
260‧‧‧第二柱層
412‧‧‧第三柱層
1111、1141、371‧‧‧元件
1111b‧‧‧第一下表面
113b‧‧‧第二下表面
1111s‧‧‧第一側面
371s‧‧‧第二側面
1121、261、1042‧‧‧柱狀物
1121u‧‧‧第一上表面
113u‧‧‧第二上表面
261u‧‧‧第三上表面
130u‧‧‧第四上表面
371u‧‧‧第五上表面
413u‧‧‧第六上表面
t1、t2、t3‧‧‧厚度
270‧‧‧插入層
180、190‧‧‧載體
180u、412u‧‧‧上表面
610‧‧‧第一基板
610u‧‧‧基板上表面
620、920、1120、1320‧‧‧第一層結構
621‧‧‧第一封裝體
621u‧‧‧第一層上表面
630‧‧‧第二層結構
630u‧‧‧第二層上表面
631‧‧‧第二封裝體
631b‧‧‧第二層下表面
640‧‧‧第一天線層
640u‧‧‧第一天線上表面
840‧‧‧第二天線層
840b‧‧‧第二天線下表面
921‧‧‧第二基板
921r‧‧‧接收部分
9211‧‧‧基板材料
1040‧‧‧第三層結構
1041‧‧‧封裝體
1043‧‧‧第三天線層
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中：第1圖示出了根據本發明實施例的半導體封裝的圖示；第2圖示出了根據本發明另一實施例的半導體封裝的圖示；第3圖示出了根據本發明另一實施例的半導體封裝的圖示； 第4圖示出了根據本發明另一實施例的半導體封裝的圖示；第5圖示出了根據本發明另一實施例的半導體封裝的圖示；第6圖示出了根據本發明實施例的半導體裝置的圖示；第7圖示出了根據本發明另一實施例的半導體裝置的圖示；第8A圖至第8H圖示出了橫截面圖，展示了第1圖的半導體封裝100的製造製程；第9A圖至第9B圖示出了橫截面圖，展示了第2圖的半導體封裝的製造製程；第10A圖至第10C圖示出了橫截面圖，展示了第3圖的半導體封裝的製造製程；第11A圖至第11H圖示出了橫截面圖，展示了第4圖的半導體封裝的製造製程；第12A圖至第12C圖示出了橫截面圖，展示了第5圖的半導體封裝的製造製程；第13圖示出了根據本發明另一實施例的半導體封裝的圖示；第14圖示出了根據本發明另一實施例的半導體封裝的圖示；第15圖示出了根據本發明另一實施例的半導體封裝的圖示；第16圖示出了根據本發明另一實施例的半導體封裝的圖示；第17圖示出了根據本發明另一實施例的半導體封裝的圖示；第18圖示出了根據本發明另一實施例的半導體封裝的圖示；第19圖示出了根據本發明另一實施例的半導體封裝的圖示；第20圖示出了根據本發明另一實施例的半導體封裝的圖示；第21圖示出了根據本發明另一實施例的半導體封裝的圖示；第22圖示出了根據本發明另一實施例的半導體封裝的圖示。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域技術人員應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而係以元件在功能上的差異來作為區別的基準。本發明的範圍應當參考後附的申請專利範圍來確定。本發明中使用的術語“元件”、“系統”和“裝置”可以係與電腦相關的實體，其中，該電腦可以係硬體、軟體、或硬體和軟體的接合。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於...”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
對這些實施例進行了詳細的描述係為了使本領域的技術人員能夠實施這些實施例，並且應當理解，在不脫離本發明的精神和範圍情況下，可以利用其他實施例進行機械、化學、電氣和程式上的改變。因此，以下詳細描述並非係限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。
下面將參考特定實施例並且參考某些附圖來描述本發明，但係本發明不限於此，並且僅由申請專利範圍限制。所描述的附圖僅係示意性的而並非限制性的。在附圖中，為了說明的目的，一些元件的尺寸可能被誇大，而不係按比例繪製。在本發明的實踐中，尺寸和相對尺寸不對應於實際尺寸。
第1圖示出了根據本發明實施例的半導體封裝的圖示。半導體封裝100包括封裝基板110，第一電子部件120，第二封裝體130，第二電子部件 140和至少一個導電接頭(conductive contact)150。
封裝基板110包括第一導電層111，第一柱層112，第一封裝體113和第二導電層114。
第一導電層111包括複數個元件1111，例如焊盤(pad)，跡線(trace)或它們的組合。每個元件1111具有第一下表面1111b和第一側表面1111s，以及第一封裝體113具有第二下表面113b。第一下表面1111b從第二下表面113b暴露，以及第一下表面1111b與第二下表面113b對齊(或齊平)。每個元件1111可以是多層結構或單層結構。例如，每個元件1111包括鎳層，金層，鈀層，銅層或它們的組合。
第一柱層112將第一導電層111連接到第二導電層114。在本實施例中，第一柱層112包括複數個柱狀物(pillar)1121。柱狀物1121由諸如銅等材料製成。每個支柱1121具有第一上表面1121u，以及第一封裝體113具有第二上表面113u，其中第一上表面1121u從第二上表面113u暴露並與第二上表面113u對齊(或齊平)。
第一封裝體113封裝第一導電層111和第一柱層112。例如，第一封裝體113封裝第一導電層111的第一側表面1111s和每個柱狀物1121的側表面。
第一封裝體113可以是成型材料(molding compound，也可稱為模塑料)，成型材料例如可以由如下材料製成：酚酫基樹脂(novolac-based resin)，環氧基樹脂，矽基樹脂(silicone-based resin)，或者另一合適的封裝物。第一封裝體113也可以包含合適的填充物，例如粉未狀的SiO2。
由於第一封裝體113可以是成型材料，因此該封裝基板110可以具有薄的厚度t1。相比于矽基底，封裝基板110的厚度t1非常小。一般地，矽基底具有大於100μm(微米)的厚度。在本實施例中，由於封裝基板110的厚度 t1變小，因此降低了半導體封裝100的厚度，例如本實施例中封裝基板110的厚度t1小於100微米。因此本實施例中可以降低封裝基板的厚度，從而降低半導體封裝、半導體裝置的尺寸。
第二導電層114包括複數個元件1141，例如焊盤，跡線或它們的組合。每個元件1141可以是多層結構或單層結構。例如，元件1141可以是鎳層，金層，銅層，鈀層或它們的組合。
在本實施例中，第一電子部件120以“正面朝下”的方向耦接至封裝基板110的第二導電層114，並經由複數個導電接頭121電連接至第二導電層114。這種配置有時稱為“倒裝晶片(flip-chip)”。導電接頭121可以是焊球，導電柱等。
在其他實施例中，第一電子部件120可以以“正面朝上”的方向耦接至封裝基板110，並且經由複數個導電接合線(圖未示)電連接到封裝基板110。第一電子部件120可以是主動晶片(active chip)或被動部件，被動部件例如電阻器，電感器或電容器。在另一實施例中，第一電子部件120的數量可以是複數個。另外，第一電子部件120可以是例如晶片，被動组件等。
第二封裝體130形成于封裝基板110的第二上表面113u上，並且封裝第二導電層114及第一電子部件120。第二封裝體130可以由與第一封裝體113的材料相同的材料形成，例如第二封裝體130可以由成型材料形成。
第二電子部件140設置在第一基板110的第一下表面1111b上，並電連接至第一導電層111。在一個實施例中，第二電子部件140例如為被動元件，例如電阻器，電感器或電容器。當然第二電子部件140也可以是主動部件，例如晶片等。
導電接頭150設置在第一基板110的第一下表面1111b上。半導體封裝100透過導電接頭150設置在外部電路(例如電路板)上並且電連接到 外部電路。接頭150可以是焊球(solder ball)，導電柱等。
第2圖示出了根據本發明另一實施例的半導體封裝的圖示。半導體封裝200包括封裝基板110，第一電子部件120，第二封裝體130，第二電子部件140，至少一個導電接頭150，第二柱層260和插入層(interposer)270。
第二封裝體130還封裝第二柱層260。第二柱層260包括將第二導電層114連接到插入層270的複數個柱狀物261。
插入層270設置在第二封裝體130上，並透過封裝在第二封裝體130內的第二柱層260電連接到封裝基板110。插入層270可以透過第二柱層260和封裝基板110電連接到第一電子部件120。
每個柱狀物261具有第三上表面261u，以及第二封裝體130具有第四上表面130u，其中第三上表面261u從第四上表面130u暴露並與第四上表面130u對齊(或齊平)。透過插入層270，可以將其他部件(例如設置在插入層270上的主動部件或被動部件)與第一電子部件120電連接，增加半導體封裝的設計靈活性。
第3圖示出了根據本發明另一實施例的半導體封裝300的圖示。半導體封裝300包括封裝基板110，第一電子部件120，第二封裝體130，第二電子部件140，至少一個導電接頭150，第二柱層260和第四導電層370。
第二封裝體130封裝第二導電層114，第二柱層260以及第四導電層370。
第二柱層260將第二導電層114電連接至第四導電層370，使得第一電子部件120可以透過封裝基板110及第二柱層260電連接第四導電層370。
第四導電層370包括複數個元件371，例如焊盤，跡線或它們的組合。第二封裝體130具有第四上表面130u，每個元件371具有第五上表面371u，以及其中第五上表面371u從第四上表面130u暴露並與第四上表面130u 對齊(或齊平)。
每個元件371可以是多層結構或單層結構。例如，每個元件371包括鎳層，金層，鈀層，銅層或它們的組合。
第四導電層370嵌入在第二封裝體130中。例如，每個元件371(跡線或焊盤)具有第二側表面371s，第二側表面371s由第二封裝體130封裝。由於第四導電層370嵌入第二封裝體130中，因此第二封裝體130具有薄的厚度t3，因此本實施例中可以降低封裝基板的厚度，從而降低半導體封裝、半導體裝置的尺寸。此外可以透過元件371，柱狀物261等將其他部件(例如設置在第二封裝體130上的主動部件或被動部件)與第一電子部件120電連接，增加半導體封裝的設計靈活性。
第4圖示出了根據本發明另一實施方式的半導體封裝400的圖示。半導體封裝400包括封裝基板410，第一電子部件120，第二封裝體130，第二電子部件140，至少一個導電接頭150，第二柱層260和插入層270。
在本實施例中，封裝基板410是多層封裝結構。例如，封裝基板410包括第一導電層111，第一柱層112，第一封裝體113，第二導電層114，第三導電層411，第三柱層412和第三封裝體413。第一導電層111，第一柱層112和第一封裝體113一起形成第一單層封裝結構，以及第三導電層411，第三柱層412和第三封裝體413形成第二單層封裝結構。在另一個實施例中，封裝基板410的層數可以大於兩層。
第三導電層411形成在第一封裝體113的第二上表面113u上並且電連接到第一柱層112。第三柱層412將第三導電層411連接到第二導電層114。第三封裝體413封裝第三柱層412和第三導電層411。在本實施例中，第二導電層114形成在第三封裝體413的第六上表面413u上並透過第三導電層411，第三柱層412和第一柱層112電連接至第一導電層111。
另外，第三封裝體413可以由與第一封裝體113相同的材料形成。
由於第一封裝體113和第三封裝體413可以為成型材料，因此封裝基板410具有薄的厚度t1。與矽基板相比，封裝基板410的厚度t1更小。通常，矽基板的厚度大於100微米。在本實施例中，由於封裝基板410的厚度t1較小(例如本實施例中封裝基板410的厚度t1小於100微米)，因此可以減小半導體封裝100的厚度t2。因此本實施例中可以降低封裝基板的厚度，從而降低半導體封裝、半導體裝置的尺寸。
第5圖示出了根據本發明另一實施例的半導體封裝500的圖示。半導體封裝500包括封裝基板410，第一電子部件120，第二封裝體130，第二電子部件140，至少一個導電接頭150，第二柱層260和第四導電層370。
在本實施例中，由於第四導電層370嵌入第二封裝體130中，因此第二封裝體130具有薄的厚度t3(當然封裝基板410的厚度t1也較小)，因此本實施例中可以降低封裝基板的厚度，從而降低半導體封裝、半導體裝置的尺寸。第二柱層260將第二導電層114電連接至第四導電層370，使得第一電子部件120可以透過封裝基板410和第二柱層260電連接第四導電層370，因此可以透過第四導電層370，第二柱層260，封裝基板410等將其他部件(例如設置在第二封裝體130上的主動部件或被動部件)與第一電子部件120電連接，增加半導體封裝的設計靈活性。。
第6圖示出了根據本發明一個實施例的半導體裝置10的圖示。半導體裝置10包括半導體封裝200和第三電子部件11。在另一實施例中，第三電子部件11可以是包括有複數個晶粒(例如彼此堆疊的DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)晶粒)的半導體封裝。
第三電子部件11以“正面朝下(face-down)”的方向設置在半導體封裝200的插入層270上，並透過複數個導電接頭115電連接到插入層270。 導電接頭115可以是焊球，導電柱等。在另一實施例中，第三電子部件11以“正面朝上(face-up)”的方向設置在插入層270上，並透過複數個導電接合線(圖未示)電連接到插入層270。第三電子部件11透過插入層270，第二柱層260和封裝基板110來電連接到第一電子部件120。另外，第三電子部件11透過插入層270，第二柱層260和封裝基板110電連接到導電接頭150。透過這種方式可以在半導體封裝上堆疊更多的主動部件或被動部分，從而增加封裝的整合度，提高半導體封裝的性能。
第7圖示出了根據本發明另一實施例的半導體裝置20的圖示。半導體裝置20包括半導體封裝300和第三電子部件11。
第三電子部件11以“正面朝下”的方向或“正面朝上”的方向設置在半導體封裝300的第四導電層370上。第三電子部件11透過第四導電層370，第二柱層260和封裝基板110電連接至第一電子部件120。此外，第三電子部件11透過第四導電層370，第二柱層260和封裝基板110電連接至導電接頭150。
在另一實施例中，第三電子部件11可以設置在第4圖所示的半導體封裝400的插入層270上，以形成另一個半導體裝置。在其他實施例中，第三電子部件11可以設置在第5圖的半導體封裝500的第四導電層370上，以形成另一半導體裝置。透過這種方式可以在半導體封裝上堆疊更多的主動部件或被動部分，從而增加封裝的整合度，提高半導體封裝的性能。
第8A圖至第8H圖示出了橫截面圖，展示了第1圖的半導體封裝100的製造製程。
參考第8A圖，提供載體180。載體180可以由包括有銅，鐵或鋼的金屬板形成。
參考第8A圖，使用例如光刻(photolithography)，化學鍍 (electroless plating)，電鍍(electrolytic plating)，印刷，濺射(sputtering)，真空沉積(vacuum deposition)等方式在載體180上形成第一導電層111。
參考第8B圖，使用例如光刻，化學鍍，電鍍，印刷，濺射，真空沉積等方式在第一導電層111上形成第一柱層112。
參考第8C圖，封裝第一導電層111和第一柱層112的第一封裝體113形成在載體180的上表面180u上。第一封裝體113可以透過各種封裝技術形成，例如，壓縮成型(compression molding)，注塑成型(injection molding)，傳遞成型(transfer molding)或點膠技術(dispensing technology)。
在本實施例中，可以研磨第一封裝體113，使得每個柱狀物1121的第一上表面1121u從第一封裝體113的第二上表面113u暴露，其中第一上表面1121u與第二上表面113u對齊(或齊平)。
參考第8D圖，使用例如光刻，化學鍍，電鍍，印刷，濺射，真空沉積等方式在第一柱層112上形成第二導電層114。第一導電層111，第一柱層112，第一封裝體113和第二導電層114形成封裝基板110。
參考第8E圖，使用例如表面安裝技術(SMT，surface mount technology)將第一電子部件120透過導電接頭121設置在封裝基板110的第二導電層114上。
參考第8F圖，封裝第一電子部件120和第二導電層114的第二封裝體130形成在封裝基板110上。第二封裝體130可以透過各種封裝技術形成，例如，壓縮成型，注塑成型，傳遞成型或點膠技術。
參考第8G圖，使用例如蝕刻，剝離等方式去除載體180。在移除載體180之後，暴露第一導電層111的第一下表面1111b和第二下表面113b第一封裝體113，其中第一下表面1111b和第二下表面113b彼此對齊(或齊平)。例如，第一下表面1111b和第二下表面113b是共面的。
參考第8H圖，使用例如球安裝(ball mounting)技術在第一導電層111的第一下表面1111b上形成導電接頭150。另外，使用例如SMT將第二電子部件140設置在第一導電層111的第一下表面1111b上。
第9A圖至第9B圖示出了橫截面圖，展示了第2圖的半導體封裝200的製造製程。
參考第9A圖，插入層270透過第二柱層260連接到封裝基板110。插入層270可以透過第二柱層260和封裝基板110電連接到第一電子部件120。
參考第9B圖，封裝第一電子部件120，第二導電層114和第二柱層260的第二封裝體130形成在封裝基板110和插入層270之間。第二封裝體130可以透過各種封裝技術形成，例如壓縮成型，注塑成型，傳遞成型或點膠技術。
然後，參考第9B圖，移除載體180。在移除載體180之後，暴露第一導電層111的第一下表面1111b和第一封裝體113的第二下表面113b，其中第一下表面1111b和第二下表面113b彼此對齊(或齊平)。例如，第一下表面1111b和第二下表面113b是共面的。
然後，在第一導電層111的第一下表面1111b上形成導電接頭150和第二電子部件140，以形成第2圖所示的半導體封裝200。
在另一實施例中，第6圖的第三電子部件11可設置在第9B圖的插入層270上以形成第6圖的半導體裝置10。
第10A圖至第10C圖示出了橫截面圖，展示了第3圖的半導體封裝300的製造製程。
參考第10A圖，形成在載體190上的第四導電層370透過第二柱層260連接到封裝基板110。第四導電層370可以透過第二柱層260和封裝基 板110電連接到第一電子部件120。
參照第10B圖，封裝第一電子部件120，第二導電層114，第二柱層260和第四導電層370的第二封裝體130形成在封裝基板110和載體190之間。第二封裝體130可以透過各種封裝技術形成，例如壓縮成型，注射成型，傳遞成型或點膠技術。
參考第10C圖，移除載體190以暴露第二封裝體130的第四上表面130u和第四導電層370的第五上表面371u，其中第四上表面130u和第五上表面371u彼此對齊(或齊平)。
參考第10C圖，移除載體180。在移除載體180之後，暴露第一導電層111的第一下表面1111b和第一封裝體113的第二下表面113b，其中第一下表面1111b和第二下表面113b彼此對齊(或齊平)。例如，第一下表面1111b和第二下表面113b是共面的。
然後，導電接頭150和第二電子部件140形成在第一導電層111的第一下表面1111b上，以形成第3圖所示的半導體封裝300。
在另一實施例中，第7圖的第三電子部件11可以設置在第10C圖的第四導電層370上，以形成第7圖的半導體裝置20。
第11A圖至第11H圖示出了橫截面圖，展示了第4圖的半導體封裝400的製造製程。
參考第11A圖，提供載體180。載體180可以由包括有銅，鐵或鋼的金屬板形成。
參考第11A圖，使用如上所述的製程在載體180上形成第一導電層111，第一柱層112，第一封裝體113。
參考第11B圖，使用例如光刻，化學鍍，電鍍，印刷，濺射，真空沉積等方式在第一柱層112上形成第三柱層411。
參考第11B圖，使用例如光刻，化學鍍，電鍍，印刷，濺射，真空沉積等方式在第三柱層411上形成第三柱層412。
參照第11C圖，封裝第三導電層411和第三柱層412的第三封裝體413形成在第一封裝體113的第二上表面113u上。第三封裝體413可以由各種封裝技術形成，例如壓塑成型，注塑成型，傳遞成型或點膠技術。
在本實施例中，可以研磨第三封裝體413，使得第三柱層412的上表面412u從第三封裝體413的第六上表面413u暴露，其中上表面412u是與第六上表面413u對齊(或齊平)。
參考第11D圖，使用例如光刻，化學鍍，電鍍，印刷，濺射，真空沉積等方式在第三柱層412上形成第二導電層114。第一導電層111，第一柱層112，第一封裝體113，第二導電層114，第三導電層411，第三柱層412和第三封裝體413形成封裝基板410。
參考第11E圖，使用例如表面安裝技術(SMT)，將第一電子部件120透過導電接頭121設置在封裝基板410的第二導電層114上。
參考第11F圖，插入層270透過第二柱層260連接到封裝基板410。插入層270可以透過第二柱層260和封裝基板410電連接到第一電子部件120。
參考第11G圖，封裝第一電子部件120，第二導電層114和第二柱層260的第二封裝體130形成在封裝基板410和插入層270之間。可以形成第二封裝件體130透過各種封裝技術，例如壓縮成型，注塑成型，傳遞成型或點膠技術。
參考第11H圖，使用例如蝕刻，剝離等方式去除載體180。在移除載體180之後，暴露第一導電層111的第一下表面1111b和第二下表面113b第一封裝體113，其中第一下表面1111b和第二下表面113b彼此對齊(或齊平)。 例如，第一下表面1111b和第二下表面113b是共面的。
然後，在第一導電層111的第一下表面1111b上形成導電接頭150和第二電子部件140，以形成第4圖所示的半導體封裝400。
在另一實施例中，第6圖的第三電子部件11可以設置在第11H圖的插入層270上，以形成另一半導體裝置。
第12A圖至第12C圖示出了橫截面圖，展示了第5圖的半導體封裝500的製造製程。
參考第12A圖，形成在載體190上的第四導電層370透過第二柱層260連接到封裝基板410。第四導電層370可以透過第二柱層260和封裝基板410電連接到第一電子部件120。
參考第12B圖，封裝第一電子部件120，第二導電層114，第二柱層260和第四導電層370的第二封裝體130形成在封裝基板410和載體190之間。第二封裝體130可以透過各種封裝技術形成，例如壓縮成型，注射成型，傳遞成型或分配技術。
參照第12C圖，移除載體190以暴露第二封裝體130的第四上表面130u和第四導電層370的第五上表面371u，其中第四上表面130u和第五上表面371u彼此對齊(或齊平)。
參考第12C圖，移除載體180。在移除載體180之後，暴露第一導電層111的第一下表面1111b和第一封裝體113的第二下表面113b，其中第一下表面1111b和第二下表面113b彼此對齊(或齊平)。例如，第一下表面1111b和第二下表面113b是共面的。
然後，導電接頭150和第二電子部件140形成在第一導電層111的第一下表面1111b上，以形成第5圖所示的半導體封裝500。
在另一實施例中，第7圖的第三電子部件11可以設置在第12C 圖的第四導電層370上，以形成另一個半導體裝置。
第13圖示出了根據本發明另一實施例的半導體封裝600的圖示。半導體封裝600包括第一基板610，第一電子部件120，第一層結構620，第二層結構630，第一天線層640和至少一個導電接頭150。
第一基板610具有與封裝基板110(如第1圖至第3圖所示)或封裝基板410(如第4圖和第5圖所示)相同或相似的結構，這裡不再重複相似之處。或者，第一基板610可以由封裝基板110(如第1圖至第3圖所示)或封裝基板410(如第4圖和第5圖所示)代替。因此第一基板610也可以具有較薄的厚度。第一電子部件120設置在第一基板610的基板上表面610u上並由第一層結構620封裝。
第一層結構620形成在第一基板610和第二層結構630之間。第一天線層640可以形成在第一層結構620和第二層結構630中的至少一個上。在一個實施例中，第一天線層640形成在第二層結構630上。第一天線層640也可以形成在第一層結構620上，或形成在第一層結構620和第二層結構630上。
第一天線層640嵌入在第二層結構630中。此外，第二層結構630具有第二層上表面630u，第一天線層640具有與第二層上表面630u基本齊平的第一天線上表面640u，這樣不僅可以使半導體封裝的厚度較小，還可以減少對天線層的遮擋，減少對天線訊號的影響，減小天線訊號的損耗。在另一實施例中，第一天線層640的至少一部分可相對於第二層上表面630u突出。此外本發明中還可以將天線層佈置在第一層結構620中，這樣可以利用第二層結構630保護天線層結構，例如防止在製造或搬運等過程中傷害到天線層上的圖案等。
在本實施例中，第一層結構620包括第一封裝體621，第一封裝 體621可以由與第二封裝體130(如第1圖所示)的材料相同或相似的材料製成。在其他實施例中，第一天線層640可以嵌入第二層結構620的第一封裝體621中。例如，第一天線層640的第一天線上表面640u可以與第一封裝體621的第一層上表面621u齊平，或第一天線層640的第一天線上表面640u相對於第一層上表面621u凸出。
第二層結構630包括第二封裝體631，以及第二封裝體631可以由與第一封裝體621的材料相同或相似的材料製成。第一天線層640可以形成在第一封裝體631上。在另一個實施例中，第二層結構630可以包括與插入層270(如第2圖所示)的特徵類似或相同的特徵，例如類似於第2圖所示的插入層270，第二層結構630也可以具有導電層和絕緣層，使用導電層將例如第一天線層640電連接到第一電子部件120等部件。
第二封裝體631具有第二層下表面631b，其中第二層下表面631b直接接觸第一層上表面621u。在本實施例中，第二層下表面631b與第一層上表面621u之間存在明顯的分界面，可以認為第一層結構620和第二層結構630是在不同的製程中形成的，例如首先形成第一層結構620，然後再形成第二層結構630。本實施例中，第一封裝體621和第二封裝體631可以是成型材料，第一層結構620和第二層結構630均可以具有較薄的厚度，此外第一基板610也具有較薄的厚度。因此本實施例中可以降低封裝基板的厚度，從而降低半導體封裝、半導體裝置的尺寸。此外本實施例中將天線層整合到半導體封裝中，可以形成天線封裝，從而提高半導體封裝的整合度。並且本發明中將第一天線層640嵌入在第二層結構630中，不僅可以保護天線層，還可以使半導體封裝具有較小的厚度，減小半導體封裝的尺寸。當然將第一天線層640嵌入在第一層結構620中也可以保護天線層及減小半導體封裝的尺寸。
在半導體封裝600的製造方法的實施例中，可以首先形成第一基 板610，然後將第一電子部件120設置在第一基板610上，然後形成第一層結構620封裝第一電子部件120，然後，第二層結構630和嵌入第二層結構630中的第一天線層640透過載體(圖未示)傳遞(transfer)到第一層結構620上。另外，第一基板610和第一電子部件120可以透過與第8A圖至第8G圖的步驟或第8A圖至第8H圖的步驟相類似的或相同的步驟形成。此外，還可以將第一電子部件120設置在其他位置，例如設置在第一基板610的下表面上，或者保留原來設置在基板上表面610u上的第一電子部件120，另外再第一基板610的下表面上設置其他的電子部件。當然第一電子部件120和其他的電子部件的數量都沒有限制，可以根據需要各設置一個或複數個。
第14圖示出了根據本發明另一實施例的半導體封裝700的圖示。半導體封裝700包括第一基板610，第一電子部件120，第一層結構620，第二層結構630，第一天線層640和至少一個導電接頭150。
在本實施例中，第一電子部件120設置在第一基板610的基板下表面610b上並從第一基板610暴露。在另一實施例中，可以有另一第一電子部件120設置在第一基板610的基板上表面610u，並且由第一封裝體621封裝。透過這種方式可以增加半導體封裝的設計靈活性，便於在需要的位置增加電子部件。
在半導體封裝700的製造方法的一個實施例中，可以首先形成第一基板610，然後將第一電子部件120設置在第一基板610上，然後覆蓋第一基板610的第一層結構620為然後，透過載體(圖未示)將第二層結構630和嵌入第二層結構630中的第一天線層640傳遞到第一層結構620，然後將另一第一電子部件120設置在基板下表面610b上。
第15圖示出了根據本發明另一實施例的半導體封裝800的圖示。半導體封裝800包括第一基板610，第一電子部件120，第一層結構620， 第二層結構630，第一天線層640，至少一個導電接頭150和第二天線層840。
第二天線層840可以形成在第一層結構620和第二層結構630之間。在本實施例中，第二天線層840嵌入在第二層結構630中。例如，第二層結構630具有第二層下表面631b，第二天線層840具有第二天線下表面840b，其中第二層上表面631b和第二天線下表面840b彼此齊平。如第15圖所示，第二層下表面631b也可以與第一層結構620的第一層上表面621u齊平。在另一實施例中，第二天線下表面840b的至少一部分可嵌入第一層結構620中。
如第15圖中所示，半導體封裝800還包括至少一個柱狀物261。柱狀物261嵌入第一封裝體621中，並且將第二天線層840與第一基板610電連接。在另一實施例中，至少一個柱狀物261可以嵌入第二封裝體631中，以電連接第一天線層640和第二天線層840。柱狀物261可以作為饋入網路，在第一電子部件120與天線層(例如第一天線層640和第二天線層840)傳遞訊號等。此外柱狀物261的設置還可以增加半導體封裝的機械強度，提高半導體封裝機械性能，進一步增強半導體封裝的結構穩定性。
在半導體封裝800的製造方法的實施例中，可以首先形成第一基板610，然後將第一電子部件120設置在第一基板610上，然後形成第一層結構620封裝第一電子部件120，然後在第一層結構620上形成柱狀物261，然後第二層結構630，嵌入第二層結構630的第一天線層640和嵌入第二層結構630的第二天線層840透過載體(圖未示)傳遞到第一層結構620。另外，柱狀物261和第一封裝體621可以透過與第10A圖至第10C圖或第12A圖至第12C圖的步驟相類似或相同的步驟形成。
第16圖示出了根據本發明另一實施例的半導體封裝900的圖示。半導體封裝900包括第一基板610，第一電子部件120，第一層結構920，第二層結構630，第一天線層640，至少一個導電接頭150和第二天線層840。
第一層結構920包括第二基板921和第一封裝體621。第二基板921具有接收部分921r，第一封裝體621填充接收部分921r並封裝設置在接收部分921r內的第一電子部件120。
第二基板921包括至少一個柱狀物261和基板材料9211，其中柱狀物261穿過基板材料9211，用於將第二天線層840與第一基板610電連接。
另外，基板材料9211可以包括多個子介電層。為了簡化該圖，在此僅描繪單個電介質層作為示例。在一些實施例中，基板可以由有機(organic)材料形成，有機材料包括聚合物(polymer)基底材料，非有機(non-organic)材料，非有機材料包括氮化矽(SiNX)，氧化矽(SiOX)，石墨烯等。在一些實施例中，基板是高k(high-k)介電層(k是介電層的介電常數)。在一些其他實施例中，基板可以由光敏(photosensitive)材料形成，該光敏材料包括幹膜光致抗蝕劑(dry film photoresist)或膠帶膜(taping film)。
在本實施例中，整個第二天線層840嵌入在第二層結構630中。在另一實施例中，整個第二天線層840可以嵌入在第一層結構920中。又例如，第二天線層840的一部分嵌入第一封裝體621中，第二天線層840的另一個嵌入第二基板921中。
在半導體封裝900的製造方法的一個實施例中，可以首先形成第一基板610，然後將第一電子部件120設置在第一基板610上，然後將第二基板921設置在第一基板上610，然後形成第一封裝體621填充接收部分921r並封裝第一電子部件120，然後第二層結構630，嵌入到第二層結構630的第一天線層640和嵌入到第二層結構630的第二天線層840透過載體(圖未示)傳遞到第一層結構620。採用這種方式可以提高半導體封裝製造的良品率，方便製造，提高封裝結構的穩定性，另外還可以降低製造成本。
第17圖示出了根據本發明另一實施例的半導體封裝1000的圖 示。半導體封裝1000包括至少一個柱狀物261，第一基板610，第一電子部件120，第一層結構620，第二層結構630，第一天線層640，至少一個導電接頭150，第二天線層840和至少一個第三層結構1040。
第三層結構1040堆疊在第二層結構630上。第三層結構1040包括封裝體1041，至少一個柱狀物1042和第三天線層1043。第三天線層1043形成在封裝體1041上，柱狀物1042嵌入在封裝體1041中，以將第三天線層1043與嵌入到第二層結構630中的第一天線層640電連接。此外，封裝體1041可以由與第二封裝體130相同或相似的材料形成。在另一實施例中，第三層結構1040具有與第一層結構620的結構相似或相同的結構，或者可以由第一層結構620代替。採用這種方式，可以在半導體封裝中堆疊更多的部件，提高半導體封裝的整合度，增加半導體封裝的性能。
在另一實施例中，半導體封裝1000的第一層結構620可以由第一層結構920(如第16圖所示)代替。
第18圖示出根據本發明另一實施例的半導體封裝1100的圖示。半導體封裝1100包括第一基板610，第一電子部件120，第一層結構1120，第二層結構630，第一天線層640，至少一個導電接頭150和第二天線層840。
在本實施例中，第一層結構1120包括導電柱層，該導電柱層包括從第一層結構1120暴露的至少一個柱狀物261，即導電柱層未被任何物理材料(例如成型材料，基板材料等)封裝，也就是說柱狀物261沒有另外使用物理材料(例如成型材料，基板材料等)覆蓋或封裝，當然柱狀物261可以直接接觸空氣或其他氣體。此外，第一電子部件120設置在第一基板610上，由導電柱層圍繞並且也從第一層結構1120暴露，導電柱層圍繞第一電子部件120可以保護第一電子部件120，使第一電子部件120更加穩定的運行。由於柱狀物261從第一層結構1120暴露(未封裝)，可以有效地改善整個半導體封裝的散 熱。柱狀物261可以採用金屬材料，柱狀物261不僅可以將天線層與第一電子部件120電連接，還可以將半導體封裝中的部件(例如第一電子部件120)發出的熱量迅速的傳導到外部，保證半導體封裝性能穩定。此外本實施例中，柱狀物261可以顯著的增加半導體封裝的機械強度，使半導體封裝的結構更加穩定，進一步保證半導體封裝性能和運行的穩定。透過本發明這種巧妙的設計，柱狀物261具有多種用途，無需另外單獨設計例如散熱等部件，從而使得半導體封裝的結構更加輕巧，降低封裝重量，提高封裝運行穩定性。
在半導體封裝1100的製造方法的實施例中，可以首先形成第一基板610，然後將第一電子部件120設置在第一基板610上，然後在第一基板610上形成柱狀物261。然後透過使用類似於第12A圖的方式，第二層結構630，嵌入在第二層結構630中的第一天線層640和嵌入在第二層結構630中的第二天線層840透過載體(圖未示)傳遞到柱狀物261。。
第19圖示出了根據本發明另一實施例的半導體封裝1200的圖示。半導體封裝1200包括第一基板610，第一電子部件120，第一層結構1120，第二層結構630，第一天線層640，至少一個導電接頭150和第二天線層840。
在本實施例中，第一電子部件120設置在第一基板610的基板下表面610b上並從第一基板610暴露。在另一實施例中，另一第一電子部件120可設置在基板上方第一基板610的基板上表面610u並從第一層結構1120暴露。本實施例中半導體封裝具有與第18圖所示的半導體封裝類似的優點，此外將第一電子部件120設置在基板下表面610b上，可以進一步加快第一電子部件120的散熱，保證半導體封裝的性能和運行的穩定。
在半導體封裝1100的製造方法的一個實施例中，可以首先形成第一基板610，然後透過類似於第12A圖的方式在第一基板610上形成柱狀物261，然後第二層結構630，嵌入第二層結構630中的第一天線層640和嵌入第 二層結構630中的第二天線層840透過載體(圖未示)傳遞到柱261，然後第一電子部件120設置在第一基板610的基板下表面610b上。
第20圖示出了根據本發明另一實施例的半導體封裝1200的圖示。半導體封裝1300包括第一基板610，第一電子部件120，第一層結構1320，第二層結構630，第一天線層640，至少一個導電接頭150和第二天線層840。
在本實施例中，第一層結構1320包括第二基板921。第二基板921包括至少一個柱狀物261和基板材料9211，其中柱狀物261穿過基板材料9211以將第二天線層840與第一基板610電連接。第二基板921具有接收部分921r，並且沒有物理材料填充接收部分921r(接收部分921r內可以是空氣或其他氣體等)。第一電子部件120設置在接收部分921r內並從接收部分921r暴露。採用本實施例的方式，設有基板材料9211可以進一步增加半導體封裝的機械性能，提高半導體封裝的機械強度和結構穩定性。第一電子部件120沒有被其他材料覆蓋或封裝可以使第一電子部件120上的熱量散發的更快，保證它的性能穩定。
在半導體封裝1300的製造方法的一個實施例中，可以首先形成第一基板610，然後將第一電子部件120設置於第一基板610上，然後將第二基板921設置於第一基板610上然後，然後第二層結構630，嵌入在第二層結構630中的第一天線層640和嵌入在第二層結構630中的第二天線層840透過載體(圖未示)傳遞到第二基板921。
第21圖示出了根據本發明另一實施例的半導體封裝1400的圖示。半導體封裝1400包括第一基板610，第一電子部件120，複數個第一層結構1120，複數個第二層結構630，複數個第一天線層640，至少一個導電接頭150和複數個第二天線層840。
在本實施例中，第一層結構1120中的一個堆疊到第一基板610， 第二層結構630中的一個堆疊到該第一層結構1120，第一層結構1120中的另一個堆疊到該第二層結構630，第二層結構630中的另一個堆疊到該另一個第一層結構1120。本實施例中的半導體封裝具有與第19圖所示的半導體封裝類似的優點，此外本實施例中半導體封裝可以堆疊更多的部件，從而提高半導體封裝的整合度，提高半導體封裝的性能。
第22圖示出了根據本發明另一實施例的半導體封裝1500的圖示。半導體封裝1500包括第一基板610，第一電子部件120，第一層結構920和1320，複數個第二層結構630，複數個第一天線層640，至少一個導電接頭150和複數個第二天線層840。
在本實施例中，第一層結構920堆疊至第一基板610，第二層結構630中的一個堆疊至該第一層結構920，第一層結構1320堆疊至該第二層結構630，另一個第二層結構630堆疊到該第一層結構1320。本實施例中的半導體封裝具有與第20圖所示的半導體封裝類似的優點，此外本實施例中半導體封裝可以堆疊更多的部件，從而提高半導體封裝的整合度，提高半導體封裝的性能。
如上所述(例如第21圖和第22圖所示的示例中)，第一層結構(例如第21圖中的第一層結構1120，第22圖中的第一層結構920，第一層結構1320)的數量可以是複數個，第二層結構(例如第21圖和第22圖中的第二層結構630)的數量可以是複數個，其中第一層結構中的一個可以設置在第一基板和第二層結構中的一個之間，以及第一層結構中的另一個可以設置在兩個第二層結構之間，其中第一層結構可以在第21圖和第22圖中的第一層結構1120，第一層結構920，第一層結構1320中任意選取，並且向上堆疊的其他的第一層結構可以繼續在三者中任意選取。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解 的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
600‧‧‧半導體封裝
120‧‧‧第一電子部件
150‧‧‧導電接頭
610‧‧‧第一基板
610u‧‧‧基板上表面
620‧‧‧第一層結構
621‧‧‧第一封裝體
621u‧‧‧第一層上表面
630‧‧‧第二層結構
630u‧‧‧第二層上表面
631‧‧‧第二封裝體
631b‧‧‧第二層下表面
640‧‧‧第一天線層
640u‧‧‧第一天線上表面

Claims (12)

  1. 一種半導體封裝，包括：第一基板；第一層結構；第二層結構；第一天線層，形成在該第一層結構和該第二層結構中的至少一個上；第二天線層，形成在該第一層結構和該第二層結構中的至少一個上；其中該第一層結構形成在該第一基板和該第二層結構之間。
  2. 如申請專利範圍第1項所述的半導體封裝，其中該第二層結構具有第二層上表面，該第一天線層具有與該第二層上表面齊平的第一天線上表面。
  3. 如申請專利範圍第2項所述的半導體封裝，其中該第二層結構具有第二層下表面，該第二天線層具有與該第二層下表面齊平的第二天線下表面。
  4. 如申請專利範圍第1項所述的半導體封裝，其中該第一層結構包括具有第一層上表面的第一封裝體，該第二層結構包括第二封裝體，該第二封裝體具有直接接觸該第一層上表面的第二層下表面。
  5. 如申請專利範圍第1項所述的半導體封裝，還包括：電子部件，設置在該第一基板的基板上表面上，並由該第一層結構封裝；或/和，設置在該第一基板的基板下表面上並從該第一基板暴露。
  6. 如申請專利範圍第1項所述的半導體封裝，其中該第一層結構包括第一封裝體，該第二層結構包括第二封裝體，該第一天線層嵌入該第一封裝體和該第二封裝體的至少一個中。
  7. 如申請專利範圍第1項所述的半導體封裝，其中該第一層結構包括第二基板和第一封裝體，該第二基板具有接收部分，並且該第一封裝體填充該接收部分。
  8. 如申請專利範圍第7項所述的半導體封裝，還包括：電子部件，設置在該接收部分內並由該第一封裝體封裝；或者，設置在該接收部分內並從該第一層結構暴露。
  9. 一種半導體封裝，包括：第一基板；第一層結構，包括從該第一層結構暴露的導電柱層；第二層結構；第一天線層，形成在該第一層結構和該第二層結構中的至少一個上；第二天線層，形成在該第二層結構上；其中該第一層結構形成在該第一基板和該第二層結構之間。
  10. 如申請專利範圍第9項所述的半導體封裝，該導電柱層包括至少一個柱狀物，該柱狀物電連接該第二天線層與該第一基板。
  11. 如申請專利範圍第9項所述的半導體封裝，其中該導電柱層未由任何物理材料封裝。
  12. 如申請專利範圍第9項所述的半導體封裝，還包括：電子部件，設置在該第一基板的基板上表面上，並由該導電柱層圍繞；或/和，設置在該第一基板的基板下表面上並從該第一基板暴露。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11043730B2 (en) * 2018-05-14 2021-06-22 Mediatek Inc. Fan-out package structure with integrated antenna
TWI707408B (zh) 2019-04-10 2020-10-11 力成科技股份有限公司 天線整合式封裝結構及其製造方法
CN112038779B (zh) * 2020-09-08 2023-05-16 日月光半导体制造股份有限公司 天线半导体封装装置及其制造方法
CN115623677A (zh) * 2021-07-14 2023-01-17 鹏鼎控股(深圳)股份有限公司 天线封装结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201707181A (zh) * 2015-08-05 2017-02-16 聯發科技股份有限公司 半導體封裝、半導體設備及半導體封裝的製造方法
TW201712813A (zh) * 2015-09-21 2017-04-01 聯發科技股份有限公司 半導體封裝、半導體元件及其製造方法
TW201735144A (zh) * 2015-12-31 2017-10-01 聯發科技股份有限公司 半導體封裝、半導體裝置及半導體封裝的製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009266979A (ja) * 2008-04-24 2009-11-12 Shinko Electric Ind Co Ltd 半導体装置
US8718550B2 (en) * 2011-09-28 2014-05-06 Broadcom Corporation Interposer package structure for wireless communication element, thermal enhancement, and EMI shielding
US9153542B2 (en) * 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US9773742B2 (en) * 2013-12-18 2017-09-26 Intel Corporation Embedded millimeter-wave phased array module
US20160329299A1 (en) * 2015-05-05 2016-11-10 Mediatek Inc. Fan-out package structure including antenna
WO2017111768A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Microelectronic devices designed with efficient partitioning of high frequency communication devices integrated on a package fabric

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201707181A (zh) * 2015-08-05 2017-02-16 聯發科技股份有限公司 半導體封裝、半導體設備及半導體封裝的製造方法
TW201712813A (zh) * 2015-09-21 2017-04-01 聯發科技股份有限公司 半導體封裝、半導體元件及其製造方法
TW201735144A (zh) * 2015-12-31 2017-10-01 聯發科技股份有限公司 半導體封裝、半導體裝置及半導體封裝的製造方法

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