JP2007150154A5 - - Google Patents

Claims (9)

1. 第１上面、及び前記第１上面とは反対側の第１下面を有する第１ベース基板と、
   第１主面、前記第１主面に形成された第１パッド、及び前記第１主面とは反対側の第１裏面を有し、前記第１ベース基板上に配置された第１半導体チップと、
   前記第１半導体チップを封止する第１樹脂層と、
   前記第１パッドと電気的に接続された第１配線と、
   第２上面、及び前記第２上面とは反対側の第２下面を有し、前記第１半導体チップ上に配置された第２ベース基板と、
   第２主面、前記第２主面に形成された第２パッド、及び前記第２主面とは反対側の第２裏面を有し、前記第２主面が前記第１半導体チップの前記第１主面と同一方向を向くように、前記第２ベース基板上に配置された第２半導体チップと、
   前記第２半導体チップを封止する第２樹脂層と、
   前記第２パッドと電気的に接続された第２配線と、
   前記第２半導体チップ上に配置されたレジスト膜と、
   前記第１配線及び前記第２配線と電気的に接続された第３配線と、
   前記第３配線と電気的に接続され、前記第１ベース基板の前記第１下面側に配置された複数の外部端子と、
   を含むことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１半導体チップは、前記第１裏面が前記第１ベース基板の前記上面と対向するように、前記第１ベース基板上に配置され、
   前記第１樹脂層は、前記第１半導体チップの前記第１パッドが露出するように、前記第１半導体チップを封止しており、
   前記第１配線は、前記第１樹脂層上に配置され、
   前記第２ベース基板は、前記第１配線上に配置され、
   前記第２半導体チップは、前記第２裏面が前記第２ベース基板の前記第２上面と対向するように、前記第２ベース基板上に配置され、
   前記第２樹脂層は、前記第２半導体チップの前記第２パッドが露出するように、前記第２半導体チップを封止しており、
   前記第２配線は、前記第２樹脂層上に配置され、
   前記レジスト膜は、前記第２配線上に配置されていることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記第２配線上には、ビルドアップ材を介してビアランドが配置されており、
   前記ビアランドは、前記第３配線と電気的に接続されており、
   前記ビアランドの一部は、前記レジスト膜から露出されており、
   前記レジスト膜上には、複数の第３パッドを有する第３半導体チップが配置され、
   前記第１樹脂層内、前記第２ベース基板内及び前記第２樹脂層内には、第４配線が形成されており、
   前記第３半導体チップの前記複数の第３パッドのうちの一つは、前記ビアランドの前記一部と電気的に接続され、
   前記第３半導体チップの前記複数の第３パッドのうちの一つは、前記第４配線を介して前記複数の外部端子と電気的に接続されていることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記第１半導体チップ及び前記第２半導体チップは、メモリ回路を有しており、
   前記第３半導体チップは、演算処理機能を有しており、
   前記複数の外部端子の一つは、前記第４配線、前記第３半導体チップ及び前記第３配線を介して、前記第１半導体チップ及び前記第２半導体チップと電気的に接続されていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記第３配線は、前記第２ベース基板内に形成され、前記第１配線と電気的に接続された第１スルーホール配線と、前記第２樹脂層内に形成され、前記第２配線と電気的に接続された第２スルーホール配線とを有し、
   前記第２ベース基板の厚さは、前記第２樹脂層の厚さとほぼ同じ厚さであることを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、
   前記第１半導体チップ及び前記第２半導体チップは、ダブル・データ・レート・シンクロナスＤＲＡＭであることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記第１半導体チップと前記第２半導体チップとの間には、プレーン層が配置されていることを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記プレーン層は、ＧＮＤ層であることを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   前記第３半導体チップは、前記複数の第３パッドが形成された第３主面と、前記第３主面とは反対側の第４主面とを有し、
   前記第３半導体チップは、前記第３主面が前記レジスト膜と対向するように、前記レジスト膜上に配置されていることを特徴とする半導体装置。