CN100449755C - 三维半导体封装,以及用于其中的间隔芯片 - Google Patents

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Abstract

在三维半导体封装中，逻辑电路芯片(36；60；90；118；144；172；178B)具有在其上表面上形成的多个上电极引脚，并且间隔芯片(44；70；98；126；152；180A；180B)贴装逻辑电路芯片上。间隔芯片具有形成在其下表面上的多个下电极引脚，和形成在其上表面上并且电气连接到其各下电极引脚的多个上电极引脚。进行在逻辑电路芯片上贴装间隔芯片，从而使间隔芯片的下电极引脚结合到逻辑电路芯片的上电极引脚，以由此在其间建立电气连接。存储芯片(42；68；96；124；150A；178A；178C)贴装在间隔芯片上，并且具有形成在其表面上的多个电极引脚。进行在间隔芯片上贴装存储芯片，从而使存储芯片的电极引脚结合到间隔芯片的上电极引脚，以由此在其间建立电气连接。

Description

三维半导体封装，以及用于其中的间隔芯片
技术领域
本发明涉及一种三维半导体封装，称为片上芯片(COC)型半导体封装，其包含封装板和在封装板上一个层叠在另一个的顶部的至少两个大规模集成(LSI)芯片。具体地，本发明可以有利地并顺利地应用于包含大容量存储芯片的专用的或定做的三维半导体封装。
背景技术
常规地，诸如微处理单元芯片等的大规模集成(LSI)逻辑电路芯片，以及诸如动态随机存取存储器(DRAM)芯片等的大规模集成(LSI)存储芯片已经通过单独的生产工艺被制造，并且逻辑电路芯片和存储芯片布置在布线板上从而在逻辑电路芯片和存储芯片之间建立电气连接。但是，逻辑电路芯片和存储芯片应该用单独的生产工艺制造没有技术原因。因此，最近，片上系统(SOC)型半导体封装已经被开发出来以满足对诸如移动电话、数码照相机(DSC)、数码摄像机(DVC)、数字视频光盘(DVD)、桌面视频系统(DTV)、多点控制单元(MCU)等等的各种电子工具的更高性能、更小和更轻尺寸、更高速度的需求。也就是说，在SOC型半导体封装中，LSI逻辑电路芯片和LSI存储芯片二者作为一个芯片制作，从而实现更高性能、更小和更轻尺寸、以及更高的速度的需求。
另一方面，由于LSI工艺技术的进展和前进，能够制造具有128或256M位的大容量和几百量级的多个引脚的存储芯片。然而，由于当具有大容量(128或256M位)的存储器被包含在每个SOC型半导体封装的芯片中时，SOC型半导体封装的成品率相当差，所以在SOC型半导体封装的芯片中非常困难或不可能将要制作的存储器的容量增加到128或256M位。注意，通常来说，包含在SOC型半导体封装的芯片中的存储器的容量不会超过128M位。
在这些情况下，开发了系统封装(SIP)型半导体封装。在此SIP型半导体封装中，由单独的生产工艺制造的LSI逻辑电路芯片和LSI存储芯片两维或三维地提供在具有在其上形成的布线布局图形的封装板上，并且逻辑电路芯片和存储芯片的每个都用多个结合线电气地连接到封装板的布线布局图形上，以由此在逻辑电路芯片和存储芯片之间建立电气连接。此后，逻辑电路芯片和存储芯片用合适的树脂材料浇铸并密封。
但是，在SIP型半导体封装中，由于包括在布线布局图形和结合线中的电容和电阻的增加，所以不能获得如SOC型半导体封装那样的相同程度的性能。注意，在SIP型半导体封装中，电容可以落在20pF到50pF的范围内。
因此，开发了片上芯片(COC)型三维半导体封装，例如，如JP-A-H10-107202、JP-A-2000-260934和JP-A-2002-334967。COC三维型半导体封装包含一个层叠在另一个上的至少两个芯片。
例如，在JP-A-H10-107202中，两个芯片之一被制作为具有形成在其上表面的多个电极焊盘以及结合在电极焊盘上的多个金属凸点的倒置型LSI芯片。另一个LSI芯片的特征是比倒置型LSI芯片更大的尺寸，并且具有沿其上表面周边形成的多个结合焊盘，和被周围的结合焊盘包围的上表面的中央区域上形成的多个电极焊盘。
倒置型LSI芯片被倒置并贴装在较大的LSI芯片上，从而倒置型LSI芯片的金属凸点被结合到较大的LSI芯片的电极焊盘上，从而制得包括一个层叠在另一个上的LSI芯片的半导体模块。
在制得半导体模块之后，其与引线框结合，并且较大的LSI芯片的周围的结合焊盘的每一个都通过诸如金线等结合线电气地连接到引线框的相应的引脚上。此后，与引线框结合的半导体模块被用合适的树脂材料密封和浇铸，从而完成了COC型半导体封装的制作。
在该常规COC型半导体封装中，由于两个LSI芯片通过小金属凸点的中介物电气地和直接地彼此连接，包括在金属凸点中的电容与上述SIP型半导体封装相比变得相当小。注意，通常，在COC型半导体封装中，包括在金属凸点中的电容在1pF量级。这样，COC型半导体封装可以有如上述SOC型半导体封装那样的高工作速度的特征。
但是，前述COC型半导体封装受到限制，即倒置型LSI芯片必须比贴装倒置LSI芯片的另一个LSI芯片小，因为结合线的结合焊盘必需不被倒置型LSI芯片覆盖。
发明内容
因此，本发明的一个主要目标是提供一种片上芯片型三维半导体封装，其能够构造为基本上不受在其中使用的倒置型大规模集成芯片的尺寸的限制。
本发明的另一个目标是提供一种包括在这样的片上芯片型三维半导体封装中的间隔芯片。
根据本发明的第一方面，提供一种三维半导体封装，其包含：第一半导体芯片，其具有在其上表面上形成的多个上电极引脚；间隔芯片，其贴装在第一半导体芯片上并且具有形成在其下表面上的多个下电极引脚和形成在其上表面上并与其各下电极引脚电气连接的多个上电极引脚，进行在第一半导体芯片上贴装间隔芯片从而使间隔芯片的下电极引脚结合到第一半导体芯片的上电极引脚，以由此在其间建立电气连接；以及第二半导体芯片，其贴装在间隔芯片上并且具有形成在其表面上的多个电极引脚，进行在间隔芯片上贴装第二半导体芯片从而使第二半导体芯片的电极引脚结合到间隔芯片的上电极引脚，以由此在其间建立电气连接。
三维半导体封装还包含在其上贴装第一半导体芯片的布线板。在这种情况下，第一半导体芯片可以具有沿着其表面的周边形成的多个周围电极引脚，并且可以进行在布线板上贴装第一半导体芯片从而第一半导体芯片的周围电极引脚通过电线被电气连接到布线板的电极引脚。
在三维半导体封装中，第二半导体芯片的尺寸可以大于间隔芯片的尺寸，并且由于在第一半导体芯片和第二半导体芯片之间插入间隔芯片，所以确保了在间隔芯片上贴装第二半导体芯片而不会干扰电线。
三维半导体封装可以还包含模制树脂封，其包围着第一半导体芯片、间隔芯片、第二半导体芯片以及第一和第二半导体芯片和间隔芯片的电极引脚。
间隔芯片可以具有形成在其中的多个通路栓(via plug)从而在间隔芯片的下和上表面上形成的下电极和上电极引脚之间建立各电气连接。
间隔芯片的各下电极引脚可以被限定为结合在通路栓的下端面的下金属凸点。而且，间隔芯片的各上电极引脚可以被限定为结合在通路栓的上端面的上金属凸点。
间隔芯片的各下电极引脚可以被限定为通路栓的下端面。而且，间隔芯片的各上电极引脚可以被限定为通路栓的上端面。
通路栓可以布置为通路栓的下端面与第一半导体芯片的上电极引脚的排列具有镜像关系，并且通路栓的上端面与第二半导体芯片的电极引脚的排列具有镜像关系。
间隔芯片可以具有形成在其下表面上并且电气连接到通路栓的下布线布局图形。在这种情况下，间隔芯片的下电极引脚可以限定在下布线布局图形上，从而间隔芯片的下电极引脚的排列和第一半导体芯片的电极引脚的排列之间具有镜像关系。可选的，间隔芯片的一部分下电极引脚可以限定在下布线布局图形上，从而在间隔芯片的下电极引脚的排列和第一半导体芯片的电极引脚的排列之间具有镜像关系。
间隔芯片可以具有形成在其上表面上并且电气连接到通路栓的上布线布局图形。在这种情况下，间隔芯片的上电极引脚可以限定在上布线布局图形上，从而间隔芯片的上电极引脚的排列和第二半导体芯片的电极引脚的排列之间具有镜像关系。可选的，间隔芯片的一部分上电极引脚可以限定在上布线布局图形上，从而在间隔芯片的上电极引脚的排列和第二半导体芯片的电极引脚的排列之间具有镜像关系。
三维半导体封装还可以包含贴装第一半导体芯片的另一个半导体芯片。在这种情况下，第一半导体芯片具有形成在其下表面上的多个下电极引脚，并且另一个半导体芯片具有形成在其上表面上的多个上电极引脚。进行在另一个半导体芯片上贴装第一半导体芯片从而第一半导体芯片的各下电极引脚被结合到另一个半导体芯片的上电极引脚，以由此在其间建立电气连接。
根据本发明的第二方面，在第一半导体芯片和第二半导体芯片之间插入间隔芯片以在其间建立电气连接。间隔芯片包含衬底，该衬底具有形成在其下表面上的多个下电极引脚和形成在其上表面上并且电气连接到其各下电极引脚的多个上电极引脚，以及形成在衬底中的多个通路栓，通路栓建立了形成在衬底的下和上表面上的下电极和上电极引脚之间的各电气连接。间隔芯片的下电极引脚布置为与形成在第一半导体芯片上的电极引脚的排列具有镜像关系，并且间隔芯片的上电极引脚布置为与形成在第二半导体芯片上的电极引脚的排列具有镜像关系。
衬底的各下电极引脚可以限定为结合在通路栓的下端面的下金属凸点，衬底的各上电极引脚可以限定为结合在通路栓的上端面的上金属凸点。而且，衬底的各下电极引脚可以限定为通路栓的下端面，衬底的各上电极引脚可以限定为通路栓的上端面。
通路栓可以被布置为使得通路栓的下端面与第一半导体芯片的电极引脚的排列具有镜像关系，通路栓的上端面与第二半导体芯片的电极引脚的排列具有镜像关系。
衬底可以具有形成在其下表面上并电气连接到通路栓的下布线布局图形。在这种情况下，衬底的下电极引脚可以限定在下布线布局图形上，使得衬底的电极引脚的排列和第一半导体芯片的电极引脚的排列之间是镜像关系。可选择的，衬底的下电极引脚的一部分可以限定在下布线布局图形上，使得衬底的下电极引脚的排列和第一半导体芯片的电极引脚的排列之间是镜像关系。
衬底可以具有形成在其上表面上并且电气连接到通路栓的上布线布局图形。在这种情况下，衬底的上电极引脚可以限定在上布线布局图形上，从而使间隔芯片的上电极引脚的排列和第二半导体芯片的电极引脚的排列之间是镜像关系。可选择的，衬底的上电极引脚的一部分可以限定在上布线布局图形上，从而使间隔芯片的上电极引脚的排列和第二半导体芯片178C的电极引脚的排列之间是镜像关系。
优选地，衬底由与第一和第二半导体芯片相同的半导体材料构成。
附图说明
参考附图，从下面进行的说明中将更清楚地理解上述目的和其他目的，其中：
图1是典型的现有技术的片上芯片(COC)型三维半导体封装结构的局部剖面图；
图2是现有技术的COC型三维半导体封装的半组合的侧视图，包括封装板、贴装于其上的大规模集成(LSI)逻辑电路芯片、以及由于存储芯片的尺寸大于逻辑电路芯片的尺寸而不能贴装在逻辑电路芯片上大规模集成(LSI)存储芯片；
图3是根据本发明的COC型三维半导体封装的第一实施例的局部剖面图；
图4是图3所示的COC型半导体封装的第一实施例的放大视图；
图5是根据本发明的COC型三维半导体封装的第二实施例的局部剖面图；
图6是图5所示的COC型半导体封装的第二实施例的放大视图；
图7是用在图5和6所示的COC型三维半导体封装中的LSI逻辑电路芯片的平面图；
图8是用在图5和6所示的COC型三维半导体封装中的LSI存储芯片的平面图；
图9是用在图5和6所示的COC型三维半导体封装中的间隔芯片的上平面图；
图10是图9所示的间隔芯片的下平面图；
图11是根据本发明的COC型三维半导体封装的第三实施例的修改的局部剖面图；
图12是根据本发明的COC型三维半导体封装的第三实施例的局部剖面图；
图13是根据本发明的COC型三维半导体封装的第四实施例的局部剖面图；
图14是图13的局部放大图；
图15根据本发明的COC型三维半导体封装的第五实施例的局部剖面图；
图16是图15的局部放大图；
图17根据本发明的COC型三维半导体封装的第六实施例的局部剖面图；
图18是图17的局部放大图；
图19A是硅片的局部剖面图，示出了用于制造根据本发明的多个间隔芯片的制造方法的第一实施例的第一典型步骤；
图19B是局部剖面图，与图19A相似，示出了根据本发明的制造方法的第一实施例的第二典型步骤；
图19C是局部剖面图，与图19B相似，示出了根据本发明的制造方法的第一实施例的第三典型步骤；
图19D是局部剖面图，与图19C相似，示出了根据本发明的制造方法的第一实施例的第四典型步骤；
图19E是局部剖面图，与图19D相似，示出了根据本发明的制造方法的第一实施例的第五典型步骤；
图19F是局部剖面图，与图19E相似，示出了根据本发明的制造方法的第一实施例的第六典型步骤；
图19G是局部剖面图，与图19F相似，示出了根据本发明的制造方法的第一实施例的第七典型步骤；
图20A是局部剖面图，与图19D相似，示出了用于制造根据本发明的多个间隔芯片的制造方法的第二实施例的第五典型步骤；
图20B是局部剖面图，与图20A相似，示出了根据本发明的制造方法的第二实施例的第六典型步骤；
图20C是局部剖面图，与图20B相似，示出了根据本发明的制造方法的第二实施例的第七典型步骤；
图21A是局部剖面图，与图20B相似，示出了用于制造根据本发明的多个间隔芯片的制造方法的第三实施例的第七典型步骤；
图21B是局部剖面图，与图21A相似，示出了根据本发明的制造方法的第三实施例的第八典型步骤；
图21C是局部剖面图，与图21B相似，示出了根据本发明的制造方法的第三实施例的第九典型步骤；
图21D是局部剖面图，与图21C相似，示出了根据本发明的制造方法的第三实施例的第十典型步骤。
具体实施方式
在说明本发明的具体实施例之前，为了更好的理解本发明，将参考附图1和2说明典型的现有技术的片上芯片(COC)型三维半导体封装。
COC型三维半导体封装包括矩形布线板10，通常称作插入板或封装板。封装板10具有穿过其中形成多个通路栓(不可见的)，和多个焊球12，每个焊球都结合在相应的通路栓的下端面，每个通路栓的上端面限定了引脚焊盘。注意，在图1和2中，封装板10以侧视图示出。
COC型三维半导体封装还包括贴装在封装板10上的矩形半导体芯片或大规模集成(LSI)逻辑电路芯片14，诸如专用集成电路/微处理器单元(ASIC/MPU)等。逻辑电路芯片14具有形成在其上表面的中央区域上的多个电极焊盘(未示出)，和沿其上表面的周边形成的多个结合焊盘(未示出)。逻辑电路芯片14具有结合在其电极焊盘上的多个金属凸点16。而且，使用丝焊机，将逻辑电路芯片14的各结合焊盘通过结合线18电气地连接到封装板10的通路栓的顶面。注意，在图1和2中，逻辑电路芯片14以侧视图示出。
COC型三维半导体封装还包括贴装在逻辑电路芯片14上的另一个矩形半导体芯片或大规模集成(LSI)存储芯片20，诸如具有例如128M位的大容量的动态随机存取存储芯片。特别地，存储芯片20制成倒置(倒装芯片)型存储芯片，并且具有形成在其上表面的多个电极焊盘，这些电极焊盘的排列与逻辑电路芯片14的电极焊盘的排列具有镜像关系。而且，存储芯片20具有结合在其电极焊盘上的多个金属凸点22。在图1中，存储芯片20以侧视图示出。
这样，通过将存储芯片20面向下放置，能够进行存储芯片20的贴装，从而通过使用例如超声压焊工艺或热压焊工艺，将存储芯片20的金属凸点22结合在逻辑电路芯片14的金属凸点16上，以由此建立其间的电气连接，如图1所示。
在完成存储芯片20的贴装之后，通过使用例如传递模塑工艺，用合适的树脂材料密封和浇铸逻辑电路芯片14和存储芯片20，以由此制造包围了芯片14和20以及金属凸点16和22的模制树脂封24。这样，完成了如图1所示的COC型半导体封装的制作。注意，在图1中，模制树脂封24剖面图示出。
该COC型半导体封装的特征是具有更高的工作速度，因为半导体芯片14和20通过小的金属凸点16和22的中介物相互电气连接起来，即，因为包括在金属凸点16和22中的电容和电阻相当小。
但是，如图2所示，具有例如256M位的大容量的LSI芯片20’不能贴装在逻辑电路芯片14上，因为大容量存储芯片20’具有比逻辑电路芯片14更大的尺寸。也就是说，当使用大容量存储芯片20’时，不能够使各结合线18结合到形成在逻辑电路芯片14上的结合焊盘上。注意，在图2中，大容量存储芯片20’以侧视图示出，并且标号22’表示结合到存储芯片20’的电极焊盘上的金属凸点。
第一实施例
参考图3和图4，现在说明根据本发明的COC型三维半导体封装的第一实施例。
为了制造图3所示的COC型三维半导体封装，首先，制备矩形布线板或封装板26。此封装板26包含由合适的绝缘材料构成的板体28，绝缘材料诸如环氧基树脂、聚酰亚胺基树脂、聚酰胺基树脂、玻璃纤维环氧树脂、陶瓷等。可选地，板体28可以由诸如环氧基树脂、聚酰亚胺基树脂、聚酰胺基树脂等合适的树脂材料构成的绝缘带制成。注意，在图3和4中，封装板26以剖面图示出。
在本实施例中，封装板26具有在其中央区域的板体28的上表面上形成的热扩散层30，并且热扩散层30由表现出优良导热性的诸如铜(Cu)、铝(Al)等合适的金属材料制成。
此外，封装板26具有形成在板体28的中央区域中的多个热沉栓32A，以及包围着其中央区域的板体28的矩形周边区域中形成的多个通路栓32B。热沉栓32A和通路栓32B可以由表现出优良导热性的合适的金属材料制成，诸如铜(Cu)、铝(Al)等。每个热沉栓32A在其上端面整体地连接到热扩散层30上。每个通路栓32B在其上端面暴露在外面，上端面作为电极引脚或焊盘。
如图3和4所示，封装板26具有在它们下端面结合到热沉栓32A的多个金属球34A和在它们的下端面结合到通路栓32B的多个金属球34B。金属球34A和34B彼此相同，并且由诸如金(Au)、铜(Cu)、铅/锡合金(Pb/Sn)等合适的金属材料制成。简而言之，形成封装板26为在球栅阵列(BGR)型半导体封装中使用。注意，在本实施例中，每个金属球34A作为热沉球。
在制备封装板26之后，制备矩形半导体芯片36。在本第一实施例中，半导体芯片36包含LSI逻辑电路芯片，诸如ASIC/MPU等。半导体芯片36可以具有落在在5mm2到8mm2范围中的矩形面积，并且可以通过使用各种公知工艺从单晶硅片制得。与前述逻辑电路芯片14相似，半导体芯片36具有沿其上表面的周边形成的多个电极引脚或焊盘(未示出)，以及被周边的电极焊盘所包围的上表面的中央区域上形成的多个电极引脚或焊盘(未示出)。半导体芯片36具有结合在其电极焊盘上的多个金属凸点38，每个金属凸点38作为电极引脚。每个金属凸点38优选地由金(Au)构成，并且可以具有落在从20μm到30μm范围内的直径。注意，在图3和4中，半导体芯片36以侧视图示出。
从图3和4中可以明显看出，半导体芯片36贴装于形成在封装板26上的热扩散层30上。然后，使用丝焊机，将逻辑电路36的每个周边电极焊盘通过电线或结合线40电气连接到封装板26的相应通路栓32B的上端面，通路栓32B的每个上端面作为电极引脚。电线40可以是诸如金线、铝线等合适的金属线。注意，可以用包括多种导线的柔性布线带代替电线40。
此后，制备另一个矩形半导体芯片42和矩形间隔芯片44，通过中介物间隔芯片44使半导体芯片42电气连接到半导体芯片36上，如图3所示。注意，在图3和4中，半导体芯片42以侧视图示出，间隔芯片44以剖面图示出。
在本第一实施例中，通过使用各种公知工艺从单晶硅片制作半导体芯片42作为倒置(倒装芯片)型的动态随机存取存储器(DRAM)，并且其具有256M位的大容量。半导体芯片42可以具有落在从8mm2到10mm2范围内的矩形面积。也就是说，从图3和4中可以明显看出，半导体芯片42的特征是具有比半导体芯片36更大的尺寸。半导体芯片42具有形成在其上表面上的多个电极焊盘，这些电极焊盘的排列与逻辑电路36的电极焊盘的排列有镜像关系。此外，半导体芯片42具有结合到其电极焊盘的多个金属凸点46，并且每个金属凸点46作为电极引脚。与半导体芯片36的凸点38相似，每个金属凸点46优选地由金(Au)制成，并且具有落在从20μm到30μm范围内的直径。
另一方面，间隔芯片44包括矩形单晶硅衬底48，其可以具有落在从100μm到130μm范围内的厚度，以及落在从4mm2到6mm2范围内的矩形面积。也就是说，间隔芯片44具有比半导体芯片36和半导体芯片42二者小的尺寸。间隔芯片44具有形成在硅衬底48中的多个通路栓50，并且具有结合在通路栓50的各下端面的多个下金属凸点52，以及结合在通路栓50的各上端面的多个上金属凸点54，每个上和下金属凸点52和54作为电极引脚。每个通路栓50由诸如铜(Cu)等合适的金属材料制成，并且具有在10μm量级的直径。每个下和上金属凸点52和54优选地由金(Au)制成，并且可以具有落在20μm到30μm范围内的直径。下金属凸点52的排列与半导体芯片36的金属凸点38的排列具有镜像关系，上金属凸点54的排列与半导体芯片42的金属凸点46的排列具有镜像关系。注意，间隔芯片44可以象下文详细陈述的那样从单晶硅片制得。
这样，如图3显示的最佳情况，间隔芯片44能够被贴装在半导体芯片36上，从而间隔芯片44的各下金属凸点52结合到半导体芯片36的金属凸点38上。此外，半导体芯片42可以被贴装在间隔芯片44上，从而半导体芯片42的各金属凸点46结合到间隔芯片44的上金属凸点54上，而不妨碍电线或结合线40，这是由于在半导体芯片36和半导体芯片42之间插入了间隔芯片44。
注意，金属凸点52与金属凸点38的结合和金属凸点46与金属凸点54的结合可以使用例如超声波压焊工艺或热压焊工艺进行。
在完成半导体芯片42的贴装之后，通过使用例如传递模塑工艺，用诸如环氧树脂、聚氨酯树脂、酚醛树脂等合适的树脂材料密封并浇铸半导体芯片36、间隔芯片44以及半导体芯片42，以由此制成包围了芯片36、42和44以及金属凸点38、46、52和54的模制树脂封56。这样，完成了如图3所示的COC型半导体封装的制作。注意，在图3中，模制树脂封56以剖面图示出。
前述的第一实施例有利地应用于逻辑电路和存储芯片36和42的每一个都制成通用芯片的情况，因为半导体芯片36和半导体芯片42二者能预先设计从而在半导体芯片36的金属凸点38的排列和半导体芯片42的金属凸点46的排列之间建立有镜像关系。
第二实施例
参考图5至10，下面说明根据本发明的COC型三维半导体封装的第二实施例。
为制造图5所示的COC型三维半导体封装，首先，制备矩形布线板或封装板58。此封装板58与前述第一实施例中使用的封装板26基本上相同。在图5和6中，形成封装板58的各种元件用与图3和4中相同的标号表示。也就是说，封装板58包括板体28、形成在板体28的其中央区域的上表面上的热扩散层30、形成在板体28的中央区域中的多个热沉栓32A、以及形成在板体28的包围着其中央区域的矩形周边区域中的多个通路栓32B，每个热沉栓32A在其上端面整体地连接到热扩散层30。此外，封装板58具有在其下端面结合到热沉栓32A的多个金属凸点34A和在其下端面结合到通路栓32B的多个金属球34B。注意，在图5和6中，封装板58以剖面图示出。
在制备封装板58之后，制备矩形半导体芯片60。与前述第一实施例相似，半导体芯片60包含诸如ASIC/MPU等的LSI逻辑电路芯片。此外，半导体芯片60可以具有落在5mm2到8mm2范围中的矩形面积，并且可以通过使用各种公知工艺从单晶硅片制得。注意，在图5和6中，半导体芯片60以侧视图示出。
参考图7，半导体芯片60以平面视图示出。如此图所示，半导体芯片60具有沿其上表面的周边形成的多个电极引脚或焊盘62，以及被周边的电极焊盘62所包围的上表面的中央区域上形成的多个电极引脚或焊盘(在图7中不可见)。半导体芯片60具有结合在其电极焊盘上的多个金属凸点64，每个金属凸点64作为电极引脚。与第一实施例相似，每个金属凸点64优选地由金(Au)构成，并且可以具有落在从20μm到30μm范围内的直径。
注意，在图7所示的例子中，通常用标号64A所表示的一组金属凸点64作为数据总线、地址总线、控制总线等的引脚；通常用标号64B表示的一组金属凸点64作为电源和地的引脚；以及通常用标号64C表示的一组金属凸点64作为输入/输出接口的引脚。
从图5和6中可以明显看出，半导体芯片60贴装于形成在封装板58上的热扩散层30上。然后，将半导体芯片60的每个周边电极焊盘62通过电线或结合线66电气连接到封装板58的相应通路栓32B的上端面，电线可以是诸如金线、铝线等合适的金属线。
此后，制备另一个矩形半导体芯片68和矩形间隔芯片70，通过中介物间隔芯片70使半导体芯片68电气连接到半导体芯片60上，如图5所示最佳情况。与前述第一实施例相似，半导体芯片68是通过使用各种公知工艺从单晶硅片制得作为倒置(倒装芯片)型的DRAM，并且其具有256M位的大容量。此外，半导体芯片68可以具有落在从8mm2到10mm2范围内的矩形面积。
参考图8，半导体芯片68以平面图示出。如此图所示，半导体芯片68具有沿其上表面上的相对侧形成的多个测试焊盘72，以及形成在其上表面的中心区域上的多个电极焊盘(在图8中不可见)。半导体芯片68具有结合到其电极焊盘的多个金属凸点74，并且每个金属凸点74作为电极引脚。与第一实施例相似，每个金属凸点74优选地由金(Au)制成，并且具有落在从20μm到30μm范围内的直径。
注意，测试焊盘72用于在其制作之后测试半导体芯片68。此外，注意，在图8所示的例子中，通常用标号74A所表示的一组金属凸点74作为数据总线、地址总线、控制总线等的引脚；通常用标号74B表示的一组金属凸点74作为电源和地的引脚；以及通常用标号74C表示的一组金属凸点74作为输入/输出接口、电源和地的引脚。
与前述第一实施例相似，间隔芯片70包括矩形单晶硅衬底76，其可以具有落在从100μm到130μm范围内的厚度，以及落在从4mm2到6mm2范围内的矩形面积。此外，间隔芯片70具有形成在硅衬底76中的多个通路栓78，以及形成在硅衬底76的下表面上并且电气连接到通路栓78的下端面的布线布局图形80。与前述通路栓50相似，每个通路栓78由诸如铜(Cu)等合适的金属材料制成，并且具有在10μm量级的直径。此外，布线布局图形80由诸如铜(Cu)、铝(Al)等合适的金属材料制成，并且包括多个导电路径80A，每个导电路径具有落在1μm到2μm范围内的宽度。间隔芯片70具有与通路栓78的各上端面结合的多个上金属凸点82，以及合适地布置并结合在布线布局图形80的多个下金属凸点84，每个上和下金属凸点82和84作为电极引脚。注意，间隔芯片70可以象下文详细陈述的那样从单晶硅片制得。
参考图9，间隔芯片70以顶视图示出。从图8和图9中可以明显看出，间隔芯片70的上金属凸点82布置为与半导体芯片68的金属凸点74的排列具有镜像关系。也就是说，通路栓78布置为与半导体芯片68的金属凸点74的排列具有镜像关系。
另一方面，参考图10，间隔芯片70以底视图示出。从图7和图10中可以明显看出，下金属凸点84布置为与半导体芯片60的金属凸点64的排列具有镜像关系。换句话说，布线布局图形80设计为获得了半导体芯片60的下金属凸点64的排列和间隔芯片70的金属凸点84的排列之间的镜像关系，金属凸点84通过形成布线布局图形80的导电路径80A合适地电气连接到通路栓78的下端面。
这样，如图5所示的最佳情况，间隔芯片70能够被贴装在半导体芯片60上，从而间隔芯片70的各下金属凸点84结合到半导体芯片60的金属凸点64上。此外，半导体芯片68可以被贴装在间隔芯片70上，从而半导体芯片68的各金属凸点74结合到间隔芯片70的上金属凸点82上，而不妨碍电线或结合线66，这是由于在半导体芯片60和半导体芯片68之间插入了间隔芯片70。
在完成半导体芯片68的贴装之后，通过使用例如传递模塑工艺，用诸如环氧树脂、聚氨酯树脂、酚醛树脂等合适的树脂材料密封并浇铸半导体芯片60、间隔芯片70以及半导体芯片68，以由此制成包围了半导体芯片60、间隔芯片70、半导体芯片68以及金属凸点64、74、82和84的模制树脂封86。这样，完成了如图5所示的COC型三维半导体封装的制作。注意，在图5中，模制树脂封86以剖面图示出。
此第二实施例有利地应用于半导体芯片60和半导体芯片68之一制作为专用芯片或定做芯片的情况。
特别地，例如，当半导体芯片60制作为通用芯片或定做芯片时，并且当半导体芯片68制作为通用芯片时，半导体芯片60的多层布线布置必须包括额外的最上布线布局层，其设计为半导体芯片60的金属凸点64的排列与通用半导体芯片68的金属凸点74的排列具有镜像关系，以由此在其间建立电气连接。但是，在前述第二实施例中，由于间隔芯片70代替了额外的最上布线布局层，即，由于间隔芯片70能够建立半导体芯片60的金属凸点64的排列和通用半导体芯片68的金属凸点74的排列之间的电气连接，所以能够从逻辑电路60的多层布置中去掉额外的最上布线布局层。这样，不仅能够降低半导体芯片60的生产成本，而且可以增加半导体芯片60的设计自由度。
图11示出了图5到10所示的第二实施例的修改。注意，在图11中，与图5中相同的标号表示相同的元件。
在此修改实施例中，半导体芯片68可以具有等于或小于半导体芯片60的尺寸。也就是说，例如，半导体芯片68可以制成为具有128M位容量的动态随机存取存储器芯片。简而言之，在修改的实施例中，间隔芯片70只用于在半导体芯片60的金属凸点64的排列和通用半导体芯片68的金属凸点74的排列之间建立电气连接的目的。
第三实施例
参考图12，下面说明根据本发明的COC型三维半导体封装的第三实施例。
在此第三实施例中，COC型三维半导体封装包括矩形布线板或封装板88，其与前述第一实施例中使用的封装板26基本上相同。注意，在图12中，形成封装板88的各种元件用与图3中相同的标号表示。此外，注意，在图12中，封装板88以剖面图示出。
与上述第一和第二实施例相似，COC型半导体封装包括牢固地贴装在形成在封装板88的封装体28上的热扩散层30上的矩形半导体芯片或逻辑电路芯片90。逻辑电路芯片90具有沿其上表面的周边形成的多个电极引脚或焊盘(未示出)，通过使用丝焊机，将逻辑电路芯片90的每个周边电极焊盘用电线或结合线92电气连接到封装板88的相应通路栓32B的上端面。此外，逻辑电路芯片90具有形成在其上表面上的多个电极焊盘(未示出)，并且具有分别结合在电极焊盘上的多个金属凸点94，每个金属凸点94作为电极引脚。注意，在图12中，逻辑电路芯片90以侧视图示出。
与上述第一和第二实施例相似，在此第三实施例中，矩形半导体芯片或存储芯片96通过中介物矩形间隔芯片98电气连接到逻辑电路芯片90上。存储芯片96是倒置(倒装芯片)型的，并且通过使用各种公知工艺从单晶硅片制成具有256M位大容量的DRAM芯片。此外，间隔芯片98可以如下文详细陈述的那样从单晶硅片制成。注意，在图12中，存储芯片96以侧视图示出，并且间隔芯片98以剖面图示出。
在第三实施例中，逻辑电路芯片90和存储芯片96可以相互独立地自由设计和制作。也就是说，因为间隔芯片98设计为在逻辑电路芯片90和存储芯片96之间建立电气连接，所以能够设计和制作半导体芯片90和98中的一个而不受另一个半导体芯片设计的任何限制。
特别是，存储芯片96是倒置(倒装芯片)型的，并且具有形成在其上表面上的多个电极焊盘(未示出)。存储芯片96具有结合到形成在其上表面上的电极焊盘上的多个金属凸点100，并且每个金属凸点100作为电极引脚。
另一方面，间隔芯片98包括矩形单晶硅衬底102，形成在硅衬底102中的多个通路栓104，形成在硅衬底102的下表面上并且电气连接到通路栓104的下端面的下布线布局图形106，以及形成在硅衬底102的上表面上并电气连接到通路栓104的上端面的上布线布局图形108。间隔芯片98具有多个下金属凸点110，其合适地布置并结合在下布线布局图形106上从而下金属凸点110的排列与逻辑电路芯片90的金属凸点94的排列具有镜像关系。此外间隔芯片98具有多个上金属凸点112，其合适地布置并结合在上布线布局图形108上从而上金属凸点112的排列与存储芯片96的金属凸点100的排列具有镜像关系。注意，金属凸点110和112的每个作为电极引脚。
这样，如图12所示，间隔芯片98可以贴装在逻辑电路芯片90上，从而间隔芯片98的各下金属凸点110结合到逻辑电路芯片90的金属凸点94上。此外，存储芯片96可以贴装在间隔芯片98上从而存储芯片96的各金属凸点100结合到间隔芯片98的上金属凸点112上。
在完成存储芯片96的贴装之后，通过使用例如传递模塑工艺，用诸如环氧树脂、聚氨酯树脂、酚醛树脂等合适的树脂材料密封并浇铸逻辑电路芯片90、间隔芯片98以及存储芯片96，以由此制成包围了芯片90、96和98以及金属凸点94、100、110和112的模制树脂封114。这样，完成了如图12所示的COC型三维半导体封装的制作。注意，在图12中，模制树脂封114以剖面图示出。
第四实施例
参考图13和14，下面说明根据本发明的COC型三维半导体封装的第四实施例。
在此第四实施例中，COC型三维半导体封装包括矩形布线板或封装板116，其与前述第一实施例中使用的封装板26基本上相同。注意，在图13中，形成封装板116的各种元件用与图3中相同的标号表示。此外，注意，在图13中，封装板116以剖面图示出。
与上述第一、第二和第三实施例相似，COC型半导体封装包括牢固地贴装在形成在封装板116的封装体28上的热扩散层30上的矩形半导体芯片或逻辑电路芯片118。逻辑电路芯片118具有沿其上表面的周边形成的多个电极引脚或焊盘(未示出)，通过使用丝焊机，将逻辑电路芯片118的每个周边电极焊盘用电线或结合线120电气连接到封装板118的相应通路栓32B的上端面。此外，逻辑电路芯片118具有形成在其上表面上的多个电极焊盘(未示出)，并且具有分别结合在电极焊盘上的多个金属凸点122，每个金属凸点122作为电极引脚。注意，在图13和14中，逻辑电路芯片118以侧视图示出。
与上述第一、第二和第三实施例相似，在此第四实施例中，矩形半导体芯片或存储芯片124通过中介物矩形间隔芯片126电气连接到逻辑电路芯片118上。存储芯片124是倒置(倒装芯片)型的，并且通过使用各种公知工艺从单晶硅片制成具有256M位大容量的DRAM芯片。此外，间隔芯片可以如下文详细陈述的那样制作。注意，在图13和14中，存储芯片124以侧视图示出，并且间隔芯片126以剖面图示出。
特别是，存储芯片124具有形成在其上表面上的多个电极焊盘(未示出)，并且具有结合到形成在其上表面上的电极焊盘上的多个金属凸点128，并且每个金属凸点128作为电极引脚。
另一方面，间隔芯片126包括矩形单晶硅衬底130，形成在硅衬底130中的多个通路栓132A，形成在硅衬底130中的多个通路栓132B，以及形成在硅衬底130的下表面上并且电气连接到通路栓132A的下端面的下布线布局图形134，如图14的最佳情况。此外，间隔芯片126具有合适地结合在下布线布局图形134上的多个下金属凸点136A，和合适地结合在通路栓132B的各下端面上的多个下金属凸点136B，结合到通路栓132A的各上端面上的多个上金属凸点138A，以及结合到通路栓132B的各上端面上的多个上金属凸点138B，如图14的最佳情况。注意，每个金属凸点138A、138B、136A和136B作为电极引脚。
与上述第一、第二和第三实施例相似，在逻辑电路芯片118的金属凸点122的排列和间隔芯片126的下金属凸点136A和136B的排列之间具有镜像关系，并且在存储芯片124的金属凸点128的排列和间隔芯片126的上金属凸点138A和138B的排列之间具有镜像关系。
这样，如图13和14所示，间隔芯片126可以贴装在逻辑电路芯片118上，从而间隔芯片126的各下金属凸点136A和136B结合到逻辑电路芯片118的金属凸点122上。此外，存储芯片124可以贴装在间隔芯片126上，从而存储芯片124的各金属凸点128结合到间隔芯片126的上金属凸点138A和138B上。
在完成存储芯片124的贴装之后，通过使用例如传递模塑工艺，用诸如环氧树脂、聚氨酯树脂、酚醛树脂等合适的树脂材料密封并浇铸逻辑电路芯片118、间隔芯片126以及存储芯片124，以由此制成包围了芯片118、124和126以及金属凸点122、128、136A、136B、138A和138B的模制树脂封140。这样，完成了如图13和14所示的COC型三维半导体封装的制作。注意，在图13和14中，模制树脂封140以剖面图示出。
从前述可以明显看出，第四实施例的特征是下金属凸点136A通过中介物下布线布局图形134结合到通路栓132A的下端面，而下金属凸点136B直接结合到通路栓132B的各下端面。换句话说，根据本发明，能够设计间隔芯片126，从而使下金属凸点136A和136B的一部分136B与逻辑电路芯片118的一部分金属凸点122具有镜像关系。
对于间隔芯片126的上金属凸点138A和138B相同的情况也成立。也就是说，在图13和14所示的第四实施例中，尽管上金属凸点138A和138B布置为与存储芯片124的金属凸点128的排列具有镜像关系，但是如果有必要，一部分上金属凸点138A和138B可以通过形成在间隔芯片126的上表面上的上布线布局图形中介物电气连接到一部分通路栓132A和132B上，以由此在其间建立镜像关系。
在第一、第二、第三和第四实施例中，尽管半导体芯片42、68、96、124制作为DRAM芯片，但是也可以是另一种存储芯片，例如静态随机存储(SRAM)芯片、闪存芯片等。
第五实施例
参考图15和16，下面说明根据本发明的COC型三维半导体封装的第五实施例。
在此第五实施例中，COC型三维半导体封装包括矩形布线板或封装板142，其与前述第一实施例中使用的封装板26基本上相同。注意，在图15中，形成封装板142的各种元件用与图3中相同的标号表示。此外，注意，在图15中，封装板142以剖面图示出。
与上述第一、第二、第三和第四实施例相似，COC型半导体封装包括牢固地贴装在形成在封装板142的封装体28上的热扩散层30上的矩形半导体芯片或逻辑电路芯片144。逻辑电路芯片144具有沿其上表面的周边形成的多个电极引脚或焊盘(未示出)，通过使用丝焊机，将逻辑电路芯片144的每个周边电极焊盘用电线或结合线146电气连接到封装板142的相应通路栓32B的上端面。此外，逻辑电路芯片144具有形成在其上表面上的多个电极焊盘(未示出)，并且具有分别结合在电极焊盘上的多个金属凸点148，每个金属凸点148作为电极引脚。注意，在图15和16中，逻辑电路芯片144以侧视图示出。
在第五实施例中，COC型半导体封装包括四个矩形半导体芯片：第一、第二、第三和第四半导体芯片150A、150B、150C和150D，每个半导体芯片可以包含LSI存储芯片。存储芯片150A、150B、150C和150D通过中介物矩形间隔芯片152电气连接到逻辑电路芯片144。注意，在图15和16中，每个第一、第二、第三和第四半导体芯片150A、150B、150C和150D以侧视图示出，并且间隔芯片152以剖面图示出。
特别地，如图15和16所示，每个第一、第二和第三半导体芯片150A、150B、150C具有形成在其下表面上的多个下电极焊盘(未示出)，以及形成在其上表面上的多个上电极焊盘(未示出)、并且具有结合到其各下电极上的多个下金属凸点154A、154B、154C和结合到其各上电极上的多个上金属凸点156A、156B、156C，每个金属凸点154A、154B、154C、156A、156B和156C作为电极引脚。第四存储芯片150D是倒置(倒装芯片)型的，并且具有形成在其上表面上的多个电极焊盘(未示出)。第四存储芯片150D具有结合到形成在其上表面上的电极焊盘的多个金属凸点154D，并且每个金属凸点154D作为电极引脚。
另一方面，间隔芯片152包括矩形单晶硅衬底158，形成在硅衬底158中的多个通路栓160A，形成在硅衬底158中的多个通路栓160B，以及形成在硅衬底158的下表面上并且电气连接到通路栓160A的下端面的下布线布局图形162，如图16的最佳情况。此外，间隔芯片152具有合适地结合在下布线布局图形162上的多个下金属凸点164A，合适地结合在通路栓160B的各下端面上的多个下金属凸点164B，结合到通路栓160A的各上端面上的多个上金属凸点166A，以及结合到通路栓160B的各上端面上的多个上金属凸点166B，如图16的最佳情况。注意，每个金属凸点164A、164B、166A和166B作为电极引脚。
间隔芯片152的下金属凸点164A和164B的排列与逻辑电路芯片144的金属凸点148的排列具有镜像关系，由此间隔芯片152可以贴装在逻辑电路芯片144上，从而间隔芯片152的各下金属凸点164A和164B结合到逻辑电路芯片144的金属凸点148上，如图15和16所示。此外，间隔芯片152的上金属凸点166A和166B的排列与第一存储芯片150A的下金属凸点154A的排列具有镜像关系，由此第一存储芯片150A可以贴装在间隔芯片152上，从而第一存储芯片150A的各下金属凸点154A结合到间隔芯片152的上金属凸点166A和166B，如图15和16所示。
进而，由于第二存储芯片150B的下金属凸点154B的排列与第一存储芯片150A的上金属凸点156A的排列具有镜像关系，所以第二存储芯片150B可以贴装在第一存储芯片150A上，从而第二存储芯片150B的各下金属凸点154B结合到第一存储芯片150A的上金属凸点156A。相似的，由于第三存储芯片150C的下金属凸点154C的排列与第二存储芯片150B的上金属凸点156B的排列具有镜像关系，所以第三存储芯片150C可以贴装在第二存储芯片150B上，从而第三存储芯片150C的各下金属凸点154C结合到第二存储芯片150B的上金属凸点156B。
进而，由于第四存储芯片150D的下金属凸点154D的排列与第三存储芯片150C的上金属凸点156C的排列具有镜像关系，所以第四存储芯片150D可以以倒置方式贴装在第三存储芯片150C上，从而第四存储芯片150D的各金属凸点154D结合到第三存储芯片150C的上金属凸点156C。
在完成第四存储芯片150D的贴装之后，通过使用例如传递模塑工艺，用诸如环氧树脂、聚氨酯树脂、酚醛树脂等合适的树脂材料密封并浇铸逻辑电路芯片144、间隔芯片152以及存储芯片150A到150D，以由此制成包围了芯片144、150A到150D、152以及金属凸点148、154A、164A、164B、166A和166B的模制树脂封168。这样，完成了如图15和16所示的COC型三维半导体封装的制作。注意，在图15和16中，模制树脂封168以剖面图示出。
在第五实施例中，所有存储芯片150A到150D可以是相同种类的存储芯片。例如，从存储芯片150A到150D的每个都可以制成为DRAM芯片。可以选择的，存储芯片150A到150D中的任何一个可以是另一种类型的存储芯片，例如SRAM芯片，闪存芯片等。此外，存储芯片150A到150D中的任何一个可以用其可构造为与逻辑电路芯片144共同工作的逻辑电路芯片代替。
第六实施例
参考图17和18，下面说明根据本发明的COC型三维半导体封装的第六实施例。
在此第六实施例中，COC型三维半导体封装包括矩形布线板或封装板170，其与前述第一实施例中使用的封装板26基本上相同。注意，在图17中，形成封装板170的各种元件用与图3中相同的标号表示。此外，注意，在图17中，封装板170以剖面图示出。
与上述第一、第二、第三、第四和第五实施例相似，COC型半导体封装包括牢固地贴装在形成在封装板170的封装体28上的热扩散层30上的矩形半导体芯片或逻辑电路芯片172。逻辑电路芯片172具有沿其上表面的周边形成的多个电极引脚或焊盘(未示出)，通过使用丝焊机，将逻辑电路芯片172的每个周边电极焊盘用电线或结合线174电气连接到封装板170的相应通路栓32B的上端面。此外，逻辑电路芯片172具有形成在其上表面上的多个电极焊盘(未示出)，并且具有分别结合在电极焊盘上的多个金属凸点176，每个金属凸点176作为电极引脚。注意，在图17和18中，逻辑电路芯片172以侧视图示出。
在第六实施例中，COC型半导体封装包括第一、第二、第三和第四半导体芯片或LSI存储芯片178A、178B、178C和178D，以及连接在其间的第一和第二矩形间隔芯片180A和180B。也就是说，第一和第二存储芯片178A和178B通过中介物第一间隔芯片180A电气连接到逻辑电路172，第三和第四存储芯片178C和178D依次通过中介物第二间隔芯片180B、第二和第一存储芯片178B和178A、第一间隔芯片180A电气连接到逻辑电路172。注意，在图17和18中，每个第一、第二、第三和第四存储芯片178A、178B、178C和178D以侧视图示出，并且每个第一和第二间隔芯片180A和180B以剖面图示出。
特别地，如图17和18所示，每个第一、第二和第三存储芯片178A、178B和178C具有形成在其下表面上的多个下电极焊盘(未示出)，以及形成在其上表面上的多个上电极焊盘(未示出)、并且具有结合到其各下电极上的多个下金属凸点182A、182B、182C和结合到其各上电极上的多个上金属凸点184A、184B、184C，每个金属凸点182A、182B、182C、184A、184B、184C作为电极引脚。第四存储芯片178D是倒置(倒装芯片)型的，并且具有形成在其上表面上的多个电极焊盘(未示出)。第四存储芯片178D具有结合到形成在其上表面上的电极焊盘的多个金属凸点182D，并且每个金属凸点182D作为电极引脚。
另一方面，第一间隔芯片180A包括矩形单晶硅衬底186，形成在硅衬底186中的多个通路栓188A，形成在硅衬底186中的多个通路栓188B，以及形成在硅衬底186的下表面上并且电气连接到通路栓188A的下端面的下布线布局图形190，如图18的最佳情况。此外，第一间隔芯片180A具有合适地结合在下布线布局图形190上的多个下金属凸点192A，结合在通路栓188B的各下端面上的多个下金属凸点192B，结合到通路栓188A的各上端面上的多个上金属凸点194A，以及结合到通路栓188B的各上端面上的多个上金属凸点194B，如图18的最佳情况。注意，每个金属凸点192A、192B、194A和194B作为电极引脚。
第二间隔芯片180B包含矩形单晶硅衬底196、形成在硅衬底196中的多个通路栓198A，形成在硅衬底196中的多个通路栓198B，以及形成在硅衬底196的上表面上并且电气连接到通路栓198A的上端面的上布线布局图形200，如图18的最佳情况。此外，第二间隔芯片180B具有合适地结合在各通路栓198A的各下端面的多个下金属凸点202A、结合在各通路栓198B的各下端面的多个下金属凸点202B、合适地结合在上布线布局图形200上的多个上金属凸点204A、以及结合在通路栓198B的各上端面上的多个上金属凸点204B，如图18的最佳情况。注意，每个金属凸点202A、202B、204A和204B作为电极引脚。
第一间隔芯片180A的下金属凸点192A和192B的排列与逻辑电路芯片172的金属凸点176的排列具有镜像关系，由此第一间隔芯片180A可以贴装在逻辑电路芯片172上，从而第一间隔芯片180A的各下金属凸点192A和192B结合到逻辑电路芯片172的金属凸点176上，如图17和18所示。此外，第一间隔芯片180A的上金属凸点194A和194B的排列与第一存储芯片178A的下金属凸点182A的排列具有镜像关系，由此第一存储芯片178A可以贴装在第一间隔芯片180A上，从而第一存储芯片178A的各下金属凸点182A结合到第一间隔芯片180A的上金属凸点194A和194B，如图17和18所示。进而，由于第二存储芯片178B的下金属凸点182B的排列与第一存储芯片178A的上金属凸点184A的排列具有镜像关系，所以第二存储芯片178B可以贴装在第一存储芯片178A上，从而第二存储芯片178B的各下金属凸点182B结合到第一存储芯片178A的上金属凸点184A。
第二间隔芯片180B的下金属凸点202A和202B的排列与第二存储芯片178B的上金属凸点1 84B的排列具有镜像关系，由此第二间隔芯片180B可以贴装在第二存储芯片178B上，从而第二间隔芯片180B的各下金属凸点202A和202B结合到第二存储芯片178B的金属凸点184B上，如图17和18所示。此外，第二间隔芯片180B的上金属凸点204A和204B的排列与第三存储芯片178C的下金属凸点182C的排列具有镜像关系，由此第三存储芯片178C可以贴装在第二间隔芯片180B上，从而第三存储芯片178C的各下金属凸点182C结合到第二间隔芯片180B的上金属凸点204A和204B，如图17和18所示。进而，由于第四存储芯片178D的金属凸点182D的排列与第三存储芯片178C的上金属凸点184C的排列具有镜像关系，所以第四存储芯片178D可以以倒装方式贴装在第三存储芯片178C上，从而第四存储芯片178D的下金属凸点182D结合到第三存储芯片178C的上金属凸点184C。
在完成第四存储芯片178D的贴装之后，通过使用例如传递模塑工艺，用诸如环氧树脂、聚氨酯树脂、酚醛树脂等合适的树脂材料密封并浇铸逻辑电路芯片172、第一间隔芯片180A、第一和第二存储芯片178A和178B、第二间隔芯片180B、以及第三和第四存储芯片178C和178D，以由此制成包围了芯片172、178A到178D、180A和180B以及金属凸点176、182A到182D、184A到184C、192A、192B、194A、194B、202A、202B、204A和204B的模制树脂封206。这样，完成了如图17和18所示的COC型三维半导体封装的制作。注意，在图17和18中，模制树脂封206以剖面图示出。
在第六实施例中，第三存储芯片178C可以被制成专用芯片或定做芯片，并且第二间隔芯片180B可以只用于建立第二存储芯片178B的上金属凸点184B的排列和第三存储芯片178C的下金属凸点182C的排列之间的电气连接。
与上述第五实施例相似，在第六实施例中，所有存储芯片178A到178D可以是相同种类的存储芯片。例如，从存储芯片178A到178D的每个都可以制成为DRAM芯片。可以选择的，存储芯片178A到178D中的任何一个可以是另一种类型的存储芯片，象SRAM芯片，闪存芯片等。此外，存储芯片178A到178D中的任何一个可以用其可构造为与逻辑电路芯片172共同工作的逻辑电路芯片代替。
在所有的上述实施例中，当一个芯片贴装在另一个芯片上时，在一个芯片上的金属凸点电气结合到另一个芯片上的相对的金属凸点。但是，如果有必要，相对金属凸点可以从另一个芯片上省略。
特别地，例如，在图3和4中所示的第一实施例中，能够省略间隔芯片44的通路栓50的下表面的下金属凸点52。在这种情况下，通路栓52的每个下端面作为电极引脚，并且进行在半导体芯片36上贴装间隔芯片44从而通路栓50的各下端面直接结合在半导体芯片36的金属凸点38。另一方面，在从形成在半导体芯片36上的电极焊盘上省略金属凸点38的情况下，半导体芯片36的每个电极焊盘作为电极引脚，并且进行在半导体芯片36上贴装间隔芯片44，从而间隔芯片44的各下金属凸点52直接结合到形成在半导体芯片36上的电极焊盘。注意，对于在间隔芯片44上贴装半导体芯片42也有相同的情况。注意，对于第二、第三、第四、第五和第六实施例也有相同的情况。
此外，在所有上述实施例中，由于每个逻辑电路芯片、间隔芯片和存储芯片是由单晶硅片制得，因此能够极大降低由于芯片之间热膨胀的差异而在COC型三维半导体封装中产生的热应力。
制造方法的第一实施例
接下来，参考图19A到19G，下面说明可以用在图3和4所示的COC型半导体封装的上述第一实施例中的用于制造多个间隔芯片的制造方法的第一实施例。
首先，如图19A所示，制备单晶硅片208，其上表面被分成多个矩形芯片区域，并且通过光刻工艺和湿法或干法蚀刻工艺在硅片208上的每个芯片区域中形成多个孔210。例如，硅片208具有落在700μm到750μm范围内的厚度。此外，每个孔可以具有落在120μm到130μm范围内的深度，并且直径在10μm量级。当然，注意，每个孔210形成的位置对应于要在每个芯片区域中要形成通路栓的位置。
在完成了孔210的形成之后，硅片208经过热氧化工艺，该工艺中在硅片208的上表面上形成二氧化硅层212，其包括限定孔210的内壁表面部分，如图19B所示。也就是说，硅片208的上表面重新形成为二氧化硅层212。
在完成了二氧化硅层212的形成之后，硅片208经过溅射工艺，在该工艺中在二氧化硅层212上形成了阻挡金属层214，如图19C所示。注意阻挡金属层214可以由合适的金属材料制成，诸如钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等。
在完成了阻挡金属层214的形成之后，在阻挡金属层214上形成铜(Cu)层216从而所有的孔210被铜(Cu)填充，如图19D所示。具体地，首先，使用溅射工艺，在阻挡金属层214上形成铜(Cu)籽晶(seed)层，然后通过使用电镀工艺进行Cu层216的形成，在电镀工艺中Cu籽晶层作为阴极电极。接着，Cu层216经过用于结晶化的退火工艺。
在完成退火工艺之后，晶片208经过化学机械抛光(CMP)工艺，在该工艺中，Cu层216和阻挡金属层214都被化学和机械地抛光以便使多余的金属(Cu和例如Ti)从其上去除，如图19E所示，以由此在硅片208上的每个芯片区域中形成多个通路栓218，通过栓218的上端面暴露在外面。
在完成CMP工艺之后，硅片208经过研磨工艺，在该工艺中硅片208的下表面被研磨，直到通路栓218的下端面暴露在外面，如图19F所示。注意，在研磨工艺完成时，硅片208可以具有落在120μm到130μm范围内的厚度。
在完成研磨工艺后，如图19G所示，在硅片208的上表面上形成上钝化层220作为保护绝缘层，从而通路栓218的上端面暴露在外面。相似的，在硅片208的下表面上形成上钝化层222作为保护绝缘层，从而通路栓218的下端面暴露在外面。然后，多个上金属凸点224结合到通路栓218的上端面，多个下金属凸点226结合到通路栓218的下端面。优选地，每个金属凸点224和226由金构成，并且具有落在在20μm到30μm范围内的直径。使用电镀工艺，金属凸点224和226可以形成在通路栓218的上和下端面上。注意，在CMP工艺完成之后(图19E)，如果有必要，可以进行上钝化层220的形成。
此后，硅片208经过划片工艺，在该工艺中，在硅片208上限定的芯片区域被彼此分离，从而制成了间隔芯片，它可以用在图3和4所示的COC型半导体封装的上述第一实施例中。
制作方法的第二实施例
接着，参考图20A到20C，下面说明可以用在图5到10所示的COC型半导体封装的第二实施例中的用于制造多个间隔芯片的制造方法的第二实施例。
注意，第二实施例的第一、第二、第三和第四典型步骤与图19A到19D所示的第一实施例的第一、第二、第三和第四典型步骤基本相同。在图20A中，与图19D相同的标号表示相同的特征。
在第二实施例中，在完成Cu层216的退火工艺之后(图19D)，通过使用光刻工艺和湿法或干法蚀刻工艺对Cu层216和阻挡金属层214进行构图，以由此在硅片208上形成布线布局图形228，如图20A所示。注意，填充每个孔210的Cu材料作为通路栓230被保留。尽管在图20A中不可见，但布线布局图形228包括多个导电路径，每个导电路径从相应的通路栓230的上端延伸。如在图5到10所示的COC型半导体封装的第二实施例的描述中所说明的，每个导电路径具有落在从1μm到2μm范围的宽度。
在完成了布线布局图形228的形成之后，硅片208经过研磨工艺，在该工艺中，硅片208在其下表面被研磨直到通路栓230的下端面暴露在外面，如图20B所示。注意，在研磨工艺完成时，硅片208可以具有落在120μm到130μm范围内的厚度。
在完成研磨工艺后，如图20C所示，在硅片208的上表面上形成上钝化层232作为保护绝缘层，从而布线布局图形228的局部区域(未示出)暴露在外面。另一方面，在硅片208的下表面上形成下钝化层234作为保护绝缘层，从而通路栓230的下端面暴露在外面。然后，多个上金属凸点(未示出)被结合到布线布局图形228的暴露的局部区域，并且多个下金属凸点236结合到通路栓230的下端面。
此后，硅片208经过划片工艺，在该工艺中，在硅片208上限定的芯片区域被彼此分离，从而制成了间隔芯片，它可以用在图5到10所示的COC型半导体封装的第二实施例中。
在根据本发明的制造方法的第二实施例中，如果有必要，可以在布线布局图形228上形成至少一个额外的布线布局层。这是因为可能有这样的情况，即通过仅使用布线布局图形228，难于或不可能建立与连接到相关间隔芯片的LSI芯片的电气连接。也就是说，根据本发明，间隔芯片可以具有用于建立电气连接的多层布线布置。
制造方法的第三实施例
接下来，参考图21A到21D，下面说明可以用在图12中所示的COC型半导体封装的第三实施例中的用于制造多个间隔芯片的制造方法的第三实施例。
注意，第三实施例的第一、第二、第三和第四典型步骤与图19A到19D所示的第一实施例的第一、第二、第三和第四典型步骤基本相同，并且第三实施例的第四和第五典型步骤与图20A和20B所示的第二实施例的第四和第五步骤基本相同。在图21A中，与图20B相同的标号表示相同的特征。
在第三实施例中，在完成研磨工艺后(图20B)，硅片208经过热氧化工艺，在该工艺中在硅片208的被研磨的下表面上形成二氧化硅层238，如图21A所示。也就是说，硅片208的被研磨的下表面重新形成为二氧化硅层238。
在完成了二氧化硅层238的形成之后，硅片208经过溅射工艺，在该工艺中在二氧化硅层238上形成了阻挡金属层240，如图21B所示。接着，在阻挡金属层240上形成铜(Cu)层242，如图21B所示。具体的，首先，使用溅射工艺，在阻挡金属层240上形成铜(Cu)籽晶层，然后通过使用电镀工艺进行Cu层242的形成，在电镀工艺中Cu籽晶层作为阴极电极。然后，Cu层242经过用于结晶化的退火工艺。在完成退火工艺之后，晶片208经过CMP工艺，在该工艺中，Cu层242被化学和机械地抛光以由此使Cu层242的表面平坦。
在完成CMP工艺之后，通过使用光刻工艺和湿法或干法蚀刻工艺构图Cu层242和阻挡金属层240，以由此在硅片208的下表面上形成布线布局图形246，如图21C所示。尽管在图21C中不可见，但是布线布局图形246包括多个导电路径，每个导电路径从相应的通路栓230的上端延伸，每个导电路径具有落在1μm到2μm范围内的宽度。
在完成了布线布局图形246的形成之后，如图21D所示，在硅片208的上表面上形成上钝化层248作为保护绝缘层，从而布线布局图形228的局部区域(未示出)暴露在外面。相似的，在硅片208的下表面上形成下钝化层250作为保护绝缘层，从而布线布局图形246的局部区域(未示出)暴露在外面。然后，多个上金属凸点(未示出)结合到布线布局图形228的暴露的局部区域，多个下金属凸点(未示出)结合到布线布局图形250的暴露的局部区域。
此后，硅片208经过划片工艺，在该工艺中，在硅片208上限定的芯片区域被彼此分离，从而制成了间隔芯片，它可以用在图12所示的COC型半导体封装的第三实施例中。
与根据本发明的制作方法的上述第二实施例相似，由于如上所述相同的原因，在每个布线布局图形228和246上可以形成至少一个额外布线布局图形。
注意，应该理解的是用在COC型半导体封装的第四、第五和第六实施例中的每个间隔芯片126、152、180A和180B可以通过合适地修改制作方法的第一、第二和第三实施例来制作。
在根据本发明的制作方法的第一、第二和第三实施例中，由铜(Cu)制成的每个通路栓218、230被阻挡金属层214覆盖，并且由此防止了铜从通路栓218、230扩散到硅片208的硅体中。也就是说，阻挡金属214作为铜扩散阻挡层。因此，如果每个通路栓218、230由铝等另一种金属制成，那么能够省略间隔芯片中的阻挡金属层214。
最后，本领域技术人员应该理解，前面的说明是封装和方法的优选的实施例，并且可以不偏离其精神和范围的情况下对本发明作出各种改变和修改。

Claims (13)

1.一种三维半导体封装，其包含：
第一半导体芯片(36；60；90；118；144；172；178B)，其具有在其上表面上形成的多个上电极引脚；
间隔芯片(44；70；98；126；152；180A，180B)，其贴装在所述第一半导体芯片上并且具有形成在其下表面上的多个下电极引脚和形成在其上表面上并与其各下电极引脚电气连接的多个上电极引脚，进行在所述第一半导体芯片上贴装所述间隔芯片从而使所述间隔芯片的下电极引脚结合到所述第一半导体芯片的上电极引脚，以由此在其间建立电气连接；
第二半导体芯片(42；68；96；124；150A；178A；178C)，其贴装在所述间隔芯片上并且具有形成在其表面上的多个电极引脚，进行在所述间隔芯片上贴装所述第二半导体芯片从而使所述第二半导体芯片的电极引脚结合到所述间隔芯片的上电极引脚，以由此在其间建立电气连接；以及
布线板，该布线板上贴装所述第一半导体芯片，所述第一半导体芯片具有沿着其表面的周边形成的多个周围电极引脚，进行所述第一半导体芯片的贴装，所述第一半导体芯片通过电线被电气连接到所述布线板的电极引脚，
其中所述第二半导体芯片(42；68；96；124；150A；178A；178B)的尺寸大于所述间隔芯片(44；70；98；126；152；180A)的尺寸，并且由于在所述第一半导体芯片(36；60；90；118；144；172)和所述第二半导体芯片之间插入间隔芯片，所以确保了在所述间隔芯片上贴装所述第二半导体芯片而不会干扰所述电线(40；66；92；120；146；174)。
2.根据权利要求1所述的三维半导体封装，还包含模制树脂封(56；86；114；140；168；206)，其包围着所述第一半导体芯片(36；60；90；118；144；172；178B)、所述间隔芯片(44；70；98；126；152；180A，180B)、所述第二半导体芯片(42；68；96；124；150A；178A；178C)以及所述第一和第二半导体芯片以及所述间隔芯片的电极引脚。
3.根据权利要求1所述的三维半导体封装，其中所述间隔芯片(44；70；98；126；152；180A；180B)具有形成在其中的多个通路栓(50；78；104；132A，132B；160A，160B；188A，188B；198A，198B)从而在所述间隔芯片的下和上表面上形成的下电极引脚和上电极引脚之间建立各电气连接。
4.根据权利要求3所述的三维半导体封装，其中所述间隔芯片(44；70；98；126；152；180A；180B)的各下电极引脚被限定为结合在通路栓(50；78；104；132A，132B；160A，160B；188A，188B；198A，198B)的下端面的下金属凸点(52；84；110；136A，136B；164A，164B；192A，192B；202A，202B)。
5.根据权利要求3所述的三维半导体封装，其中所述间隔芯片(44；70；98；126；152；180A；180B)的各上电极引脚被限定为结合在通路栓(50；78；104；132A，132B；160A，160B；188A，188B；198A，198B)的上端面的上金属凸点(54；82；112；138A，138B；166A，166B；194A，194B；204A，204B)。
6.根据权利要求3所述的三维半导体封装，其中所述间隔芯片(44；70；98；126；152；180A；180B)的各下电极引脚被限定为通路栓(50；78；104；132A，132B；160A，160B；188A，188B；198A，198B)的下端面。
7.根据权利要求3所述的三维半导体封装，其中所述间隔芯片(44；70；98；126；152；180A；180B)的各上电极引脚被限定为通路栓(50；78；104；132A，132B；160A，160B；188A，188B；198A，198B)的上端面。
8.根据权利要求3所述的三维半导体封装，其中所述通路栓(50)布置为所述通路栓的下端面与所述第一半导体芯片(36)的上电极引脚的排列具有镜像关系，并且所述通路栓的上端面与所述第二半导体芯片(42)的电极引脚的排列具有镜像关系。
9.根据权利要求3所述的三维半导体封装，其中所述间隔芯片(70；98)具有形成在其下表面上并且电气连接到所述通路栓(78；104)的下布线布局图形(80；106)，并且所述间隔芯片的所述下电极引脚限定在所述下布线布局图形上，从而所述间隔芯片的下电极引脚的排列和所述第一半导体芯片(60；90)的电极引脚的排列之间具有镜像关系。
10.根据权利要求3所述的三维半导体封装，其中所述间隔芯片(98)具有形成在其上表面上并且电气连接到所述通路栓(104)的上布线布局图形(108)，并且所述间隔芯片的所述上电极引脚限定在所述上布线布局图形上，从而所述间隔芯片的上电极引脚的排列和所述第二半导体芯片(96)的电极引脚的排列之间具有镜像关系。
11.根据权利要求3所述的三维半导体封装，其中所述间隔芯片(126；152；180A)具有形成在其下表面上并且电气连接到所述通路栓(132A；132B；160A，160B；188A，188B)的一部分(132A；160A；188A)的下布线布局图形(134；162；190)，并且所述间隔芯片的一部分下电极引脚限定在所述下布线布局图形上，从而所述间隔芯片的下电极引脚的排列和所述第一半导体芯片(118；144；172)的电极引脚的排列之间具有镜像关系。
12.根据权利要求3所述的三维半导体封装，其中所述间隔芯片(180B)具有形成在其上表面上并且电气连接到所述通路栓(198A，198B)的一部分(198A)的上布线布局图形(200)；并且所述间隔芯片的一部分上电极引脚限定在所述上布线布局图形上，从而所述间隔芯片的上电极引脚的排列和所述第二半导体芯片(178C)的电极引脚的排列之间具有镜像关系。
13.根据权利要求1所述的三维半导体封装，还包含在其上贴装所述第一半导体芯片(178B)的另一个半导体芯片(178A)，所述第一半导体芯片(178B)具有形成在其下表面上的多个下电极引脚，并且另一个半导体芯片具有形成在其上表面上的多个上电极引脚，进行在另一个半导体芯片上贴装所述第一半导体芯片从而所述第一半导体芯片的各下电极引脚被结合到另一个半导体芯片的上电极引脚，以由此在其间建立电气连接。
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