JP4476226B2 - 回路基板および回路基板の製造方法 - Google Patents

回路基板および回路基板の製造方法 Download PDF

Info

Publication number
JP4476226B2
JP4476226B2 JP2006049345A JP2006049345A JP4476226B2 JP 4476226 B2 JP4476226 B2 JP 4476226B2 JP 2006049345 A JP2006049345 A JP 2006049345A JP 2006049345 A JP2006049345 A JP 2006049345A JP 4476226 B2 JP4476226 B2 JP 4476226B2
Authority
JP
Japan
Prior art keywords
via hole
circuit board
insulating layer
glass fibers
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006049345A
Other languages
English (en)
Other versions
JP2007227809A (ja
Inventor
誠 村井
良輔 臼井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2006049345A priority Critical patent/JP4476226B2/ja
Priority to US11/678,321 priority patent/US7796845B2/en
Priority to KR1020070018326A priority patent/KR101109941B1/ko
Priority to CN2007101016238A priority patent/CN101056501B/zh
Publication of JP2007227809A publication Critical patent/JP2007227809A/ja
Priority to US12/578,952 priority patent/US7822302B2/en
Application granted granted Critical
Publication of JP4476226B2 publication Critical patent/JP4476226B2/ja
Priority to KR1020110110968A priority patent/KR20110122811A/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0026Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/421Blind plated via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0313Organic insulating material
    • H05K1/0353Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0366Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0275Fibers and reinforcement materials
    • H05K2201/029Woven fibrous reinforcement or textile
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06Lamination
    • H05K2203/065Binding insulating layers without adhesive, e.g. by local heating or welding, before lamination of the whole PCB
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0026Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49204Contact or terminal manufacturing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

本発明は、電子部品を搭載可能な回路基板に関する。より具体的には、本発明は、配線層間がビア導体で電気的に接続された回路基板に関する。
半導体素子などの電子部品が実装される回路基板は、回路装置の高密度化にともなって多層化が図られている。一般に、回路基板における配線層間は、絶縁層により電気的に絶縁され、所定位置において絶縁層を貫通するビア導体によって電気的に接続されている。
より具体的には、ガラス繊維にエポキシ樹脂を含浸させたガラスエポキシ基材を用いて、高密度な多層プリント基板を作製する際に、COレーザを用いてブラインドビアの加工が行われてきた。特許文献1は、ビアが形成された回路基板の典型例を開示する。特許文献1に記載の回路基板では、樹脂層に強度を確保するためのガラス繊維が設けられ、ガラス繊維の一部がビアホールの側壁面から突出することにより、ビアホールに設けられためっき層とのアンカー構造を形成している。
特開2004−288795号公報
従来の回路基板では、レーザ加工により、ビアホールの側壁部分においてガラス繊維の切断面あるいは端面が剥き出しの状態になっている。このようなガラス繊維がビアホールの側壁部分でビアホールの中心方向に向かって突出した状態で、ビアホールの側壁にめっき層が形成されると、ガラス繊維の切断面あるいは端面の部分でめっきが異常成長し、ガラス繊維の切断面あるいは端面の部分がビアホール内で突出してしまう。このようにめっきの異常成長が発生すると、フォトソルダーレジスト(PSR)をビア内に十分に埋め込むことが困難になるため、ビア部分の接続信頼性が低下する。
本発明はこうした課題に鑑みてなされたものであり、その目的は、ビアの側壁から突出したガラス繊維などの芯材の影響によるビア内のめっき層の形成異常を抑制し、ビアの接続信頼性の向上を図る技術の提供にある。
本発明のある態様は、回路基板である。当該回路基板は、複数の配線層と、複数の配線層間を電気的に絶縁する樹脂で形成され、芯材を含む絶縁層と、所定位置において絶縁層を貫通するビアホールに設けられ、複数の配線層間を電気的に接続するビア導体と、を備え、ビアホールの側壁の異なる箇所においてビアホール側に突出した芯材がビア導体内で互いに接合していることを特徴とする。ビア導体は、たとえば、銅めっき層である。芯材としては、ガラス繊維が好適である。ガラス繊維は、一定方向に配向した状態で延在しているため、ガラス繊維同士が接合すると、接合部分がU字状になる。この場合、めっき層をビアホールの側壁に被覆した状態では、U字状の接合部分がめっきに食い込んだ状態になる。この結果、銅めっきを引き剥がそうとする力が発生しても、ガラス繊維間の接合部分によるアンカー効果によって剥離が抑制される。また、樹脂は、BTレジン系のエポキシ樹脂およびポリイミドからなる群より選ばれることが好適である。
これによれば、ビアホールの側壁から突出した複数のガラス繊維が互いに接合しているため、ガラス繊維がビア内に飛び出ることが抑制され、ビア導体の形成に異常が発生することが抑制される。また、ビア導体内でビア導体と接触するガラス繊維の表面積が増加するため、ビアの放熱性が向上する。また、ガラス繊維同士の接合部分がビア導体に取り囲まれて埋め込まれた状態になっているため、ビア導体を引き剥がそうとする力が発生しても、ガラス繊維間の接合部分によるアンカー効果によって剥離が抑制される。
本発明の他の態様は、配線層間を電気的に接続するビアを有する回路基板を製造する方法であって、芯材が埋め込まれた樹脂からなる絶縁層と、芯材が吸収可能な波長領域のレーザを絶縁層に照射してビアホールを形成するとともに、ビアホールの異なる箇所の側壁から突出した芯材を互いに接合する工程と、ビアホールの側壁にめっき層を形成して、互いに接合した芯材をめっき層により被覆して、絶縁層を介して配設された配線層間を電気的に接続する工程と、を備えることを特徴とする。ここで、「芯材が吸収可能な波長領域」とは、芯材の材質にもよるが、物体に吸収された光のエネルギが熱に変わり安い波長領域である赤外波長領域が好適である。芯材としては、ガラス繊維が好適である。ガラス繊維は、一定方向に配向した状態で延在しているため、ガラス繊維同士が接合すると、接合部分がU字状になる。この場合、めっき層をビアホールの側壁に被覆した状態では、U字状の接合部分がめっきに食い込んだ状態になる。この結果、銅めっきを引き剥がそうとする力が発生しても、ガラス繊維間の接合部分によるアンカー効果によって剥離が抑制される。レーザはCOレーザが好適である。
これによれば、ビアホールの側壁から突出した複数のガラス繊維が互いに接合し、ガラス繊維がビア内に飛び出ることが抑制され、ビア導体の形成に異常が発生することが抑制された回路基板を製造することができる。また、ビア導体内でビア導体と接触するガラス繊維の表面積が増加するため、ビアの放熱性が向上した回路基板を製造することができる。また、ガラス繊維同士の接合部分がビア導体に取り囲まれて埋め込まれた状態になっているため、ビア導体を引き剥がそうとする力が発生しても、ガラス繊維間の接合部分によるアンカー効果によって剥離が抑制された回路基板を製造することができる。
本発明によれば、ビア内のめっき層の形成異常を抑制し、ビアの接続信頼性を向上させることができる。
以下、本発明の実施形態を図面を参照して説明する。
(回路基板の構造)
図1は、実施形態に係る回路基板10の構成を示す断面図である。回路基板10は、第1の配線層20、第2の配線層22、絶縁層30、ガラス繊維40およびビア導体50を備える。
第1の配線層20および第2の配線層22は、多層配線の一部を構成し、それぞれ所定の配線パターンを有する。第1の配線層20および第2の配線層22の材料は、特に限定されないが、たとえば銅などの金属が好適である。
絶縁層30は、第1の配線層20と第2の配線層22との間に設けられている。絶縁層30により、第1の配線層20と第2の配線層22との間が電気的に絶縁されている。絶縁層30に用いられる材料としては、たとえば、BTレジン系のエポキシ樹脂、ポリイミド樹脂などの熱硬化型樹脂が挙げられる。絶縁層30の層厚は、特に限定されないが、典型的には35〜120μmである。
絶縁層30には、芯材として、繊維状のガラスで形成されたガラス繊維(ガラスクロス)40が埋め込まれている。絶縁層30にガラス繊維40を埋め込むことにより、絶縁層30の強度が増加するとともに、放熱性および耐熱性が向上する。本実施形態のガラス繊維40は、図1に示すように、紙面横方向に延在するガラス繊維40aと、紙面鉛直方向に延在するガラス繊維40bからなる。
ビア導体50は、所定位置において絶縁層30を貫通するビアホール60に設けられている。本実施形態では、ビア導体50は、ビアホール60の側壁を被覆する状態で形成されている。ビアホール60の側壁の異なる箇所においてビアホール60側に突出したガラス繊維40が互いに接合されている。ガラス繊維40間を接合する接合部分は、ビア導体50に埋め込まれている。互いに接合されるガラス繊維40の本数は、少なくとも2本である。2本のガラス繊維が互いに接合されている場合には、図1に示すように、その接合部分はU字状となる。なお、図1では、ビアホール60の深さ方向に並んだガラス繊維40が互いに接合しているが、接合方向はこれに限られない。たとえば、図2に示すように、絶縁層30の面方向にならんだガラス繊維40が互いに接合していてもよい。
本実施形態の構造の回路基板によれば、ビアホールの側壁から突出した複数のガラス繊維が互いに接合しているため、ビアホールの側壁部分で切断面あるいは端面を有するガラス繊維がビアホール側に突出することによって発生するめっきの異常成長が抑制される。
また、ビアホールの側壁から突出した複数のガラス繊維が互いに接合しているため、めっき内でめっきと接触するガラス繊維の表面積が増加する。たとえば、ガラス繊維に使用される石英ガラスおよびソーダガラスの熱伝導率は、それぞれ、1.38W/mK、1.03W/mKである。これに対して、絶縁層に用いられるエポキシ樹脂の熱伝導率は、0.3W/mKである。このように、ガラス繊維は絶縁樹脂よりも熱伝導率が高いので、ビアの放熱性が向上する。
また、ビアホールの側壁から突出した複数のガラス繊維が互いに接合しているため、ガラス繊維同士の接合部分がめっきに取り囲まれて埋め込まれた状態になっている。たとえば、2本のガラス繊維が接合している場合には、U字状の接合部分がめっきに食い込んだ状態になる。この結果、銅めっきを引き剥がそうとする力が発生しても、ガラス繊維間の接合部分によるアンカー効果によって剥離が抑制される。
(回路基板の製造方法)
図3は、本実施形態に係る回路基板10の製造方法を示す工程断面図である。まず、図3(A)に示すように、第1の配線層20、銅箔22a、絶縁層30からなる積層体を形成する。第1の配線層20は、たとえば、フォトリソグラフィ法とエッチング法とを組み合わせた加工法により、厚さ3μmの銅箔から所定の配線パターンを形成することにより得られる。ガラス繊維40が予め充填された絶縁層30に銅箔22aが貼付されている積層シートを第1の配線層20の上に貼り付けることにより、図3(A)に示す積層体が得られる。
次に、図3(B)に示すように、銅箔22aおよび絶縁層30の所定位置にレーザ加工を施すことにより、ビアホール60を形成する。より具体的には、RF励起のスラブ型COレーザ(波長10.6μm、パルス幅15μsec:以下、単にCOレーザと呼ぶ)およびメタルマスクを用いた縮小投影型の光学系を用いて、直径100μm程度までレーザビームを集光し、銅箔22aおよび絶縁層30の所定位置に照射し、ビアホール60を形成した。ビアホール60の形成時に、COレーザによって与えられたエネルギの典型値は5.8mJである。
次に、パラジウムなどを触媒として用いた無電解銅めっき処理によって、ビアホール60の側壁表面に数百nmの膜厚の銅薄膜を析出させる。その後、硫酸銅溶液をめっき液とした電解銅めっきによって、ビア導体50を形成した(図3(C)参照)。この電解銅めっきにより、銅箔22aの上に銅が堆積し、銅箔22aが所定の厚さまで厚膜化される。さらに、厚膜化した銅箔22aにフォトリソグラフィ法およびエッチング法を用いてパターニングを施すことにより、所定の配線パターンを有する第2の配線層22(図1参照)が形成される。
図4および図5は、COレーザ照射(パルス幅15μsec)によって形成されたビアホール60のSEM(走査型電子顕微鏡)写真像である。図5の矢印Aで示した部分では、ビアホール60の側壁の異なる2カ所において、それぞれガラス繊維40がビアホール60側に突出し、これら2本のガラス繊維がU字状に相互に接続されている。また、図5の矢印Bで示した部分では、ビアホール60の側壁の異なる3カ所において、それぞれガラス繊維40がビアホール内に突出し、これら3本のガラス繊維が相互に接合されている。
COレーザ照射によってビアホール側壁から突出したガラス繊維40同士が接合するメカニズムは以下のように推測される。COレーザの照射によって、絶縁層30の温度が上昇し、絶縁層30が溶融・気化することによってビアホール60が形成される。COレーザの照射方向と直交する方向の強度プロファイルはガウシアン分布をなしている。すなわち、ビアホール60の側壁部分は、ビアホール60の中心部分に比べて相対的にレーザ強度が低くなる。このため、COレーザの照射エネルギが十分でない場合(たとえば、パルス幅が9μsec)には、ガラス繊維40よりも融点が低い絶縁層30のみが先に溶融・蒸発し、ほとんど加工されていないガラス繊維40がビアホール内に突出した状態が生じる。
これに対して、COレーザのパルス幅を15μsecに伸ばすと、COレーザによって投入されるエネルギは、パルス幅が増加した分だけ単純に増加する。パルス幅が15μsecのときに投入されるエネルギは、パルス幅が9μsecのときの1.67倍になる。このように、過剰なエネルギが投入された結果、絶縁層30の溶融・蒸発に使われたエネルギの残りがガラス繊維40を溶融させ、近接している溶融したガラス繊維40同士が表面張力によって接合すると推測される。
パルスエネルギをさらに大きくするために、パルス幅をさらに長くした場合には、ガラス繊維40同士の接合は実現されるが、ビア周囲の銅箔に剥がれや変形等のダメージが見られた。また、絶縁層30の後退量が大きくなるため、ガラス繊維40の露出量が非常に大きくなり、銅めっきによってガラス繊維をカバーすることが困難になる。具体的には、COレーザのパルス幅を18μsec以上にしてビア加工の実験を行ったところ、下層の配線層(図1の第1の配線層20に相当)および銅箔(図3(A)の銅箔22a)に損傷が発生し、所望の回路基板を製造することが困難になることが見いだされている。
なお、プリント基板のビア加工を行う際にUVレーザが用いられることもあるが、ガラス繊維を構成するガラスはUV光をほとんど吸収しない。このため、UVレーザではガラス繊維を加工することができず、図1に示したようなガラス繊維同士が接合した構造を再現することが困難である。
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
たとえば、上述の実施の形態では、ビア導体は、ビアホールの側壁に沿って形成されているが、これに限られない。たとえばビア導体によってビアホールが埋め込まれていてもよい。これによれば、本発明を適用したビアを積層したスタックビアにより、多層配線のビルドアップが可能となる。
また、図1に例示されたガラス繊維40では、個々のガラス繊維がばらけた状態で編み込まれているが、これに限られない。たとえば、ガラス繊維40は、複数のガラス繊維が束になったガラス繊維群を編み込むことによって形成されていてもよい。この場合には、ビアホールの側壁の異なる箇所においてビアホール側に突出したガラス繊維群同士を互いに接合させることにより、個々のガラス繊維同士が接合したときと同様な効果を得ることができる。
実施形態に係る回路基板を示す断面図である。 ビアホール側壁部分でのガラス繊維の接合形態を示す図である。 本実施形態に係る回路基板の製造方法を示す工程断面図である。 COレーザ照射によって形成されたビアホールの全体的な構造を示すSEM(走査型電子顕微鏡)写真像(倍率1000倍)である。 COレーザ照射によって形成されたビアホールの側壁部分の構造を示すSEM(走査型電子顕微鏡)写真像(倍率3000倍)である。
符号の説明
1 回路基板、20 第1の配線層、22 第2の配線層、30 絶縁層、40 ガラス繊維、50 ビア導体、60 ビアホール。

Claims (4)

  1. 複数の配線層と、
    前記複数の配線層間を電気的に絶縁する樹脂で形成され、複数の芯材を含む絶縁層と、
    所定位置において前記絶縁層を貫通するビアホールに設けられ、前記複数の配線層間を電気的に接続するビア導体と、
    を備え、
    前記ビアホールの側壁において、前記複数の芯材が前記ビアホールの側壁から前記ビアホール側に突出しており、前記突出した複数の芯材が前記ビア導体内で互いにU字状に接合していることを特徴とする回路基板。
  2. 前記複数の芯材がガラス繊維であることを特徴とする請求項1に記載の回路基板。
  3. 配線層間を電気的に接続するビアを有する回路基板を製造する方法であって、
    複数の芯材が埋め込まれた樹脂からなる絶縁層と、
    前記複数の芯材が吸収可能な波長領域のレーザを前記絶縁層に照射して、ビアホールを形成するとともに、前記ビアホールの側壁から突出した前記複数の芯材の前記突出した部分をU字状に互いに接合する工程と、
    前記ビアホールの側壁にめっき層を形成し、互いに接合した芯材をめっき層により被覆して、前記絶縁層を介して配設された配線層間を接続する工程と、
    を備えることを特徴とする回路基板の製造方法。
  4. 前記複数の芯材がガラス繊維であることを特徴とする請求項3に記載の回路基板の製造方法。
JP2006049345A 2006-02-24 2006-02-24 回路基板および回路基板の製造方法 Active JP4476226B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2006049345A JP4476226B2 (ja) 2006-02-24 2006-02-24 回路基板および回路基板の製造方法
US11/678,321 US7796845B2 (en) 2006-02-24 2007-02-23 Circuit board and method for manufacturing the same
KR1020070018326A KR101109941B1 (ko) 2006-02-24 2007-02-23 회로 기판 및 회로 기판의 제조 방법
CN2007101016238A CN101056501B (zh) 2006-02-24 2007-02-25 电路基板及电路基板的制造方法
US12/578,952 US7822302B2 (en) 2006-02-24 2009-10-14 Circuit board and method for manufacturing the same
KR1020110110968A KR20110122811A (ko) 2006-02-24 2011-10-28 회로 기판 및 회로 기판의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006049345A JP4476226B2 (ja) 2006-02-24 2006-02-24 回路基板および回路基板の製造方法

Publications (2)

Publication Number Publication Date
JP2007227809A JP2007227809A (ja) 2007-09-06
JP4476226B2 true JP4476226B2 (ja) 2010-06-09

Family

ID=38442922

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006049345A Active JP4476226B2 (ja) 2006-02-24 2006-02-24 回路基板および回路基板の製造方法

Country Status (4)

Country Link
US (2) US7796845B2 (ja)
JP (1) JP4476226B2 (ja)
KR (2) KR101109941B1 (ja)
CN (1) CN101056501B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258682A (ja) * 2006-02-24 2007-10-04 Sanyo Electric Co Ltd フレキシブル基板
KR100809701B1 (ko) * 2006-09-05 2008-03-06 삼성전자주식회사 칩간 열전달 차단 스페이서를 포함하는 멀티칩 패키지
US8258620B2 (en) * 2007-08-10 2012-09-04 Sanyo Electric Co., Ltd. Circuit device, method of manufacturing the circuit device, device mounting board and semiconductor module
CN101494948B (zh) * 2008-01-24 2012-07-18 鸿富锦精密工业(深圳)有限公司 电路板及其设计方法
JP5284146B2 (ja) * 2008-03-13 2013-09-11 日本特殊陶業株式会社 多層配線基板、及びその製造方法
US8692135B2 (en) * 2008-08-27 2014-04-08 Nec Corporation Wiring board capable of containing functional element and method for manufacturing same
US8431833B2 (en) * 2008-12-29 2013-04-30 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
JP6383519B2 (ja) * 2011-06-17 2018-08-29 住友ベークライト株式会社 プリント配線板および製造方法
JP5385967B2 (ja) * 2011-12-22 2014-01-08 イビデン株式会社 配線板及びその製造方法
JP2013229526A (ja) * 2012-04-26 2013-11-07 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
JP2014046493A (ja) * 2012-08-30 2014-03-17 Sumitomo Bakelite Co Ltd 積層板および積層板の製造方法
CN106163101A (zh) * 2015-04-17 2016-11-23 欣兴电子股份有限公司 用于线路基板的介电层
CN109195315B (zh) * 2018-09-28 2022-01-25 电子科技大学 一种散热结构、埋嵌/贴装印制电路板及制作方法
US11602046B2 (en) * 2020-05-28 2023-03-07 Kyocera Corporation Wiring board

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2601128B2 (ja) * 1992-05-06 1997-04-16 松下電器産業株式会社 回路形成用基板の製造方法および回路形成用基板
CN1044762C (zh) * 1993-09-22 1999-08-18 松下电器产业株式会社 印刷电路板及其制造方法
JPH08288605A (ja) 1995-04-14 1996-11-01 Matsushita Electric Ind Co Ltd 金属回路基板
JP2865197B2 (ja) 1996-07-19 1999-03-08 宇部興産株式会社 フレキシブル配線板
JP3855768B2 (ja) 1997-02-03 2006-12-13 イビデン株式会社 プリント配線板及びその製造方法
CA2346111A1 (en) * 1998-10-13 2000-04-20 Ernest L. Lawton Glass fiber-reinforced prepregs, laminates, electronic circuit boards and methods for assembling a fabric
US6518515B2 (en) * 1999-02-10 2003-02-11 Matsushita Electric Industrial Co, Ltd. Printed wiring board, and method and apparatus for manufacturing the same
JP3522165B2 (ja) 1999-08-31 2004-04-26 京セラ株式会社 配線基板とその製造方法
JP2002232102A (ja) 2001-01-31 2002-08-16 Ngk Spark Plug Co Ltd 配線基板
JP2002314254A (ja) * 2001-04-11 2002-10-25 Toppan Printing Co Ltd 多層プリント配線板及びその製造方法
JP4054269B2 (ja) * 2003-03-20 2008-02-27 Tdk株式会社 電子部品の製造方法および電子部品
JP4016108B2 (ja) 2003-08-07 2007-12-05 独立行政法人産業技術総合研究所 分散的経路選択プログラム、分散的経路選択プログラムを記録したコンピュータ読み取り可能な記録媒体および分散的経路選択装置、ならびにナビゲーションプログラム、ナビゲーションプログラムを記録したコンピュータ読み取り可能な記録媒体およびナビゲーション装置
US7737368B2 (en) * 2005-09-30 2010-06-15 Sanyo Electric Co., Ltd. Circuit board and method of manufacturing circuit board
JP2007180105A (ja) * 2005-12-27 2007-07-12 Sanyo Electric Co Ltd 回路基板、回路基板を用いた回路装置、及び回路基板の製造方法
JP2007258682A (ja) * 2006-02-24 2007-10-04 Sanyo Electric Co Ltd フレキシブル基板

Also Published As

Publication number Publication date
US7822302B2 (en) 2010-10-26
CN101056501A (zh) 2007-10-17
KR20070088375A (ko) 2007-08-29
JP2007227809A (ja) 2007-09-06
US20100088887A1 (en) 2010-04-15
CN101056501B (zh) 2010-07-21
KR20110122811A (ko) 2011-11-11
US20070199733A1 (en) 2007-08-30
KR101109941B1 (ko) 2012-03-16
US7796845B2 (en) 2010-09-14

Similar Documents

Publication Publication Date Title
JP4476226B2 (ja) 回路基板および回路基板の製造方法
US6531661B2 (en) Multilayer printed circuit board and method of making the same
KR101208379B1 (ko) 배선판과 그 제조 방법
US20150027758A1 (en) Multilayer wiring substrate and manufacturing method therefor
JP2007081157A (ja) 多層配線基板及びその製造方法
JP2007096185A (ja) 回路基板
JP2016063130A (ja) プリント配線板および半導体パッケージ
JP2006237637A (ja) プリント配線板及びその製造方法
TW201008425A (en) Method for fabricating blind via structure of substrate
JP2007220803A (ja) 多層配線基板及びその接続方法
JP2005079402A (ja) 回路基板およびその製造方法
JP2018082084A (ja) プリント配線板およびプリント配線板の製造方法
JP2019047063A (ja) プリント配線板およびその製造方法
JP2010214939A (ja) 銅張積層板及びその製造方法
JP2016127248A (ja) 多層配線基板
CN101657071A (zh) 基板的盲孔结构的制作方法
KR100873666B1 (ko) 다층 인쇄 회로 기판을 위한 양면 코어 기판 제조 방법
JPH0964231A (ja) エアリア・グリッド・アレイ・パッケージ用基板およびその製造方法
JP4482613B2 (ja) 多層配線基板の製造方法
JP4562632B2 (ja) 回路基板および回路基板の製造方法
JP2006054331A (ja) 多層フレックスリジッド配線基板の製造方法
JPH11126975A (ja) 多層プリント基板とこの製造方法
JP2020161730A (ja) 配線基板
JP2000059031A (ja) プリント配線板及びその製造方法
JP2008159860A (ja) 半導体素子の実装構造体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090210

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20090930

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20091021

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091027

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100209

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100309

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 3