JP2001167594A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2001167594A
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Kouho Shimada
幸峰 嶋田
Tokuo Inoue
徳夫 井上
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Abstract

(57)【要約】 【課題】 回路の設計変更を行うことなく、同一の半導
体メモリチップを２つ用いてメモリ容量を２倍に拡張で
きる低コストな半導体メモリ装置を提供する。 【解決手段】 第１のＲＯＭチップ１１の表面の中心線
Ａに対して線対称の位置に、データの出力を行うデータ
パッドＤ０〜Ｄ１５を設けると共に、アドレスが入力さ
れるアドレスパッドＡ０〜Ａ１３を設ける。上記第１の
ＲＯＭチップ１１のデータパッドおよびアドレスパッド
を含む回路パターンと第２のＲＯＭチップの回路パター
ンとが同一であり、第１のＲＯＭチップ１１と第２のＲ
ＯＭチップの裏面同士を互いの中心線Ａが一致するよう
に向き合わせる。第１のＲＯＭチップ１１,第２のＲＯ
Ｍチップの互いに対応する位置のアドレスパッドＡ０〜
Ａ１３同士およびデータパッドＤ０〜Ｄ１５同士を、近
傍に延在する複数のインナーリードＴ１〜Ｔ３８に夫々
独立したワイヤを介して共通に接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体メモリ装
置に関する。
【０００２】
【従来の技術】半導体メモリ装置については、メモリ容
量が大きくなるほど、半導体メモリチップの面積は大き
くなり、必要なメモリ容量が２倍になる場合には、これ
に見合う回路を最初から設計し直さなければならない。
そこで、このような問題を解決するため、１つの半導体
メモリチップと、それをミラー反転させた半導体メモリ
チップを製造し、この２つの半導体メモリチップを、夫
々のパッド形成面を互いに反対方向に外側に向けて配置
する半導体メモリ装置が提案されている(特開平６−１
７７３２２号公報参照)。
【０００３】このような半導体メモリ装置の断面図を図
４に示しており、４１は第１の半導体メモリチップ、４
２は第１の半導体メモリチップ４１の回路パターンをミ
ラー反転させて製造された第２の半導体メモリチップ、
４３は第１,第２半導体メモリチップ４１,４２の回路パ
ターンが形成されていない裏面を夫々載せて固定した金
属製の台座(アイランドと呼ぶ)、４４,４５はこの半導
体メモリ装置４０の外部接続端子となるインナーリー
ド、４６は第１の半導体メモリチップ４１の表面に形成
されたパッド(図示せず)とインナーリード４４,４５と
を接続するワイヤ、４７は第２の半導体メモリチップ４
２の表面に形成されたパッド(図示せず)とインナーリー
ド４４,４５とを接続するワイヤ、４８はモールド樹脂
である。
【０００４】次に、上記第１,第２の半導体メモリチッ
プ４１,４２とインナーリード４４,４５とのワイヤ接続
について説明する。
【０００５】図５は、第１の半導体メモリチップ４１上
の各パッドとインナーリードとのワイヤ接続を、第１の
半導体メモリチップ４１の回路パターン面側(図４の矢
印Ａの方向)から見た平面図である。図５において、Ａ
０〜Ａ１５はアドレスパッド、Ｄ０〜Ｄ７はデータパッ
ド、ＶＣＣおよびＧＮＤは電源用パッド、ＣＥＢはチッ
プイネーブル制御パッド、ＯＥＢは出力イネーブル制御
パッドである。また、夫々のインナーリードには、Ｔ１
からＴ３０までの端子番号が付けられている。
【０００６】図６は、第２の半導体メモリチップ４２上
の各パッドとインナーリードとのワイヤ接続を、第１の
半導体メモリチップ４１の回路パターン面画(図４の矢
印Ａの方向)すなわち第２の半導体メモリチップ４２の
裏面から見た平面図である。図６中のパッド記号および
インナーリードの端子番号は図５と同一のものである。
ただし、チップの裏面から見た図であることを示すため
に、パッドおよびワイヤは点線で描いてある。
【０００７】また、図７は、上記インナーリードの端子
番号と第１の半導体メモリチップ上のパッドとの接続対
応およびインナーリードの端子番号と第２の半導体メモ
リチップ上のパッドとの接続対応をまとめたものであ
る。
【０００８】図５〜図７に示すように、半導体メモリチ
ップ４１,４２上のチップイネーブル制御パッドＣＥＢ
および出力イネーブル制御パッドＯＥＢ以外のアドレス
パッドＡ０〜Ａ１５,データパッドＤ０〜Ｄ７および電
源パッドＶＣＣ,ＧＮＤを共通のインナーリードに夫々
接続している。上記半導体メモリチップ４１,４２のチ
ップイネーブル制御パッドＣＥＢを別のインナーリード
Ｔ４,Ｔ５に夫々接続し、半導体メモリチップ４１,４２
の出力イネーブル制御パッドＯＥＢを別のインナーリー
ドＴ２４,Ｔ２３に夫々接続して、外部から半導体メモ
リチップ４１,４２毎に制御するようにしている。こう
することによって、１つのパッケージ内に、第１の半導
体メモリチップ４１と第２の半導体メモリチップ４２と
を搭載し、２倍のメモリ容量の半導体メモリ装置を実現
することができる。
【０００９】
【発明が解決しようとする課題】ところが、上記半導体
メモリ装置４０では、第１の半導体メモリチップ４１の
回路パターンをミラー反転させた第２の半導体メモリチ
ップ４２を製造するには、第１の半導体メモリチップ４
１の製造用の全マスクをミラー反転させて、さらに最初
のプロセス工程からウエハーを流さなければならないの
で、第２の半導体メモリチップ４２を製造するのに別途
時間とコストがかかるという問題があった。
【００１０】そこで、この発明の目的は、回路の設計変
更を行うことなく、同一の半導体メモリチップを２つ用
いてメモリ容量を２倍に拡張できる低コストな半導体メ
モリ装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体メモリ装置は、アドレスが入力さ
れるアドレスパッドおよびデータが出力されるデータパ
ッドを含む回路パターンが同一であって、かつ、表面の
中心線に対して線対称の位置に上記アドレスパッドが同
数ずつ設けられると共に、上記表面の中心線に対して線
対称の位置に上記データパッドが同数ずつ設けられ、上
記中心線が互いに一致するように裏面同士が向き合わさ
れた第１,第２の半導体メモリチップと、上記第１,第２
の半導体メモリチップの近傍に延在するように設けら
れ、上記第１,第２の半導体メモリチップの互いに対応
する位置の上記アドレスパッド同士および上記データパ
ッド同士がワイヤを介して夫々共通に接続された複数の
外部接続端子とを備えたことを特徴としている。
【００１２】上記構成の半導体メモリ装置によれば、表
面の中心線に対して線対称の位置に、データが出力され
るデータパッドが同じ数だけ設けられ、さらに、表面の
中心線に対して線対称の位置に、アドレスが入力される
アドレスパッドが同じ数だけ設けられた上記第１,第２
の半導体メモリチップは、上記データパッドおよびアド
レスパッドを含む回路パターンが同一であるので、互い
の中心線が一致するように裏面同士を向き合わせて、上
記第１,第２の半導体メモリチップの互いに対応する位
置のアドレスパッド同士およびデータパッド同士を、第
１,第２の半導体メモリチップの近傍に延在する外部接
続端子(インナーリード等)にワイヤを介して夫々共通に
接続する。そうすることによって、アドレスパッドおよ
びデータパッドの位置が第１の半導体メモリチップと第
２の半導体メモリチップでは、チップの中心線に対して
線対称にアドレスのビット並びが入れ替わると共に、デ
ータのビット並びが入れ替わる。例えば、ＲＡＭ(ラン
ダム・アクセス・メモリー)の場合は、第１の半導体メ
モリチップと第２の半導体メモリチップを制御信号等に
より個別に制御することで、データの書き込み／読み出
しは正しく行われる一方、ＲＯＭの場合は、第１,第２
の半導体メモリチップのうち、外部接続端子に割り当て
られたアドレス,データのビット並びに対してビット並
びが入れ替わっている方を、ＲＯＭチップ書き込み時に
アドレス,データのビット並びを上記外部接続端子に割
り当てに合わせて入れ替えることで、読み出し時にデー
タが正しく読み出される。すなわち、外部接続端子に割
り当てられたアドレス,データのビット並びどおりに、
ＲＯＭチップの正しいアドレスから正しいデータが読み
出される。したがって、従来のように第１の半導体メモ
リチップと異なる回路パターンの第２の半導体メモリチ
ップを製造する必要がないので、回路の設計変更を行う
ことなく、同一の半導体メモリチップを２つ用いて低コ
ストでメモリ容量を２倍に拡張できる。
【００１３】また、一実施形態の半導体メモリ装置は、
上記第１,第２の半導体メモリチップが、裏面同士を向
き合わせて一体化する前に夫々単体でデータの書き込み
が行われるものであって、上記第１,第２の半導体メモ
リチップのいずれか一方の書き込み時の上記アドレスパ
ッドに入力されるアドレスのビット並びおよび上記デー
タパッドに入力されるデータのビット並びとは中心線に
対して線対称となるように、上記第１,第２の半導体メ
モリチップのいずれか他方にデータを書き込むときの上
記アドレスのビット並びおよび上記データのビット並び
を入れ替えることを特徴としている。
【００１４】上記実施形態の半導体メモリ装置によれ
ば、上記第１,第２の半導体メモリチップが、一体化す
る前に夫々単体でデータの書き込みを行うＲＯＭチップ
である場合、例えば、上記第１の半導体メモリチップの
書き込みは、所定のアドレスのビット並びおよびデータ
のビット並びでアドレスパッドおよびデータパッドにア
ドレスとデータを入力する一方、上記第２の半導体メモ
リチップの書き込みは、上記第１の半導体メモリチップ
の書き込み時のアドレスおよびデータのビット並びとは
その第２の半導体メモリチップの中心線に対して線対称
となるように、上記アドレスのビット並びを入れ替える
と共に、データのビット並びを入れ替える。したがっ
て、第１,第２の半導体メモリチップの裏面同士を互い
の中心線が一致するように向き合わせて、第１,第２の
半導体メモリチップの互いに対応する位置のアドレスパ
ッド同士およびデータパッド同士を、近接の外部接続端
子にワイヤを介して夫々共通に接続した後の読み出し時
は、第１,第２の半導体メモリチップのいずれも正しい
データを読み出すことができる。
【００１５】また、一実施形態の半導体メモリ装置は、
上記アドレスパッド同士および上記データパッド同士が
夫々共通に接続された上記外部接続端子の他に、上記第
１,第２の半導体メモリチップ毎にワイヤを介して夫々
接続された電源供給用の外部接続端子,チップイネーブ
ル制御用の外部接続端子および出力イネーブル制御用の
外部接続端子を有することを特徴としている。
【００１６】上記実施形態の半導体メモリ装置によれ
ば、上記第１,第２の半導体メモリチップ毎にワイヤを
介して夫々接続される電源供給用の外部接続端子,チッ
プイネーブル制御用の外部接続端子および出力イネーブ
ル制御用の外部接続端子によって、第１,第２の半導体
メモリチップを個別に制御できる。
【００１７】
【発明の実施の形態】以下、この発明の半導体メモリ装
置を図示の実施の形態により詳細に説明する。
【００１８】図１はこの発明の実施の一形態の半導体メ
モリ装置としてのＲＯＭ(リード・オンリー・メモリー)
の第１のＲＯＭチップ１１とその第１のＲＯＭチップ１
１の近傍に延在する外部接続端子としてのインナーリー
ドとのワイヤ接続を、第１のＲＯＭチップ１１の回路パ
ターン面側から見た平面図である。図１において、Ａ０
〜Ａ１３はアドレスパッド、Ｄ０〜Ｄ１５はデータパッ
ド、ＶＣＣおよびＧＮＤは電源用パッド、ＣＥＢはチッ
プイネーブル制御パッド、ＯＥＢは出力イネーブル制御
パッドである。また、インナーリードには、夫々Ｔ１か
らＴ３８までの端子番号が付けられている。上記インナ
ーリードＴ７,Ｔ１５,Ｔ２４,Ｔ３２は電源供給用の外
部接続端子であり、インナーリードＴ５,Ｔ３４はチッ
プイネーブル制御用の外部接続端子であり、インナーリ
ードＴ６,Ｔ３３は出力イネーブル制御用の外部接続端
子である。
【００１９】上記アドレスパッドＡ０〜Ａ１３は、夫々
中心線Ａに対して対称の位置に同数ずつ配置され、Ａ０
とＡ１３、Ａ１とＡ１２、…、Ａ６とＡ７は夫々線対称
の位置関係にある。また、上記データパッドＤ０〜Ｄ１
５も夫々中心線Ａに対して線対称の位置に同数ずつ配置
され、Ｄ０とＤ７、Ｄ１とＤ６、…、Ｄ１１とＤ１２は
夫々線対称の位置関係にある。上記第１のＲＯＭチップ
１１上のパッドＡ０〜Ａ１３,Ｄ０〜Ｄ１５,ＶＣＣ,Ｇ
ＮＤ,ＣＥＢおよびＯＥＢとインナーリードＴ１〜Ｔ３
８(Ｔ５〜Ｔ８を除く)を夫々ワイヤ１０で接続してい
る。
【００２０】図２は、第２のＲＯＭチップ１２上の各パ
ッドＡ０〜Ａ１３,Ｄ０〜Ｄ１５,ＶＣＣ,ＧＮＤ,ＣＥＢ
およびＯＥＢとその近傍のインナーリードＴ１〜Ｔ３８
(Ｔ５〜Ｔ８を除く)とのワイヤ接続を、第２のＲＯＭチ
ップ１２の回路パターンが形成されていない裏面側から
見た平面図である。図２中のパッドの記号およびインナ
ーリードの端子番号は図１と同一である。すなわち、上
記第２のＲＯＭチップ１２は、第１のＲＯＭチップ１１
(図１に示す)と同一の回路パターンが形成されたチップ
である。ただし、チップの裏面から見た図であることを
示すために、パッドＡ０〜Ａ１３,Ｄ０〜Ｄ１５,ＶＣ
Ｃ,ＧＮＤ,ＣＥＢ,ＯＥＢおよびワイヤ１０は点線で描
いている。
【００２１】また、図３は、上記のインナーリードの端
子番号と第１のＲＯＭチップ１１上のパッドとの接続対
応およびインナーリードの端子番号と第２のＲＯＭチッ
プ１２上のパッドとの接続対応をまとめたものである。
【００２２】なお、上記第１,第２のＲＯＭチップ１１,
１２は、図４と同様にして、第１,第２ＲＯＭメモリチ
ップ１１,１２の回路パターンが形成されていない裏面
を金属製の台座に夫々載せて固定する。このとき、第
１,第２ＲＯＭメモリチップ１１,１２の裏面同士を互い
の中心線Ａ,Ｂが一致するように向き合わせる。そし
て、第１,第２ＲＯＭメモリチップ１１,１２の互いに対
応する位置のアドレスパッド同士を、独立したワイヤ１
０を介してインナーリードに夫々共通に接続すると共
に、第１,第２ＲＯＭメモリチップ１１,１２の互いに対
応する位置のデータパッド同士を、独立したワイヤ１０
を介してインナーリードに夫々共通に接続する。
【００２３】図１〜図３に示すように、ＲＯＭチップ１
１,１２のアドレスパッドＡ０〜Ａ１５およびデータパ
ッドＤ０〜Ｄ７は、インナーリードに接続されている
が、夫々のアドレス番号およびデータ番号は異なってい
る。
【００２４】通常、ＲＯＭには、決まったアドレスに決
まったデータが格納される。これは、ＲＯＭチップ製造
時に、メモリセルトランジスタのチャンネル領域にイオ
ン注入するか否かによって、メモリセルトランジスタの
オンオフを設定することによって、データを書き込むこ
とによって行われる。この実施の形態では、完成後のＲ
ＯＭのデータ読み出し時に、外部接続端子であるインナ
ーリードから第１のＲＯＭチップ１１のアドレスが入力
された場合、第２のＲＯＭチップ１２のアドレスは、第
１のＲＯＭチップ１１のアドレスとビット並びが異なる
ので、第２のＲＯＭチップ１２は、そのままでは間違っ
たアドレスからデータが読み出されることになる。した
がって、外部接続端子であるインナーリードからのアド
レス入力に対して、図３の対応関係にしたがってアドレ
スを並び替えて、ＲＯＭチップ製造時にデータを書き込
む。
【００２５】また、ＲＯＭチップ製造時、データ入力に
ついても、第２のＲＯＭチップ１２のデータは、第１の
ＲＯＭチップ１１のデータとビット並びが異なるので、
完成後のＲＯＭのデータ読み出し時に、第２のＲＯＭチ
ップ１２そのままでは間違ったビット並びのデータが読
み出されることになる。したがって、図３の対応関係に
従ってデータを並べ替えて、ＲＯＭチップ製造時にデー
タを書き込まなければならない。この実施の形態では、
第２のＲＯＭチップ１２ヘのＲＯＭ書き込み時に、第１
のＲＯＭチップ１１のアドレスパッドＡ０〜Ａ１３に入
力されるアドレスのビット並びおよびデータパッドＤ０
〜Ｄ１５に入力されるデータのビット並びとはチップの
中心線に対して線対称となるように、第２のＲＯＭチッ
プ１２のアドレスおよびデータのビット並びの入れ替え
を行っている。以上のアドレスおよびデータの並び替え
によって、第２のＲＯＭチップ１２からも、完成後のＲ
ＯＭデータ読み出し時に正しいデータを読み出すことが
できる。
【００２６】また、上記第１,第２ＲＯＭチップ１１,１
２の電源用パッドＶＣＣを夫々別のインナーリードＴ２
４,Ｔ１５に接続し、外部に２つのＶＣＣ端子(図示せ
ず)が出ている。また、第１,第２ＲＯＭチップ１１,１
２の電源用パッドＧＮＤについても同様に、夫々別のイ
ンナーリードＴ３２,Ｔ７に接続している。また、ＲＯ
Ｍチップ１１,１２のチップイネーブル制御パッドＣＥ
Ｂを夫々別のインナーリードＴ３４,Ｔ５に接続し、Ｒ
ＯＭチップ１１,１２の出力イネーブル制御パッドＯＥ
Ｂを夫々別のインナーリードＴ３３,Ｔ６に接続し、外
部から個別に制御するようになっている。このようにし
て、１つのパッケージ内に、第１のＲＯＭチップ１１と
第２のＲＯＭチップ１２とを搭載して、メモリ容量を２
倍にする。
【００２７】このように、上記ＲＯＭでは、回路の設計
変更を行うことなく、同一のＲＯＭチップを２つ用いて
メモリ容量を２倍に拡張できる低コストなＲＯＭを実現
することができる。。
【００２８】また、データ書き込み時に、第１のＲＯＭ
チップ１１のアドレスおよびデータのビット並びにとは
そのチップの中心線に対して線対称となるように、第２
のＲＯＭチップ１２のアドレスおよびデータのビット並
びを入れ替えるので、第２のＲＯＭチップ１２の読み出
しも正しいデータを読み出すことができる。
【００２９】また、上記第１,第２のＲＯＭチップ１１,
１２毎に夫々独立してワイヤ１０を介して接続された電
源供給用のインナーリードＴ７,Ｔ１５,Ｔ２４,Ｔ３
２、チップイネーブル制御用のインナーリードＴ５,Ｔ
３４および出力イネーブル制御用のインナーリードＴ
６,Ｔ３３を有するので、第１,第２のＲＯＭチップ１
１,１２を個別に制御することができる。
【００３０】上記実施の形態では、半導体メモリ装置と
してのＲＯＭについて説明したが、半導体メモリ装置は
これに限らず、ＲＡＭ(ランダム・アクセス・メモリー)
等にこの発明を適用してもよい。この場合、ＲＡＭチッ
プ製造時にデータの書き込みはなく、アドレスおよびデ
ータのビット並びの入れ替えの必要がない。
【００３１】
【発明の効果】以上より明らかなように、この発明の半
導体メモリ装置によれば、アドレスパッドがチップの中
心線に対して線対称の位置に同数ずつ設けられ、データ
パッドがチップの中心線に対して線対称の位置に同数ず
つ設けられた第１の半導体メモリチップと、その第１の
半導体メモリチップと同一の回路パターンの第２の半導
体メモリチップとを用いて、第１,第２の半導体メモリ
チップの裏面同士を互いの中心線が一致するように向き
合わせ、第１,第２の半導体メモリチップの対応するア
ドレスパッド同士およびデータパッド同士を、外部接続
端子にワイヤを介して夫々共通に接続することによっ
て、回路の設計変更を行うことなく、低コストでメモリ
容量を２倍に拡張できる半導体メモリ装置を実現するこ
とができる。特に、この半導体メモリ装置がＲＯＭであ
る場合は、ＲＯＭ書き込み工程以外の工程では、第１,
第２の半導体メモリチップ両方のウエハを同時に流すこ
とができ、生産効率を高めることができると共に、ＲＯ
Ｍ書き込み工程用マスク以外のマスクを共通にでき、コ
ストダウンを図ることができる。
【００３２】また、この半導体メモリ装置がＲＯＭであ
る場合、データ書き込み時に、第１,第２の半導体メモ
リチップの一方のアドレスおよびデータのビット並びと
はチップの中心線に対して線対称となるように、第１,
第２の半導体メモリチップの他方のアドレスのビット並
びを入れ替え、データのビット並びを入れ替えるので、
第１,第２の半導体メモリチップのどちらも正しいデー
タを読み出すことができる。
【００３３】また、上記第１,第２の半導体メモリチッ
プ毎に夫々独立してワイヤを介して接続された電源供給
用の外部接続端子,チップイネーブル制御用の外部接続
端子および出力イネーブル制御用の外部接続端子を有す
ることによって、第１,第２の半導体メモリチップを個
別に制御できる。
【図面の簡単な説明】
【図１】 図１はこの発明の実施の一形態の半導体メモ
リ装置としてＲＯＭの第１のＲＯＭチップを表面から見
た平面図である。
【図２】 図２は上記ＲＯＭの第２のＲＯＭチップを裏
面から見た図である。
【図３】 図３は上記ＲＯＭの第１,第２のＲＯＭチッ
プ上のパッドとリードとの接続対応を示す図である。
【図４】 図４は従来の半導体メモリ装置の断面図であ
る。
【図５】 図５は上記半導体メモリ装置の第１の半導体
メモリチップを表面から見た平面図である。
【図６】 図６は上記半導体メモリ装置の第２の半導体
メモリチップを裏面から見た図である。
【図７】 図７は上記半導体メモリ装置の第１,第２の
半導体メモリチップ上のパッドとインナーリードとの接
続対応を示す図である。
【符号の説明】
１１…第１のＲＯＭチップ、 １２…第２のＲＯＭチップ、 Ａ０〜Ａ１３…アドレスパッド、 Ｄ０〜Ｄ１５…データパッド、 ＶＣＣ,ＧＮＤ…電源用パッド、 ＣＥＢ…チップイネーブル制御パッド、 ＯＥＢ…出力イネーブル制御パッド。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 アドレスが入力されるアドレスパッドお
    よびデータが出力されるデータパッドを含む回路パター
    ンが同一であって、かつ、表面の中心線に対して線対称
    の位置に上記アドレスパッドが同数ずつ設けられると共
    に、上記表面の中心線に対して線対称の位置に上記デー
    タパッドが同数ずつ設けられ、上記中心線が互いに一致
    するように裏面同士が向き合わされた第１,第２の半導
    体メモリチップと、 上記第１,第２の半導体メモリチップの近傍に延在する
    ように設けられ、上記第１,第２の半導体メモリチップ
    の互いに対応する位置の上記アドレスパッド同士および
    上記データパッド同士がワイヤを介して夫々共通に接続
    された複数の外部接続端子とを備えたことを特徴とする
    半導体メモリ装置。
  2. 【請求項２】 請求項１に記載の半導体メモリ装置にお
    いて、 上記第１,第２の半導体メモリチップは、裏面同士を向
    き合わせて一体化する前に夫々単体でデータの書き込み
    が行われるものであって、 上記第１,第２の半導体メモリチップのいずれか一方の
    書き込み時の上記アドレスパッドに入力されるアドレス
    のビット並びおよび上記データパッドに入力されるデー
    タのビット並びとは中心線に対して線対称となるよう
    に、上記第１,第２の半導体メモリチップのいずれか他
    方にデータを書き込むときの上記アドレスのビット並び
    および上記データのビット並びを入れ替えることを特徴
    とする半導体メモリ装置。
  3. 【請求項３】 請求項１に記載の半導体メモリ装置にお
    いて、 上記アドレスパッド同士および上記データパッド同士が
    夫々共通に接続された上記外部接続端子の他に、上記第
    １,第２の半導体メモリチップ毎にワイヤを介して夫々
    接続された電源供給用の外部接続端子,チップイネーブ
    ル制御用の外部接続端子および出力イネーブル制御用の
    外部接続端子を有することを特徴とする半導体メモリ装
    置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051545A (ja) * 2001-08-03 2003-02-21 Mitsubishi Electric Corp 半導体メモリチップとそれを用いた半導体メモリ装置
JP2008288445A (ja) * 2007-05-18 2008-11-27 Mitsubishi Electric Corp 半導体集積回路
US9355976B2 (en) 2012-11-21 2016-05-31 Samsung Electronics Co., Ltd. Semiconductor memory chips and stack-type semiconductor packages including the same

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