KR20020071618A - 반도체 칩과 패키지의 배치 방법 - Google Patents

반도체 칩과 패키지의 배치 방법 Download PDF

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Abstract

본 발명은 데이터 패드를 장축의 한 변에 배치하고 어드레스 패드를 장축의 다른 변에 배치하여 회로를 간소화하고 전송 속도를 향상시키도록 한 반도체 칩과 패키지의 배치 방법에 관한 것으로서, 장축과 단축의 비율이 2:1 또는 정방형(1:1)인 반도체 칩과 패키지의 배치 방법에 있어서, 상기 반도체 칩은 장축 중심선을 중심으로 한 쪽으로 데이터 패드를 일측의 장변을 따라서 나누어 배치하고, 다른 쪽으로 어드레스 패드를 타측의 장변을 따라서 배치하고, 상기 패키지는 반도체 칩의 장축 방향과 수직한 방향으로 제조하고 단축 중심선을 중심으로 한쪽으로 데이터 핀을 양측의 장변을 따라서 나누어 배치하고 다른 쪽으로 어드레스 핀을 양측의 장변을 따라서 배치하고, 상기 반도체 칩의 데이터 패드 및 어드레스 패드와 패키지의 데이터 핀 및 어드레스 핀을 와이어를 통해 연결하는 것을 특징으로 한다.

Description

반도체 칩과 패키지의 배치 방법{method for arrangement of package and semiconductor device}
본 발명은 반도체 칩과 패키지의 배치 방법에 관한 것으로, 특히 반도체 칩과 패키지의 배치를 다르게 하여 데이터(data) 신호 등의 지연 시간을 줄이도록 한 반도체 칩과 패키지의 배치 방법에 관한 것이다.
일반적으로 반도체 메모리 소자가 고집적화 되면서 종래에 비하여 패키지(package)내에 들어가는 칩 사이즈(chip size)가 작아진다.
반면에 패키지 사이즈는 종래의 제품과 호환을 유지하게 위하여 동일한 크기를 유지한다.
이런 경우에 패키지 내부에 들어가는 실리콘 칩 사이즈의 장축이 패키지의 단축에 비하여 작아지는 상황도 발생한다.
예를 들어서 현재 64M, 256M SDRAM 등에서 사용하는 패키지 사이즈는 400밀 ×875밀로 정해지는데 이것을 밀리미터 단위로 환산하면 대략 10밀리미터 ×12밀리미터이다.
이런 경우 칩 사이즈의 장축의 길이가 10밀리미터 이하인 경우가 발생한다.
이런 경우 발생하는 문제는 패키지의 핀(pin)과 웨이퍼(wafer)상의 패드(pad)를 연결하기 위한 리드(lead) 배치 등이 공정상의 주요 한계 문제로 나타난다.
이런 문제를 완화하기 위하여 사용하는 방법은 패드를 1995년 이전에 주로 사용하였던 칩의 바깥쪽 영역에 배치하는 방법이 사용된다.
이하, 첨부된 도면을 참고하여 종래의 반도체 칩과 패키지의 배치 방법을 설명하면 다음과 같다.
도 1은 종래의 반도체 칩과 패키지 배치 방법을 나타낸 구성도이다.
도 1에서와 같이, 장축과 단축의 비율이 약 2:1인 반도체 칩(10)과 패키지(20)의 배치 방법에 있어서, 상기 반도체 칩(10)은 단축 중심선을 중심으로 한 쪽으로 데이터 패드(11)를 양측의 장변을 따라서 나누어 배치하고, 다른 쪽으로 어드레스 패드(12)를 양측의 장변을 따라서 배치하며, 상기 패키지(20)는 반도체 칩(10)의 장축 방향과 동일한 방향으로 제조하고 단축 중심선을 중심으로 한쪽으로 데이터 핀(data pin)(21)을 양측의 장변을 따라서 나누어 배치하고 다른 쪽으로 어드레스 핀(address pin)(22)을 양측의 장변을 따라서 배치한다.
그리고 상기 반도체 칩(10)의 데이터 패드(11) 및 어드레스 패드(12)와 패키지(20)의 데이터 핀(21) 및 어드레스 핀(22)을 와이어(wire)(30)를 통해 연결한다.
즉, 종래는 장축 방향의 반도체 칩(10)과 동일한 방향으로 패키지(20)를 배치한다.
한편, 도 1에서는 상기 반도체 칩(10)의 데이터 패드(11)와 패키지(20)의 데이터 핀(21)의 연결 관계만을 도시하였다.
도 2는 도 1의 반도체 칩의 패드 배치 방법을 상세하게 나타낸 구성도이다.
도 2에서와 같이, 매트릭스(matrix) 형태를 갖는 복수개의 메모리 셀(31)로 이루어지고 일정한 간격을 갖는 메모리 셀 어레이(memory cell array)부(32)와, 상기 메모리 셀 어레이부(32) 사이에 형성되는 주변 회로(33)와, 상기 주변 회로(33)내에 구성되는 어드레스 관련 회로(예를 들면, 어드레스 입력 제어장치 또는 프리 디코더)(34), 데이터 관련회로(예를 들면, 데이터 센스 회로)(35) 등으로 포함하여구성된 반도체 칩(10)의 패드 배치 방법에 있어서, 상기 반도체 칩(10)의 단축 중심선을 중심으로 한 쪽으로 데이터 패드(11)를 양측의 장변을 따라서 나누어 배치하고, 다른 쪽으로 어드레스 패드(12)를 양측의 장변을 따라서 배치하고 있다.
즉, 종래에는 장축 방향과 단축 방향을 갖는 반도체 칩(10)은 단축 방향으로 중심으로 하여 한 쪽의 장축 양변에는 데이터 패드(11)가 위치하고, 다른 한 쪽의 장축 양변에는 어드레스 패드(12)가 위치한다.
여기서 미설명한 A는 데이터 신호 라인이고, B는 어드레스 신호 라인이며, C는 C는 데이터 신호 전달 경로이다.
그러나 상기와 같은 종래의 반도체 칩과 패키지의 배치 방법에 있어서 다음과 같은 문제점이 있었다.
즉, 패키지의 크기에 비하여 칩의 크기가 작아지면서 패드를 칩의 가장 자리에 배치하는 경우 리드 선이 집중되어 공정상의 한계를 유발하고 특별히 데이터 패드의 수가 많은 경우에 칩의 중심 영역에서 데이터 라인의 수가 증가하므로 칩 면적으로 증가를 초래하고, 데이터 패드에서 먼 곳에 위치한 메모리 셀의 데이터를 억세스(access)하는데 지연 시간이 길게 걸린다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 데이터 패드를 장축의 한 변에 배치하고 어드레스 패드를 장축의 다른 변에 배치하여 회로를 간소화하고 전송 속도를 향상시키도록 한 반도체 칩과 패키지의 배치 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 칩과 패키지 배치 방법을 나타낸 구성도
도 2는 도 1의 반도체 칩의 패드 배치 방법을 상세하게 나타낸 구성도
도 3a 및 도 3b는 본 발명의 반도체 칩과 패키지의 배치 방법을 나타낸 구성도
도 4는 도 3a 및 도 3b의 반도체 칩의 패드 배치 방법을 상세하게 나타낸 구성도
도 5는 본 발명의 다른 실시예에 의한 반도체 칩의 패드 배치 방법을 나타낸 구성도
도면의 주요 부분에 대한 부호의 설명
40 : 반도체 칩 50 : 패키지
41 : 데이터 패드 42 : 어드레스 패드
51 : 데이터 핀 52 : 어드레스 핀
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 칩과 패키지의 배치 방법은 장축과 단축의 비율이 약 2:1 또는 정방형(1:1)인 반도체 칩과 패키지의 배치 방법에 있어서, 상기 반도체 칩은 장축 중심선을 중심으로 한 쪽으로 데이터 패드를 일측의 장변을 따라서 나누어 배치하고, 다른 쪽으로 어드레스 패드를 타측의 장변을 따라서 배치하고, 상기 패키지는 반도체 칩의 장축 방향과 수직한 방향으로 제조하고 단축 중심선을 중심으로 한쪽으로 데이터 핀을 양측의 장변을 따라서 나누어 배치하고 다른 쪽으로 어드레스 핀을 양측의 장변을 따라서 배치하고, 상기 반도체 칩의 데이터 패드 및 어드레스 패드와 패키지의 데이터 핀 및 어드레스 핀을 와이어를 통해 연결하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 칩과 패키지의 배치 방법을 상세히 설명하면 다음과 같다.
도 3a 및 도 3b는 본 발명의 반도체 칩과 패키지의 배치 방법을 나타낸 구성도이다.
도 3a 및 도 3b에서와 같이, 장축과 단축의 비율이 약 2:1(또는 1:1의 정방형)인 반도체 칩(40)과 패키지(50)의 배치 방법에 있어서, 상기 반도체 칩(40)은 장축 중심선을 중심으로 한 쪽으로 데이터 패드(41)를 일측의 장변을 따라서 나누어 배치하고, 다른 쪽으로 어드레스 패드(도시되지 않음)를 타측의 장변을 따라서 배치하며, 상기 패키지(50)는 반도체 칩(40)의 장축 방향과 수직한 방향으로 제조하고 단축 중심선을 중심으로 한쪽으로 데이터 핀(data pin)(51)을 양측의 장변을따라서 나누어 배치하고 다른 쪽으로 어드레스 핀(address pin)(52)을 양측의 장변을 따라서 배치한다.
그리고 상기 반도체 칩(40)의 데이터 패드(41) 및 어드레스 패드와 패키지(50)의 데이터 핀(51) 및 어드레스 핀(52)을 와이어(wire)(60)를 통해 연결한다.
즉, 본 발명에서는 반도체 칩(40)의 장축 방향과 수직한 방향으로 패키지(50)를 배치한다.
여기서 상기 데이터 패드(41) 어레이의 중간 부분에 위치하는 데이터 패드(41)와 패키지(50)상의 에지(edge)에 위치하는 데이터 핀(51)을 서로 연결한다.
한편, 장축에 대한 정의는 1,4,16 메가 DRAM 등에서 칩의 장단축의 비율이 대략 1:2정도이므로 논쟁의 여지가 없으나, 최근 2M, 8M, 32M DRAM 등과 같은 경우는 장단축의 비율이 대략 1:1이므로 논쟁의 여지가 있다.
그러므로 본 발명의 실시예에서는 웨이퍼상에 구현된 칩의 장축 및 단축의 비율이 대략 1:2인 경우로 한정하였다.
도 4는 도 3a 및 도 3b의 반도체 칩의 패드 배치 방법을 상세하게 나타낸 구성도이다.
도 4에서와 같이, 매트릭스(matrix) 형태를 갖는 복수개의 메모리 셀(61)로 이루어지고 일정한 간격을 갖는 메모리 셀 어레이(memory cell array)부(62)와, 상기 메모리 셀 어레이부(62) 사이에 형성되는 주변 회로(63)와, 상기 주변 회로(63)내에 구성되는 어드레스 관련 회로(예를 들면 어드레스 입력장치 또는 프리 디코더)(64), 데이터 관련회로(65), 데이터 센스 앰프(66)로 구성된 반도체 칩(40)의 패드 배치 방법에 있어서, 상기 반도체 칩(40)은 장축 중심선을 중심으로 한 쪽으로 데이터 패드(41)를 일측의 장변을 따라서 나누어 배치하고, 다른 쪽으로 어드레스 패드(42)를 타측의 장변을 따라서 배치한다.
즉, 본 발명에서는 장축 방향과 단축 방향을 갖는 반도체 칩(40)은 장축 방향의 일변에는 데이터 패드(41)가 위치하고, 장축 방향의 타변에는 어드레스 패드(42)가 위치한다.
여기서 미설명한 A는 데이터 신호 라인이고, B는 어드레스 신호 라인이며, C는 데이터 신호 전달 경로이고, 반도체 칩(40)을 이등분하는 중심선이 반도체 칩(40)의 장축 중심 라인(center line)이다.
그리고 데이터 출력을 제어하는 시간을 나타내는 제어 신호 발생 장치는 데이터 패드 어레이의 중간 부분에 위치하고, 메모리 셀(61)에서 나오는 데이터 신호(C)를 데이터 패드(41)로 보내는 구동 장치가 단축 중심 선 부분에 위치하고, 데이터 패드(41)로부터 먼 곳에 위치한 데이터 구동 장치는 데이터 패드 어레이 중간 부분에 위치한 데이터 패드(41)에 연결되고 데이터 패드 어레이에서 가까운 곳에 위치한 데이터 구동 장치는 데이터 패드 어레이의 중간에서 먼 쪽에 위치한다.
한편, 상기 반도체 칩(40)의 가로 세로 비율이 1:1인 경우에 반도체 칩을 이등분 하는 선을 중심으로 일측에는 데이터 패드(41)가 위치하고 타측에는 어드레스 패드(42)가 위치하도록 한다.
따라서 데이터 출력 제어 장치의 위치가 데이터 패드(41)의 중간 부근에 위치하고 중간 부분에 위치한 데이터 패드(41)와 반도체 칩(40)의 가장 바깥쪽에 위치하는 핀이 연결되어 내부 회로에서 생기는 지연 시간과 패드와 핀 사이에서 생기는 지연 시간을 서로 상쇄시킬 수 있다.
도 5는 본 발명의 다른 실시예에 의한 반도체 칩의 패드 배치 방법을 나타낸 구성도이다.
도 5에서와 같이, 데이터 관련 회로(65)가 데이터 패드(41)와 메모리 셀 어레이부(62) 사이에 위치한다.
따라서 데이터 패드(41) 어레이와 수직한 방향으로 데이터 전달 경로(C)가 형성되어 데이터 라인의 지연 시간을 최소화시킬 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 칩과 패키지의 배치 방법 은 다음과 같은 효과가 있다.
첫째, 반도체 칩의 장축 방향과 수직한 방향으로 패키지를 배치함으로서 핀(pin)간 더 넓은 피치(pitch)를 유지할 수 있다.
둘째, 반도체 칩의 일변에 데이터 패드를 배치하고 타변에 어드레스 패드를 배치함으로서 제어 신호의 전송 라인을 간소화시킬 수 있고, 데이터 전달 경로를 줄일 수 있다.
셋째, 어드레스 패드들이 장변을 따라 한 변에 배치됨으로서 제어신호의 배치 및 프리 디코딩을 위한 연결이 간편해지고 라인 수를 줄일 수 있다.
넷째, 제어신호 또는 클럭 구동 장치가 칩의 중심부에 위치한 경우 데이터의 출력시 가운데 위치한 패드로는 내부 제어신호 또는 클럭 신호가 빠르게 도착하고 데이터 출력이 빠른 반면에 리드선에서 생기는 지연 시간은 가운데 위치한 패드로부터 핀까지의 거리가 길어서 핀에서의 데이터들이 동기화되기가 용이하다.

Claims (3)

  1. 장축과 단축의 비율이 2:1 또는 정방형(1:1)인 반도체 칩과 패키지의 배치 방법에 있어서,
    상기 반도체 칩은 장축 중심선을 중심으로 한 쪽으로 데이터 패드를 일측의 장변을 따라서 나누어 배치하고, 다른 쪽으로 어드레스 패드를 타측의 장변을 따라서 배치하고, 상기 패키지는 반도체 칩의 장축 방향과 수직한 방향으로 제조하고 단축 중심선을 중심으로 한쪽으로 데이터 핀을 양측의 장변을 따라서 나누어 배치하고 다른 쪽으로 어드레스 핀을 양측의 장변을 따라서 배치하고, 상기 반도체 칩의 데이터 패드 및 어드레스 패드와 패키지의 데이터 핀 및 어드레스 핀을 와이어를 통해 연결하는 것을 특징으로 하는 반도체 칩과 패키지의 배치 방법.
  2. 제 1 항에 있어서, 상기 데이터 패드 어레이의 중간 부분에 위치하는 데이터 패드와 패키지상의 에지에 위치하는 데이터 핀을 서로 연결하는 것을 특징으로 하는 반도체 칩과 패키지의 배치 방법.
  3. 제 1 항에 있어서, 상기 반도체 칩의 가로 세로 비율이 1:1인 경우에 반도체 칩을 이등분하는 선을 중심으로 일측에는 데이터 패드가 위치하고 타측에는 어드레스 패드가 위치하도록 하는 것을 특징으로 하는 반도체 칩과 패키지의 배치 방법.
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