JPH04206772A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はゲート敷詰め型マスタースライス方式の半導体
集積回路装置に関するものである。

（従来の技術） この種の半導体集積回路装置は特開平１−９３．１４４
号公報に記載のＣＭＯ３集積回路装置から既知である。

最も一般的なゲート敷詰め型マスクスライス方式のＣＭ
Ｏ３−ＬＳＩは、第５図に示すゲートアレイの等価回路
の基本セルを第６図の平面図で示した回路パターンで構
成する。第５図および第６図において、２１はＮ型半導
体領域、２１′はＮ型基板中の島状Ｐ型領域、２３．２
４．２５はＰチャネル金属酸化物半導体トランジスタ２
８．２９のソースまたはドレイン領域、２３’　２４’
　２５はＮチャネル金属酸化物半導体トランジスタ２８
′、２９′のソースまたはドレイン領域、２６はＰＭＯ
３）ランジスタ２８およびＮＭＯＳ　）ランジスタ２８
′の共通ゲート、２７はＰＭＯ３）ランジスタ２９およ
びＮＭＯＳ　）ランジスタ２９′の共通ゲートをそれぞ
れ示す。かように構成した基本セルを第７図に示すよう
に２次元に配列することによって所望のＣＭＯ３基本ゲ
ートアレイを規則的かつ共通的に形成する。第７図にお
いて、３０はＬＳ、Ｉチップ、３１は論理セルおよびセ
ル間の結線によって構成される論理回路領域（基本セル
領域）、３２はチップ外部および論理回路の物理的およ
び電気的インターフェースを形成する周辺回路領域、３
は基本セルをそれぞれ示す。その後、品種に対応して所
定の配線パターンを積層し、ＬＳＩチップとして完成す
る。

かかる基本セルの具体的な論理機能はソース、ドレイン
およびゲートの両端、又は、中央の拡大部分を金属配線
で適宜結線することによって実現する。

即ち、第１段階として各種ＬＳＩに汎用的に使用可能な
論理機能として基本セル２０個程度以下の規模のものを
抽出し、それぞれ所定の結線を基本セル領域内で行う。

これを“論理セル”と称し、通常その種類は数十種類に
も及ぶ。

次に、第２段階として、多数の論理セルを第７図の基本
セル３の配列上に配置し、その間を結線する。通常この
第２段階の作業はコンピュータを用いて自動的に行い、
従って自動配置・配線と称される。

また、この第２段階の配置・配線においては、個別の配
線同士が接触するのを防止するために、通常、第８図に
示すように、論理セル配置領域３４の論理セル間の配線
のＸ方向は第１層金属配線３７で形成し、Ｘ方向は第２
層金属配線３６で形成し、論理セルは極力第１層金属配
線で形成する。第８図中、３５はＸ方向論理セル間配線
領域を示す。

第３図は一般的なフリップフロップ回路を、および、第
９図はそのフリップフロップの論理回路を、従来のマス
タースライス方式の半導体集積回路装置で２つの基本セ
ルを使用して表現したものである。第９図において、３
は基本セル、４は第１層配線、５は電源となる第１層配
線、６はトランジスタのゲート電極、７は第１層配線と
トランジスタ素子を接続するコンタクトホール、８は第
１層配線と第２層配線を接続するコンタクトホール、９
は第２層配線、１０はトランジスタのソース領域又はド
ルイン領域である。図に示すように、上部の基本セルに
あるＮＡＮＤ回路と、下部の基本セルにあるＮＡＮＤ回
路とを接続するために、論理セル間配線領域３５を縦断
する方向の配線、即ち、第２層配線９を使用している。

従って、自動配線はこの部分て制約を受けることになる
。

（発明が解決しようとする課題） かように、大規模な論理機能セルは複数の基本セルを使
用して設計されている。しかし、この場合、同一の論理
機能セル内にあり、しかも個別の基本セル内にある信号
を接続しようとすると、縦断する方向の配線、即ち、第
２層配線を使用せざるを得ない場合か多々生じる。これ
がため、このような複数の基本セル領域を使用する論理
機能セルを使用することにより自動配線が第２層配線の
使用に関して制限を受ける箇所が生じてしまう。

本発明の目的は第２層配線の使用に関して制限を受ける
ことなく自動配線を行い得るようにした上述した種類の
ゲート敷詰め型マスタースライス方式の半導体集積回路
装置を提供せんとするにある。

（課題を解決するための手段） 本発明ゲート敷詰め型マスタースライス方式の半導体集
積回路装置は導電層から成る単数および複数の配線パタ
ーンを基本セル間に一定パターンの繰返して基本セル領
域全体に亘って形成するようにしたことを特徴とする。

（作　用） 本発明ゲート敷詰め型マスタースライス方式の半導体集
積回路装置では、導電層から成る単数および複数の配線
パターン１を、基本セルＡ間に縦方向に一定パターンの
繰返しで基本セル領域全体に亘って形成するようにする
。

従って自由度の高い自動配線を適用してＴＡＴを改善す
ることができる。

（実施例） 第１図はマスタースライス方式による本発明半導体集積
回路装置による基本セル領域を示す。

即ち、第１図においてｌはポリシリコンによる配線パタ
ーン、３は基本セルを示す。このポリシリコンのパター
ン１は縦方向に配置する。

かかるマスタースライス方式による半導体集積回路装置
について複数の基本セルを使用する論理機能セルの配置
Ａを第２図につき説明する。この第２図の配置Ａは第３
図に示す論理回路、例えはフリップフロップを本発明に
よるマスタースライス方式の半導体集積回路装置によっ
て実現したものである。第２図において、ｌはポリシリ
コン、３は基本セル、４は第１層配線、５は電源となる
第１層配線、６はトランジスタのゲート電極、７は第１
層配線とトランジスタ素子を接続するコンタクトホール
、８は第１層配線と第２層配線を接続するコンタクトホ
ール、９は第２層配線、１０はトランジスタのソース領
域又はドレイン領域をそれぞれ示す。

かように構成した本発明半導体集積回路装置では基本セ
ル領域の基本セルの両側に導電層から成る単数および複
数の配線パターン１を設け、これを基本セル領域におい
て基本セル間の特に縦方向の接続に使用する。これかた
め、第９図に示す従来の配線パターンと比較して明らか
なように、第２図に示す配線パターンは第２層配線の数
を減少させることができ、従ってその構成を著しく簡素
化することができ、第２層配線の使用に関して制限を受
けることなく自動配線の自由度を著しく高めることかで
き、ひいては設計期間を短縮することができる。

上述した所は配線パターンＩを基本セル領域に縦方向に
設ける場合を説明した。しかし、本発明はこれに限定さ
れるものではな（、第４図に示すように配線パターン１
を基本セル領域に横方向にそれぞれ基本セル間に配設す
ることもてきる。この場合には論理セルを一層有利に形
成することかできる。

或はまた、かかる配線パターン１を縦方向および横方向
の両方向に設けることもてきる。

更に基本セルの形状も矩形に限定されなくても良い。

（発明の効果） 上述したように本発明によれば導電層から成る単数およ
び複数の配線パターンを基本セル間に一定パターンの繰
返しで基本セル領域全体に亘って形成するようにするこ
とにより、自由度の高い自動配線を適用して設計期間を
著しく短縮することかできる。

【図面の簡単な説明】

第１図は本発明半導体集積回路装置の基本セル領域の構
成を示す平面図、 第２図は本発明半導体集積回路装置の実施例の構成を示
すパターン図、 第３図はフリップフロップ回路の等価回路図、第４図は
本発明半導体集積回路装置の基本セル領域の他の実施例
の構成を示す平面図、第５図はＣＭＯＳゲートアレイの
基本セルの等価回路図、 第６図は第５図に示す等価回路の基本セルを示す平面図
、 第７図および第８図は基本セルの２次元配列をそれぞれ
示す平面図、 第９図は従来の半導体集積回路装置の構成を示すパター
ン図である。 ■　・・・　ポリシリコン ３−・・　基本セル ４　・・・　第１層配線 ５　・・・　電源となる第１層配線 ６　・・・　トランジスタのゲート電極７　・・・　第
１層配線とトランジスタ素子を接続するコンタクトホー
ル ８　・・・　第１層配線と第２層配線を接続するコンタ
クトホール ９　・・・　第２層配線 １０　　・・・　トランジスタのソース領域又はドレイ
ン領域

Claims (1)

【特許請求の範囲】
1. １、導電層より成る単数および複数の配線パターンを、
   基本セル間に一定パターンの繰返しで基本セル領域全体
   に亘って形成するようにしたことを特徴とするゲート敷
   詰め型マスタースライス方式の半導体集積回路装置。