JPS584463B2 - シユウセキカハンドウタイロンリカイロ - Google Patents
シユウセキカハンドウタイロンリカイロInfo
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- JPS584463B2 JPS584463B2 JP50083309A JP8330975A JPS584463B2 JP S584463 B2 JPS584463 B2 JP S584463B2 JP 50083309 A JP50083309 A JP 50083309A JP 8330975 A JP8330975 A JP 8330975A JP S584463 B2 JPS584463 B2 JP S584463B2
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- 239000000758 substrate Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 description 9
- 230000010354 integration Effects 0.000 description 7
- 239000002131 composite material Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
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Description
【発明の詳細な説明】
本発明は、少くとも、トランジスタの構成と抵抗素子の
構成とを有する回路素子と、少くともトランジスタの構
成を有する回路素子とを以って論理回路の構成されてな
る集積化半導体論理回路に関する。
構成とを有する回路素子と、少くともトランジスタの構
成を有する回路素子とを以って論理回路の構成されてな
る集積化半導体論理回路に関する。
先ず本発明にて構成し得る集積化半導体論理回路の一例
を電気的接続構成で述べるに、それは第１図に示す如く
例えば４個のトランジスタＱ１〜Ｑ４と、例えば３個の
抵抗素子Ｒ１〜Ｒ３とを有して、トランジスタＱ１及び
Ｑ２のコレククがそれ等に共通の抵抗素子Ｒ１を通じて
電源端子■１に接続され且直接的に論理出力を得る為の
出力端子Ｔ１に接続され、トランジスタＱ３のコレクク
が抵抗素子Ｒ２を通じて電源端子■１に接続され、且直
接的に同様論理出力を得る為の出力端子Ｔ２に接続され
、又トランジスタＱ１，Ｑ２及びＱ３のベースが夫々論
理入力の与えられる入力端子Ｉ１，Ｉ２及び■３に、エ
ミツタがそれ等に共通のトランジスタＱ４のコレククに
夫々接続され、一方トランジスタＱ４のベースが電流制
御用入力の与えられる制御端子Ｋに、エミツクが抵抗素
子Ｒ３を通じて電源端子■１と対をなす電源端子Ｖ２に
夫々接続され、而して制御端子Ｋに与えられる電流制御
入力にて制御された電流をトランジスタＱ４及び抵抗素
子Ｒ３の直列回路に流す様になされた状態で即ちこの直
列回路にて電流制限回路を構成せる状態で且例えば入力
端子■３に常時「１」の論理入力を与えてトランジスタ
Ｑ３がオンせる状態で、入力端子Ｉ１（又はＩ２）に「
１」の論理入力を与えればトランジスタＱ１（又はＱ２
）がオンとなり又これに応じてトラジスタＱ３がオフと
なって出力端子Ｔ１及びＴ２に夫々「０」及び「１」の
論理出力が得られ、又これより入力端子Ｉ１（又は１２
）の論理入力が１０」となればトランジスタＱ１（又は
Ｑ２）がオフとなり又これに応じてトランジスタＱ３が
オンとなって出力端子Ｔ１及びＴ２に夫々「１」及び「
０」の論理出力が得られる様になされた構成を有する。
を電気的接続構成で述べるに、それは第１図に示す如く
例えば４個のトランジスタＱ１〜Ｑ４と、例えば３個の
抵抗素子Ｒ１〜Ｒ３とを有して、トランジスタＱ１及び
Ｑ２のコレククがそれ等に共通の抵抗素子Ｒ１を通じて
電源端子■１に接続され且直接的に論理出力を得る為の
出力端子Ｔ１に接続され、トランジスタＱ３のコレクク
が抵抗素子Ｒ２を通じて電源端子■１に接続され、且直
接的に同様論理出力を得る為の出力端子Ｔ２に接続され
、又トランジスタＱ１，Ｑ２及びＱ３のベースが夫々論
理入力の与えられる入力端子Ｉ１，Ｉ２及び■３に、エ
ミツタがそれ等に共通のトランジスタＱ４のコレククに
夫々接続され、一方トランジスタＱ４のベースが電流制
御用入力の与えられる制御端子Ｋに、エミツクが抵抗素
子Ｒ３を通じて電源端子■１と対をなす電源端子Ｖ２に
夫々接続され、而して制御端子Ｋに与えられる電流制御
入力にて制御された電流をトランジスタＱ４及び抵抗素
子Ｒ３の直列回路に流す様になされた状態で即ちこの直
列回路にて電流制限回路を構成せる状態で且例えば入力
端子■３に常時「１」の論理入力を与えてトランジスタ
Ｑ３がオンせる状態で、入力端子Ｉ１（又はＩ２）に「
１」の論理入力を与えればトランジスタＱ１（又はＱ２
）がオンとなり又これに応じてトラジスタＱ３がオフと
なって出力端子Ｔ１及びＴ２に夫々「０」及び「１」の
論理出力が得られ、又これより入力端子Ｉ１（又は１２
）の論理入力が１０」となればトランジスタＱ１（又は
Ｑ２）がオフとなり又これに応じてトランジスタＱ３が
オンとなって出力端子Ｔ１及びＴ２に夫々「１」及び「
０」の論理出力が得られる様になされた構成を有する。
斯る電気的接続構成を有する回路は電流切替形の論理回
路とも称されているが、斯る電気的接続構成を有する従
来の集積化半導体論理回路は、半導体基板上に形成され
た半導体層より互に分離されて形成された７個の第１〜
第７の領域を有して、その第１〜第４の領域にて夫々ト
ランジスタのみ構成せる回路素子を、第５〜第７の領域
にて夫々抵抗素子のみを構成せる回路素子を夫々形成し
、而して之等トランジスタのみを構成せる４つの回路素
子と抵抗素子のみを構成せる３つの回路素子と半導体層
上に予め設けた絶縁層上に延長せしめた配線導体を用い
て第１図に示す電気的接続構成が得られるべく互に接続
せる構成を有するを普通としている。
路とも称されているが、斯る電気的接続構成を有する従
来の集積化半導体論理回路は、半導体基板上に形成され
た半導体層より互に分離されて形成された７個の第１〜
第７の領域を有して、その第１〜第４の領域にて夫々ト
ランジスタのみ構成せる回路素子を、第５〜第７の領域
にて夫々抵抗素子のみを構成せる回路素子を夫々形成し
、而して之等トランジスタのみを構成せる４つの回路素
子と抵抗素子のみを構成せる３つの回路素子と半導体層
上に予め設けた絶縁層上に延長せしめた配線導体を用い
て第１図に示す電気的接続構成が得られるべく互に接続
せる構成を有するを普通としている。
然し乍ら斯る構成に依る場合、半導体層より互に分離さ
れた７個の第１〜第７の領域を形成せる為の領域の半導
体層に占める面積が比較的大となるこみにより全体の回
路の集積度を十分向上することが困難であった。
れた７個の第１〜第７の領域を形成せる為の領域の半導
体層に占める面積が比較的大となるこみにより全体の回
路の集積度を十分向上することが困難であった。
又７個の回路素子を第１図に示す電気的接続構成が得ら
れるべく互に接続する為の配線導体の数が比較的多くな
ることにより同様に全体の回路の集積度を向上すること
が困難であった。
れるべく互に接続する為の配線導体の数が比較的多くな
ることにより同様に全体の回路の集積度を向上すること
が困難であった。
この為従来、例えば第１の領域にてトランジスタＱ１の
みを構成せる回路素子を形成し、第２，第３，及び第４
の領域にて夫々トランジスタＱ２及び抵抗素子Ｒ１、ト
ランジスタＱ３及び抵抗素子Ｒ２、及びトランジスタＱ
４及び抵抗素子Ｒ３の夫々の直列接続せる３つの回路素
子を形成し、従って半導体層より互に分離されて形成さ
れる第１〜第４の４つの領域にて形成せる回路素子を以
って第１図に示す電気的接続構成を得ることが提案され
ているも、この場合トランジスタＱ２及び抵抗素子Ｒ１
、及びトランジスタＱ３及び抵抗素子Ｒ２の夫々の直列
接続せる２つの回路素子と、トランジスタＱ４及び抵抗
素子Ｒ３の直列接続せる回路素子とはそれ等の直列接続
態様が異なる為前者の２つの回路素子はこれ等を夫々第
２及び第３の領域に容易に形成し得るも、後者の１つの
回路素子はこれを第４の領域に形成することは比較的困
難であり、結局例えば第１の領域にてトランジスタＱ１
のみを構成せる１つの回路素子を、第２及び第３の領域
にて夫々トランジスタＱ２及び抵抗素子Ｒ１、及びトラ
ンジスタＱ３及び抵抗素子Ｒ２の夫々の直列接続せる２
つの回路素子を、第４及び第５の領域にて夫々トランジ
スタＱ４及び抵抗Ｒ３のみを構成せる２つの回路素子を
夫々形成して第１図に示す電気的接続構成を得ることと
なるものである。
みを構成せる回路素子を形成し、第２，第３，及び第４
の領域にて夫々トランジスタＱ２及び抵抗素子Ｒ１、ト
ランジスタＱ３及び抵抗素子Ｒ２、及びトランジスタＱ
４及び抵抗素子Ｒ３の夫々の直列接続せる３つの回路素
子を形成し、従って半導体層より互に分離されて形成さ
れる第１〜第４の４つの領域にて形成せる回路素子を以
って第１図に示す電気的接続構成を得ることが提案され
ているも、この場合トランジスタＱ２及び抵抗素子Ｒ１
、及びトランジスタＱ３及び抵抗素子Ｒ２の夫々の直列
接続せる２つの回路素子と、トランジスタＱ４及び抵抗
素子Ｒ３の直列接続せる回路素子とはそれ等の直列接続
態様が異なる為前者の２つの回路素子はこれ等を夫々第
２及び第３の領域に容易に形成し得るも、後者の１つの
回路素子はこれを第４の領域に形成することは比較的困
難であり、結局例えば第１の領域にてトランジスタＱ１
のみを構成せる１つの回路素子を、第２及び第３の領域
にて夫々トランジスタＱ２及び抵抗素子Ｒ１、及びトラ
ンジスタＱ３及び抵抗素子Ｒ２の夫々の直列接続せる２
つの回路素子を、第４及び第５の領域にて夫々トランジ
スタＱ４及び抵抗Ｒ３のみを構成せる２つの回路素子を
夫々形成して第１図に示す電気的接続構成を得ることと
なるものである。
而して斯く得ることとなれば、全体の回路が犬なる集積
度を以って得られなくなると共に、抵抗素子Ｒ１及びＲ
２の夫々と抵抗素子Ｒ３とが異なる構成及び形状で得ら
れるので抵抗素子Ｒ１及びＲ２の夫々の値と抵抗素子Ｒ
３の値の比を予定の値として得ることが困難となり、一
方第１図に示す電気的接続構成を有する電流切替形の論
理回路に於ては、出力端子Ｔ１及びＴ２より得られる論
理出力の振幅が抵抗素子Ｒ１及びＲ２の夫々の値と抵抗
素子Ｒ３の値との比に大きく依存するので、全体の回路
の特性を予定のものとして得ることが比較的困難となる
ものであった。
度を以って得られなくなると共に、抵抗素子Ｒ１及びＲ
２の夫々と抵抗素子Ｒ３とが異なる構成及び形状で得ら
れるので抵抗素子Ｒ１及びＲ２の夫々の値と抵抗素子Ｒ
３の値の比を予定の値として得ることが困難となり、一
方第１図に示す電気的接続構成を有する電流切替形の論
理回路に於ては、出力端子Ｔ１及びＴ２より得られる論
理出力の振幅が抵抗素子Ｒ１及びＲ２の夫々の値と抵抗
素子Ｒ３の値との比に大きく依存するので、全体の回路
の特性を予定のものとして得ることが比較的困難となる
ものであった。
依って本発明は第１図に示す如き電気的接続構成を有す
る集積化半導体論理回路を、上述せる困難事乃至欠点な
しに容易に得ることが出来る新規な集積化半導体論理回
路を提案せんとするもので、第２図以下について本発明
の一例を以って詳述する所より明らかとなるであろう。
る集積化半導体論理回路を、上述せる困難事乃至欠点な
しに容易に得ることが出来る新規な集積化半導体論理回
路を提案せんとするもので、第２図以下について本発明
の一例を以って詳述する所より明らかとなるであろう。
第２図〜第５図に於て１は例えばＰ＋の半導体基板で、
この上に形成されたＮ型の半導体層２よりＰ＋型の領域
３にて互に分離されて形成された４つの第１の領域４に
夫々形成された４つの回路素子Ａ１〜Ａ４を有する。
この上に形成されたＮ型の半導体層２よりＰ＋型の領域
３にて互に分離されて形成された４つの第１の領域４に
夫々形成された４つの回路素子Ａ１〜Ａ４を有する。
この場合回路素子Ａ１は、特に第３図より明らかな如く
、領域４内の中央位置にその主面側より配されたＰ型の
第２の領域５と、この領域５内にその主面側より配され
たＮ乃至Ｎ＋型の第３の領域６と、領域４内の第３図で
みて左側の位置に主面側より配されたＮ＋型の第４の領
域７と、領域５，６及び７に夫々主面側よりオーミック
に連結せる電極Ｂ，Ｅ及びＣと、半導体層１内の領域５
及び７と対向せる位置に領域４と連接せる関係で埋設さ
れたＮ＋型の領域８とを有して、領域４，５及び６によ
る、領域４，６及び６を夫々コレクタ、ベース及びエミ
ツタとせる、トランジスタの構成を有し、而して電極Ｂ
，Ｅ及びＣよりみて、之等電極Ｂ，Ｅ及びＣを夫々ベー
ス、エミッタ及びコレクタ電極とせる、今述べたトラン
ジスタの構成によるトランジスタを有する様に構成され
ている。
、領域４内の中央位置にその主面側より配されたＰ型の
第２の領域５と、この領域５内にその主面側より配され
たＮ乃至Ｎ＋型の第３の領域６と、領域４内の第３図で
みて左側の位置に主面側より配されたＮ＋型の第４の領
域７と、領域５，６及び７に夫々主面側よりオーミック
に連結せる電極Ｂ，Ｅ及びＣと、半導体層１内の領域５
及び７と対向せる位置に領域４と連接せる関係で埋設さ
れたＮ＋型の領域８とを有して、領域４，５及び６によ
る、領域４，６及び６を夫々コレクタ、ベース及びエミ
ツタとせる、トランジスタの構成を有し、而して電極Ｂ
，Ｅ及びＣよりみて、之等電極Ｂ，Ｅ及びＣを夫々ベー
ス、エミッタ及びコレクタ電極とせる、今述べたトラン
ジスタの構成によるトランジスタを有する様に構成され
ている。
尚領域８はトランジスタの構成の内部コレクタ抵抗を低
減せしめる為に設けられたものである。
減せしめる為に設けられたものである。
又回路素子Ａ２及びＡ３の夫々は特に第４図より明らか
な如く、第３図との対応部分には同一符号を附して詳細
説明はこれを省略するも、第３図の構成に於て、更に領
域４内の第３図でみて右側の位置に主面側より配された
Ｎ＋型の第５の領域９と、この領域９に主面側よりオー
ミックに連結せる電極Ｇと、領域４内の領域５及び９間
の位置に主面側より配されたＰ型の領域１０とを有して
、領域４，５及び６とによる上述せるトランジスタの構
成と、領域４の領域５及び９間の領域及び領域９による
、領域９を抵抗電極、領域４の領域５及び９間の領域を
一端を上述せるトランジスタの構成のコレクタに、他端
を領域９による抵抗電極に接続せる抵抗素子の構成とを
有し、而して電極Ｂ，Ｅ，Ｃ及びＧよりみて、電極Ｂ，
Ｅ，Ｃ及びＧを夫々トランジスタの構成のベース、エミ
ツタ及びコレクタ電極、電極Ｇを抵抗素子の構成の抵抗
電極とせる、トランジスタの構成によるトランジスタと
抵抗素子の構成によるトランジスタのコレクタ側に接続
せる抵抗素子との直列接続せる複合回路素子を有する様
に構成されていることを除いては第３図の場合と同様に
構成されている。
な如く、第３図との対応部分には同一符号を附して詳細
説明はこれを省略するも、第３図の構成に於て、更に領
域４内の第３図でみて右側の位置に主面側より配された
Ｎ＋型の第５の領域９と、この領域９に主面側よりオー
ミックに連結せる電極Ｇと、領域４内の領域５及び９間
の位置に主面側より配されたＰ型の領域１０とを有して
、領域４，５及び６とによる上述せるトランジスタの構
成と、領域４の領域５及び９間の領域及び領域９による
、領域９を抵抗電極、領域４の領域５及び９間の領域を
一端を上述せるトランジスタの構成のコレクタに、他端
を領域９による抵抗電極に接続せる抵抗素子の構成とを
有し、而して電極Ｂ，Ｅ，Ｃ及びＧよりみて、電極Ｂ，
Ｅ，Ｃ及びＧを夫々トランジスタの構成のベース、エミ
ツタ及びコレクタ電極、電極Ｇを抵抗素子の構成の抵抗
電極とせる、トランジスタの構成によるトランジスタと
抵抗素子の構成によるトランジスタのコレクタ側に接続
せる抵抗素子との直列接続せる複合回路素子を有する様
に構成されていることを除いては第３図の場合と同様に
構成されている。
尚領域１０は抵抗素子の構成の抵抗値を高める為に設け
られたものである。
られたものである。
更に回路素子Ａ４は、特に第５図より明らかな如く、第
４図との対応部分には同一符号を附して詳細説明はこれ
を省略するも、第４図の構成に於て、領域７及び電極Ｃ
が省略された構成を有して、領域４，５及び６による、
領域４，５及び６を夫夫エミツタ（コレクタではない）
、ベース及びコレクタ（エミツタではない）とせる、ト
ランジスタの構成と、領域４の領域５及び９間の預域及
び領域９による、第４図の場合と同様の抵抗素子の構成
とを有し、而して電極Ｂ，Ｅ及びＧよりみて、電極Ｂ及
びＥを夫々トランジスタの構成のベース及びコレクタ（
エミツタではない）電極、電極Ｇを抵抗素子の構成の抵
抗電極とせる、トランジスタの構成及び抵抗素子の溝成
によるトランジスタ及びそのエミツタ側（コレクタ側で
はない）に接続せる抵抗素子の直列接続せる複合回路素
子を有する様に構成されているを除いては番４図の場合
と同様に溝成されている。
４図との対応部分には同一符号を附して詳細説明はこれ
を省略するも、第４図の構成に於て、領域７及び電極Ｃ
が省略された構成を有して、領域４，５及び６による、
領域４，５及び６を夫夫エミツタ（コレクタではない）
、ベース及びコレクタ（エミツタではない）とせる、ト
ランジスタの構成と、領域４の領域５及び９間の預域及
び領域９による、第４図の場合と同様の抵抗素子の構成
とを有し、而して電極Ｂ，Ｅ及びＧよりみて、電極Ｂ及
びＥを夫々トランジスタの構成のベース及びコレクタ（
エミツタではない）電極、電極Ｇを抵抗素子の構成の抵
抗電極とせる、トランジスタの構成及び抵抗素子の溝成
によるトランジスタ及びそのエミツタ側（コレクタ側で
はない）に接続せる抵抗素子の直列接続せる複合回路素
子を有する様に構成されているを除いては番４図の場合
と同様に溝成されている。
而して回路素子Ａ２及びＡ３の電極Ｇが半導体層２の主
面上に予め附された絶縁層１１上に延長して電源端子■
１に到る配線導体２１に接続され、回路素子Ａ１〜Ａ４
の電極Ｅが同様に絶縁層１１上に延長せる配線導体２２
にて互に接続され、回路素子Ａ１及びＡ２の電極Ｃが同
様に延長して出力端子Ｔ１に到る配線導体２３に接続さ
れ、回路素子Ａ３の電極Ｃが同様に延長して出力端子Ｔ
２に到る配線導体２４に接続され、回路素子Ａ４の電極
Ｇが電極端子■２に到る配線導体２５に接続され、回路
素子Ａ１，Ａ２，Ａ３及びＡ４の電極Ｂが夫々入力端子
Ｉ１，Ｉ２，Ｉ３，及び制御端子Ｋに到る配線導体２７
，２８．２９及び３０に夫々接続されている。
面上に予め附された絶縁層１１上に延長して電源端子■
１に到る配線導体２１に接続され、回路素子Ａ１〜Ａ４
の電極Ｅが同様に絶縁層１１上に延長せる配線導体２２
にて互に接続され、回路素子Ａ１及びＡ２の電極Ｃが同
様に延長して出力端子Ｔ１に到る配線導体２３に接続さ
れ、回路素子Ａ３の電極Ｃが同様に延長して出力端子Ｔ
２に到る配線導体２４に接続され、回路素子Ａ４の電極
Ｇが電極端子■２に到る配線導体２５に接続され、回路
素子Ａ１，Ａ２，Ａ３及びＡ４の電極Ｂが夫々入力端子
Ｉ１，Ｉ２，Ｉ３，及び制御端子Ｋに到る配線導体２７
，２８．２９及び３０に夫々接続されている。
以上が本発明の一例構成であるが、斯る構成に依れば、
第６図と共に参照して明らかな如く、回路素子Ａ１〜Ａ
４にて、その回路素子Ａ１を第１図のトランジスタＱ１
に、回路素子Ａ２を第１図のトランジスタＱ２及び抵抗
素子Ｒ１の直列接続せる複合回路素子に、回路Ａ３を第
１図のトランジスタＱ３及び抵抗素子Ｒ２の直列接続せ
る複合回路素子に、回路素子Ａ４を第１図のトランジス
タＱ４及び抵抗素子Ｒ３の直列接続せる複合回路素子に
夫々適用せる第１図の電気的接続構成を有する集積化半
導体論理回路を構成していること明らかである。
第６図と共に参照して明らかな如く、回路素子Ａ１〜Ａ
４にて、その回路素子Ａ１を第１図のトランジスタＱ１
に、回路素子Ａ２を第１図のトランジスタＱ２及び抵抗
素子Ｒ１の直列接続せる複合回路素子に、回路Ａ３を第
１図のトランジスタＱ３及び抵抗素子Ｒ２の直列接続せ
る複合回路素子に、回路素子Ａ４を第１図のトランジス
タＱ４及び抵抗素子Ｒ３の直列接続せる複合回路素子に
夫々適用せる第１図の電気的接続構成を有する集積化半
導体論理回路を構成していること明らかである。
従って詳細説明はこれを省略するも、第１図にて上述せ
ると同様に、論理入力に基く論理力が得られること明ら
かである。
ると同様に、論理入力に基く論理力が得られること明ら
かである。
然し乍ら、斯る本発明の一例に依る場合、それが４つの
トランジスタＱ１〜Ｑ４と３つの抵抗素子Ｒ１〜Ｒ３と
の全体として７つの素子を以って構成されているも、そ
れ等が半導体層２より互に分離されて形成された４つの
領域４を以って構成され、従って之等４つの領域４を形
成せしめる為の領域３の半導体層２に占める面積が冒頭
にて上．述せる従来の回路の場合に比し小となり、依っ
て．この分従来の回路に比し全体の回路の集積度を容易
に向上し得、又第１図に示す電気的接続構成が得られる
べく互に接続する為の配線導体が従来の回路に比し少な
くなり、この分従来の回路に比し更に全体の回路の集積
度を容易に向上し得ることとなるものである。
トランジスタＱ１〜Ｑ４と３つの抵抗素子Ｒ１〜Ｒ３と
の全体として７つの素子を以って構成されているも、そ
れ等が半導体層２より互に分離されて形成された４つの
領域４を以って構成され、従って之等４つの領域４を形
成せしめる為の領域３の半導体層２に占める面積が冒頭
にて上．述せる従来の回路の場合に比し小となり、依っ
て．この分従来の回路に比し全体の回路の集積度を容易
に向上し得、又第１図に示す電気的接続構成が得られる
べく互に接続する為の配線導体が従来の回路に比し少な
くなり、この分従来の回路に比し更に全体の回路の集積
度を容易に向上し得ることとなるものである。
又第２，第３，及び第４の領域にて夫々トランジスタＱ
２及び抵抗素子Ｒ１、トランジスタＱ３及び抵抗素子Ｒ
２、及びトランジスタＱ４及び抵抗素子Ｒ３の夫々直列
接続せる複合回路素子が形成されているので、之等トラ
ンジスタＱ２〜Ｑ４及び抵抗素子Ｒ１〜Ｒ３の夫々を各
領域に形成する場合に比し、全体の回路の集積度を向上
し得ると共に、抵抗Ｒ１〜Ｒ３につきみるに、それ等は
互に同様の構成及び形状で得られているので、冒頭にて
上述せる如く出力端子Ｔ１及びＴ２より得られる論理出
力の振幅が抵抗素子Ｒ１及びＲ２の夫々の値と抵抗素子
Ｒ３の値との比に依存しても、之等比を予定の値として
得ることが容易となり、依って全体の回路の特性を予定
のものとして得ることが比較的容易となる等の大なる特
徴を有するものである。
２及び抵抗素子Ｒ１、トランジスタＱ３及び抵抗素子Ｒ
２、及びトランジスタＱ４及び抵抗素子Ｒ３の夫々直列
接続せる複合回路素子が形成されているので、之等トラ
ンジスタＱ２〜Ｑ４及び抵抗素子Ｒ１〜Ｒ３の夫々を各
領域に形成する場合に比し、全体の回路の集積度を向上
し得ると共に、抵抗Ｒ１〜Ｒ３につきみるに、それ等は
互に同様の構成及び形状で得られているので、冒頭にて
上述せる如く出力端子Ｔ１及びＴ２より得られる論理出
力の振幅が抵抗素子Ｒ１及びＲ２の夫々の値と抵抗素子
Ｒ３の値との比に依存しても、之等比を予定の値として
得ることが容易となり、依って全体の回路の特性を予定
のものとして得ることが比較的容易となる等の大なる特
徴を有するものである。
尚上述に於てはトランジスタＱ４及び抵抗素子Ｒ３の直
列回路にて電流制限回路を構成せる電気的陸続構成の集
積化半導体論理回路に本発明を適用せる場合の一例を述
べたものであるが、第１図の電気的接続構成に於でその
抵抗素子Ｒ３を省略し、従ってトランジスタＱ４のエミ
ツクを直接的に電源端子■２に接続せることを除いては
第１図の電気的接続構成と同様の第７図に示す如き電気
的接続構成の集積化半導体論理回路にも本発明を適用す
ることも出来るものである。
列回路にて電流制限回路を構成せる電気的陸続構成の集
積化半導体論理回路に本発明を適用せる場合の一例を述
べたものであるが、第１図の電気的接続構成に於でその
抵抗素子Ｒ３を省略し、従ってトランジスタＱ４のエミ
ツクを直接的に電源端子■２に接続せることを除いては
第１図の電気的接続構成と同様の第７図に示す如き電気
的接続構成の集積化半導体論理回路にも本発明を適用す
ることも出来るものである。
而してこの場合は詳細説明はこれを省略するも第２図と
の対応部分には同一符号を附して第８図に示す如く、回
路素子Ａ４につきこれを第５図にて上述せる構成に代え
、第３図にて上述せる構成と同様とし、然し乍ら領域４
，５及び６による、領域４，５及び６を夫々エミツタ（
コレクタではない）、ベース及びコレクタ（エミツクで
はない）とせる、トランジスタ構成を有し、而して電極
Ｂ１Ｅ及びＣよりみて、電極Ｂ，Ｅ及びＣを夫々トラン
ジスタの構成のベース、コレクタ（エミツタではない）
及びエミツク（コレクタではない）電極とせるトランジ
スタの構成によるトランジスタを有する様に構成し、又
この場合の電極Ｃを電源端子Ｖ２に到る配線導体３１に
接続することを除いては第２図にて上述せると同様とす
れば良いものであるが、斯る構成による場合、上述せる
実施例の場合と同様に全体の回路の集積度を容易に向上
し得ることが明らかであろう。
の対応部分には同一符号を附して第８図に示す如く、回
路素子Ａ４につきこれを第５図にて上述せる構成に代え
、第３図にて上述せる構成と同様とし、然し乍ら領域４
，５及び６による、領域４，５及び６を夫々エミツタ（
コレクタではない）、ベース及びコレクタ（エミツクで
はない）とせる、トランジスタ構成を有し、而して電極
Ｂ１Ｅ及びＣよりみて、電極Ｂ，Ｅ及びＣを夫々トラン
ジスタの構成のベース、コレクタ（エミツタではない）
及びエミツク（コレクタではない）電極とせるトランジ
スタの構成によるトランジスタを有する様に構成し、又
この場合の電極Ｃを電源端子Ｖ２に到る配線導体３１に
接続することを除いては第２図にて上述せると同様とす
れば良いものであるが、斯る構成による場合、上述せる
実施例の場合と同様に全体の回路の集積度を容易に向上
し得ることが明らかであろう。
又本発明は第７図に示す電気的接続構成の複数を互に並
列関係に電源端子■１及び■２間に接続せる電気的接続
構成の集積化半導体論理回路を構成する場合にも適用し
得、而してこの場合は詳細説明はこれを省略するも、第
７図に示す電気的接続構成の複数のトランジスタＱ４を
それ等に共通の１つの領域４に形成することが出来、従
ってこの場合の複数のトランジスタＱ４の領域４を、こ
の領域４に１組の領域７及び電極Ｃを設けてこれを電源
端子■１に接続する丈けで、電源端子Ｖ１に接続し得る
こととなるので、第７図に示す電気的接続構成の複数を
互に並列関係に電源端子■１及び■２間に接続せる電気
的接続構成の集積化半導体論理回路を構成する場合に本
発明を適用して好適となるものである。
列関係に電源端子■１及び■２間に接続せる電気的接続
構成の集積化半導体論理回路を構成する場合にも適用し
得、而してこの場合は詳細説明はこれを省略するも、第
７図に示す電気的接続構成の複数のトランジスタＱ４を
それ等に共通の１つの領域４に形成することが出来、従
ってこの場合の複数のトランジスタＱ４の領域４を、こ
の領域４に１組の領域７及び電極Ｃを設けてこれを電源
端子■１に接続する丈けで、電源端子Ｖ１に接続し得る
こととなるので、第７図に示す電気的接続構成の複数を
互に並列関係に電源端子■１及び■２間に接続せる電気
的接続構成の集積化半導体論理回路を構成する場合に本
発明を適用して好適となるものである。
又上述に於ては回路素子Ａ２〜Ａ４の夫々が領域１０を
有する場合として述べたが、これを省略することも出来
、更に回路素子Ａ１〜Ａ４の構成も互に同一の構成とし
（但し回路素子Ａ１〜Ａ３のトランジスタは領域４，５
及び６を夫々コレクク、ベース及びエミツタとして構成
し、回路Ａ４のトランジスタは領域４，５及び６を夫々
エミツク、ベース及びコレクタとして構成する）して第
１図又は第７図に示す電気的接続構成を有する集積化半
導体論理回路を構成することも出来、尚更に領域７を領
域４内の領域５及び１０間の位置に変えても良く、又あ
る場合は領域７及び９を省略し電極Ｃ及びＧを直接領域
４にオーミツクに連結することも出来、その他種々の変
型変更をなし得るであろう。
有する場合として述べたが、これを省略することも出来
、更に回路素子Ａ１〜Ａ４の構成も互に同一の構成とし
（但し回路素子Ａ１〜Ａ３のトランジスタは領域４，５
及び６を夫々コレクク、ベース及びエミツタとして構成
し、回路Ａ４のトランジスタは領域４，５及び６を夫々
エミツク、ベース及びコレクタとして構成する）して第
１図又は第７図に示す電気的接続構成を有する集積化半
導体論理回路を構成することも出来、尚更に領域７を領
域４内の領域５及び１０間の位置に変えても良く、又あ
る場合は領域７及び９を省略し電極Ｃ及びＧを直接領域
４にオーミツクに連結することも出来、その他種々の変
型変更をなし得るであろう。
第１図は本発明にて構成し得る集積化半導体論理回路の
一例の電気的接続構成を示す図、第２図は第１図の電気
的接続構成を有する本発明に依る集積化半導体論理回路
の一例を示す略線的平面図、第３図、第４図、及び第５
図は夫々そのＩ−１、ＩＶ−ＩＶ及び■一■線上の断面
図、第６図は第２図〜第５図に示す本発明に依る集積化
半導体論理回路の説明に供する電気的接続構成図、第７
図は本発明にて構成し得る集積化半導体論理回路の他の
例を電気的接続構成を示す図、第８図はその電気的接続
構成を有する本発明に依る集積化半導体論理回路の他の
例を示す略線的平面図である。 図中Ｑ１〜Ｑ４はトランジスタ、Ｒ１〜Ｒ３は抵抗素子
、■１及び■２は震源端子、■１〜■３は入力端子、Ｋ
は制御端子、Ｔ１及びＴ２は出力端子、１は半導体基板
、２は半導体層、３は分離の為の領域、４，５．６及び
７は夫々第１，第２，第３及び第４の領域、９は第５の
領域、Ｂ，Ｅ，Ｃ及びＧは電極を夫々示す。
一例の電気的接続構成を示す図、第２図は第１図の電気
的接続構成を有する本発明に依る集積化半導体論理回路
の一例を示す略線的平面図、第３図、第４図、及び第５
図は夫々そのＩ−１、ＩＶ−ＩＶ及び■一■線上の断面
図、第６図は第２図〜第５図に示す本発明に依る集積化
半導体論理回路の説明に供する電気的接続構成図、第７
図は本発明にて構成し得る集積化半導体論理回路の他の
例を電気的接続構成を示す図、第８図はその電気的接続
構成を有する本発明に依る集積化半導体論理回路の他の
例を示す略線的平面図である。 図中Ｑ１〜Ｑ４はトランジスタ、Ｒ１〜Ｒ３は抵抗素子
、■１及び■２は震源端子、■１〜■３は入力端子、Ｋ
は制御端子、Ｔ１及びＴ２は出力端子、１は半導体基板
、２は半導体層、３は分離の為の領域、４，５．６及び
７は夫々第１，第２，第３及び第４の領域、９は第５の
領域、Ｂ，Ｅ，Ｃ及びＧは電極を夫々示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成された第１の導電型式を有する
半導体層より互に分離されて形成された少くとも２つの
第１領域に夫々形成された２つの第１及び第２の回路素
子を有し、該第１及び第２の回路素子の夫々は、上記第
１の領域内にその主面側より配された第２の導電型式を
有する第２領域と、該第２の領域内にその主面側より配
された第１の導電型式を有する第３の領域と、上記第１
の領域上に附された電極又は上記第１の領域内にその主
面側より配された第１の導電型式を有する第４の領域と
を有し、上記第１の回路素子は、その上記第１、第２及
び第３の領域による、上記第１、第２及び第３の領域を
夫々コレクタ、ベース及びエミツタとせる第１のトラン
ジスタの構成と、上記第１の領域の上記第２の領域及び
上記電極又は第４の領域間の領域及び上記電極又は第４
の領域による、上記電極又は第４の領域を第１の抵抗電
極、上記第１の領域の上記第２の領域及び上記電極又は
第４の領域間の領域を一端を上記第１のトランジスタの
構成のコレクタに、池端を上記第１の抵抗電極に夫々接
続せる抵抗とせる第１の抵抗素子の構成とを有し、上記
第２の回路素子は、その上記第１、第２及び第３の領域
による、上記第１、第２及び第３の領域を夫々エミツタ
、ベース及びコレクタとせる第２のトランジスタの構成
と、上記第１の領域の上記第２の領域及び上記電極又は
第４の領域間の領域による、上記電極又は第４の領域を
第２の抵抗電極、上記第１の領域の上記第２の領域及び
上記電極又は第４の領域間の領域を一端を上記第２のト
ランジスタの構成のエミツタに、他端を上記第２の抵抗
電極に夫々接続せる抵抗とせる第２の抵抗素子の構成と
を有し、上記第１の回路素子の上記電極又は第４の領域
が第１の電源端子に、上記第２の領域が入力端子に、上
記第１の領域が出力端子に、上記第３の領域が上記第２
の回路素子の第３の領域に夫々接続され、上記第２の回
路素子の上記電極又は第４の領域が第２の電源端子に、
上記第２の領域が制御端子に夫々接続されてなる事を特
徴とする集積化半導体論理回路。 ２ 半導体基板上に形成された第１の導電型式を有する
半導体層より互に分離されて形成された少くとも２つの
第１の領域に夫々形成された２つの第１及び第２の回路
素子を有し、該第１及び第２の回路素子の夫々は、上記
第１の領域内にその主面側より配された第２の導電型式
を有する第２の領域と、該第２の領域内にその主面側よ
り配された第１の導電型式を有する第３の領域とを少く
とも有し、上記第１の回路素子は、その上記第１の領域
の主面上に附された電極又は上記第１の領域内にその主
面側より配された第１の導電型式を有する第４の領域を
有して、上記第１、第２及び第３の領域による、上記第
１、第２及び第３の領域を夫々コレクタ、ベース及びエ
ミツクとせる第１のトランジスタの構成と、上記第１の
領域の上記第２の領域及び上記電極又は第４の領域間の
領域及び上記電極又は第４の領域による、上記電極又は
第４の領域を抵抗電極、上記第１の領域の上記第２の領
域及び上記電極又は第４の領域間の領域を一端を上記第
１のトランジスタの構成のコレククに、他端を上記抵抗
電極に夫々接続せる抵抗とせる抵抗素子の構成とを有し
、上記第２の回路素子は、その上記第１、第２及び第３
の領域による、上記第１、第２及び第３の領域を夫々エ
ミツタ、ベース及びコレククとせる第２のトランジスタ
の構成を少くとも有し、上記第１の回路素子の上記電極
又は第４の領域が第１の電源端子に、上記第２の領域が
入力端子に、上記第１の領域が出力端子に、上記第３の
領域が上記第２の回路素子の第３の領域に夫々接続され
、上記第２の回路素子の上記第１の領域が第２の電源端
子に、上記第２の領域が制御端子に夫々接続されてなる
事を特徴とする集積化半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50083309A JPS584463B2 (ja) | 1975-07-07 | 1975-07-07 | シユウセキカハンドウタイロンリカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50083309A JPS584463B2 (ja) | 1975-07-07 | 1975-07-07 | シユウセキカハンドウタイロンリカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS526458A JPS526458A (en) | 1977-01-18 |
| JPS584463B2 true JPS584463B2 (ja) | 1983-01-26 |
Family
ID=13798804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50083309A Expired JPS584463B2 (ja) | 1975-07-07 | 1975-07-07 | シユウセキカハンドウタイロンリカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584463B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115361A (en) * | 1979-02-28 | 1980-09-05 | Nec Corp | Semiconductor device |
| JPS56123646U (ja) * | 1980-02-19 | 1981-09-19 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4914114A (ja) * | 1972-05-16 | 1974-02-07 | ||
| JPS4934779A (ja) * | 1972-07-31 | 1974-03-30 | ||
| JPS4934778A (ja) * | 1972-07-31 | 1974-03-30 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4933759U (ja) * | 1972-06-26 | 1974-03-25 |
-
1975
- 1975-07-07 JP JP50083309A patent/JPS584463B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4914114A (ja) * | 1972-05-16 | 1974-02-07 | ||
| JPS4934779A (ja) * | 1972-07-31 | 1974-03-30 | ||
| JPS4934778A (ja) * | 1972-07-31 | 1974-03-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS526458A (en) | 1977-01-18 |
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