JPS5889875A - ジヨセフソン集積回路 - Google Patents
ジヨセフソン集積回路Info
- Publication number
- JPS5889875A JPS5889875A JP56187025A JP18702581A JPS5889875A JP S5889875 A JPS5889875 A JP S5889875A JP 56187025 A JP56187025 A JP 56187025A JP 18702581 A JP18702581 A JP 18702581A JP S5889875 A JPS5889875 A JP S5889875A
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- JP
- Japan
- Prior art keywords
- film
- integrated circuit
- power source
- ground plane
- source line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/12—Josephson-effect devices
Landscapes
- Containers, Films, And Cooling For Superconductive Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はジョセフソン集積回路チツプの構造に係シ、特
に信号線のレイアウトの自由度が大きいジョセフソン集
積回路に関する。
に信号線のレイアウトの自由度が大きいジョセフソン集
積回路に関する。
従来のジョセフソン集積回路チツプでは、電源供給線と
してジョセフソン接合の下部、上部電極層あるいは制御
線層を用い、さらにスイッチング素子間に信号を伝送す
る伝送線、すなわち信号線として上記３つの超電導薄膜
を用いている。上記３つの超電導薄膜のうち上部電極ａ
Ｐｂ合金薄膜が多く用いられておシ、耐食性に乏しいた
め＝般には絶縁層でコートする。したがって、この上部
電極を用いて電源線、信号線を配線するのは複雑であυ
通常、下部電極層と制御線層の２層を組み合わせて電源
線と信号線あるいは信号線と信号線とのショートがない
ようにレイアウトを行なう。
してジョセフソン接合の下部、上部電極層あるいは制御
線層を用い、さらにスイッチング素子間に信号を伝送す
る伝送線、すなわち信号線として上記３つの超電導薄膜
を用いている。上記３つの超電導薄膜のうち上部電極ａ
Ｐｂ合金薄膜が多く用いられておシ、耐食性に乏しいた
め＝般には絶縁層でコートする。したがって、この上部
電極を用いて電源線、信号線を配線するのは複雑であυ
通常、下部電極層と制御線層の２層を組み合わせて電源
線と信号線あるいは信号線と信号線とのショートがない
ようにレイアウトを行なう。
＃Ｉ１図でその１例を説明する。スイッチング素子１０
１，１０２，１０３および１０４を縦１列に配置し、そ
の入出力端子が右端にある場合の例を示す。
１，１０２，１０３および１０４を縦１列に配置し、そ
の入出力端子が右端にある場合の例を示す。
下部電極層で構成した電源供給線１０５がら各各のスイ
ッチング素子へ抵に１０６．１０７゜１０８および１０
９を介して電源を供給する。スイッチング素子間の信号
線の配線をまず制御線層１１０（破線］で行なうものと
し、スイッチング素子１０１の出力を１０４の入力信号
とする場合には電源線および信号線と９シヨートを防ぐ
ため、下部電極層から成る信号線１１１，１１２が必要
であシ、下部電極と制御線とを接続するために４箇所の
スルーホール１１３〜１１６が必要となる。
ッチング素子へ抵に１０６．１０７゜１０８および１０
９を介して電源を供給する。スイッチング素子間の信号
線の配線をまず制御線層１１０（破線］で行なうものと
し、スイッチング素子１０１の出力を１０４の入力信号
とする場合には電源線および信号線と９シヨートを防ぐ
ため、下部電極層から成る信号線１１１，１１２が必要
であシ、下部電極と制御線とを接続するために４箇所の
スルーホール１１３〜１１６が必要となる。
以上のように従来の構造は信号線を配線するのが複雑で
ある。
ある。
本発明の一目的は電源線および信号線のレイアウトが容
易なジョセフソン集積回路の構造とその作製法を提供す
ることにある。
易なジョセフソン集積回路の構造とその作製法を提供す
ることにある。
従来グランドプレーンとして用いた第１層目の超電導薄
膜を複数部に分割し、その主部をグーランドプレーンと
して用い、他部を電源線として用いることによシレイア
ウトを容易にする。またこの分を選択的に酸化物化する
ことによって超電導薄膜を複数部分に分離する。該超電
導薄膜の酸化物化すべき部分の膜厚をあらかじめ薄くし
ておけばこの部分の酸化後、表面が平坦なプレーナ構造
を実現することができる。
膜を複数部に分割し、その主部をグーランドプレーンと
して用い、他部を電源線として用いることによシレイア
ウトを容易にする。またこの分を選択的に酸化物化する
ことによって超電導薄膜を複数部分に分離する。該超電
導薄膜の酸化物化すべき部分の膜厚をあらかじめ薄くし
ておけばこの部分の酸化後、表面が平坦なプレーナ構造
を実現することができる。
以下、実施例を参照して本発明の詳細な説明する。
図２は本発明の第一の実施例である。
熱酸化したＢｉウェハー２０１上にグランドプレーン２
０２と電源ｆｉ！２０３，２０４および２０５をＮｂ薄
膜を用いて作成し、２ｏ２上にスイッチング素子２０６
，２０７，２０８をよび２０９を配置する。スイッチン
グ素子２０６〜２０９の一端はスルーホール（Ｎｂ薄膜
と下部電極との接続）２１０．２１１，２１２および２
．１３を経由ｔてグーンドプレーン２０２に接続（接地
ＪＬ、他の一端は薄膜抵抗２１４，２１５，２１６およ
び２１７を通して各々電源線２０３，２０４，２０５と
接続する。
０２と電源ｆｉ！２０３，２０４および２０５をＮｂ薄
膜を用いて作成し、２ｏ２上にスイッチング素子２０６
，２０７，２０８をよび２０９を配置する。スイッチン
グ素子２０６〜２０９の一端はスルーホール（Ｎｂ薄膜
と下部電極との接続）２１０．２１１，２１２および２
．１３を経由ｔてグーンドプレーン２０２に接続（接地
ＪＬ、他の一端は薄膜抵抗２１４，２１５，２１６およ
び２１７を通して各々電源線２０３，２０４，２０５と
接続する。
第１図と同様の信号配線を行なう場合を考、える。
スイッチング素子２０６の出力を２０９の入力信号とす
るためには、下部電極から成る信号Ａ１１ｉ２１８が１
本でよく、下部電極（信号線２１８）と制御＠２１９と
の接続のためのスルーホール情２２０゜２２１の２ケで
すむ。
るためには、下部電極から成る信号Ａ１１ｉ２１８が１
本でよく、下部電極（信号線２１８）と制御＠２１９と
の接続のためのスルーホール情２２０゜２２１の２ケで
すむ。
すなわち本笑施例によれば、従来の配線レイアウト（第
１図）と比較して、信号線として用いる下部電゛極の数
および下部電極と制御線を接続するスルーホールの数が
半分でよく、レイアウトを簡略化できる効果がある。
１図）と比較して、信号線として用いる下部電゛極の数
および下部電極と制御線を接続するスルーホールの数が
半分でよく、レイアウトを簡略化できる効果がある。
、第３図、第４図は、第２図の実施例においてグー“ラ
ンドプレーン２０２と電源＠２０３等を分離して設ける
製法の１例を示す、ｔず第３図においてＳ１ウエハー２
０１上に一面に厚さ約２５０ ｎｍのＮｂ薄膜３０２を
スパッタリング法によシ形成する。グランドプレーン及
び電源線のパターシを厚さ約８００ｎｍ ＯＡ を膜３
０４によシ形成し、これをマスクとして絶縁物形成部分
３０３のＮｂ薄膜をＡｒのスパッタエツチングによシ約
ＩＱＱｆ１ｍ除去する。その後、露出しているＮｂ薄膜
を陽極酸化あるいは酸素イオンのインプランテーション
によシ酸化しＮｂ酸化物（主にＮｂｇｏｓ １４０３を
形成する。陽極酸化法を用いる場合にはＤＣバイアスを
約９５Ｖとすると良い。以上のような方法によシ、第４
図に示すとうり、グランドプレーン２０２と電源線２０
３を電気的に分離する良好な幅（２０μｍ程度］の絶縁
物領域４０２を形成することができた。酸化に際しては
体積の増加があるため、合わせてプレーナ化も実現でき
た。
ンドプレーン２０２と電源＠２０３等を分離して設ける
製法の１例を示す、ｔず第３図においてＳ１ウエハー２
０１上に一面に厚さ約２５０ ｎｍのＮｂ薄膜３０２を
スパッタリング法によシ形成する。グランドプレーン及
び電源線のパターシを厚さ約８００ｎｍ ＯＡ を膜３
０４によシ形成し、これをマスクとして絶縁物形成部分
３０３のＮｂ薄膜をＡｒのスパッタエツチングによシ約
ＩＱＱｆ１ｍ除去する。その後、露出しているＮｂ薄膜
を陽極酸化あるいは酸素イオンのインプランテーション
によシ酸化しＮｂ酸化物（主にＮｂｇｏｓ １４０３を
形成する。陽極酸化法を用いる場合にはＤＣバイアスを
約９５Ｖとすると良い。以上のような方法によシ、第４
図に示すとうり、グランドプレーン２０２と電源線２０
３を電気的に分離する良好な幅（２０μｍ程度］の絶縁
物領域４０２を形成することができた。酸化に際しては
体積の増加があるため、合わせてプレーナ化も実現でき
た。
以上の方法によりスルーホール数は減少し、プレニナ化
により素子の作製が容易でしかも高集積度のジョセフソ
ン集積回路を作製することができる。
により素子の作製が容易でしかも高集積度のジョセフソ
ン集積回路を作製することができる。
本発明によれば、
（１）電源線および信号線のレイアウトが容易であシ、
（２） 配線の几めに下部電極と制御線とを接線する
スルーホールも少なくてすむので、集積度が高く設計、
製作が容易なジョセフソン集積回路を実現することがで
きる。
スルーホールも少なくてすむので、集積度が高く設計、
製作が容易なジョセフソン集積回路を実現することがで
きる。
また基板上で分離した超電導膜を得るのに、第３図、第
４図にて示す方法を用いれば、グランドブレーン層がプ
レーナ化でき、信頼性の高いジョセフソン集積回路が得
られる。
４図にて示す方法を用いれば、グランドブレーン層がプ
レーナ化でき、信頼性の高いジョセフソン集積回路が得
られる。
第１図は従来の集積回路における電源線、信号線のレイ
アウトの説明図、第２図は本発明の実施例によるレイア
ウトの説明図、第３図および第４図は第２図の冥施例に
おける分離されたグランドブレーン層を形成する方法を
示す断面図である。 ２０１・・すＳｉ基板、２０２・・・グランドプレーン
。 ２０３．２０−４および２，０５・・・電源線、−２１
８・・・下部電極層で構成した信号線、２１９・・・制
御線層で作った信号線、３０２・・・Ｎｂ薄膜、３０３
・・・酸（１ｓ’１１１！１Ｊｆｆｌ”・４０２°°°
ゞ“・０・・ 醤代理人 弁理士 薄田利幸１ ￥Ｊ １ 図 ％ Ｚ 図 ′″ｆ３３ 邑
アウトの説明図、第２図は本発明の実施例によるレイア
ウトの説明図、第３図および第４図は第２図の冥施例に
おける分離されたグランドブレーン層を形成する方法を
示す断面図である。 ２０１・・すＳｉ基板、２０２・・・グランドプレーン
。 ２０３．２０−４および２，０５・・・電源線、−２１
８・・・下部電極層で構成した信号線、２１９・・・制
御線層で作った信号線、３０２・・・Ｎｂ薄膜、３０３
・・・酸（１ｓ’１１１！１Ｊｆｆｌ”・４０２°°°
ゞ“・０・・ 醤代理人 弁理士 薄田利幸１ ￥Ｊ １ 図 ％ Ｚ 図 ′″ｆ３３ 邑
Claims (1)
- 【特許請求の範囲】 １、ジョセフソン・デバイスを用いた集積回路チップに
おいて、 第一層目の超゛電導薄膜をその平面領域において複数の
部分に分割し、 その主部をグランド電位をもつグランドプレーン領域と
して用い、他ｑ戸分を嶌源電位をもつ電源供給線として
用いることを特徴とするジョセフソン集積回路。 ２、特許請求の範囲第一項に記載のジョセフソン集積回
路において、第一層目の超電導薄膜をその平面領域にお
いて、該超電導薄膜の一部分を絶縁物化することによっ
て複数の部分に分割したことを１＃徽とする一ジ薦セ７
ソン集積回路。 ３．４！許請求の範囲第一項ないし第二項のジョセフソ
ン集積回路において、超電導薄膜の一部分を絶縁物化す
る方法は、陽極酸化あるいは酸素のイオンインプツンテ
ーレヨンであることを特徴とするジョセフソン集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187025A JPS5889875A (ja) | 1981-11-24 | 1981-11-24 | ジヨセフソン集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187025A JPS5889875A (ja) | 1981-11-24 | 1981-11-24 | ジヨセフソン集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5889875A true JPS5889875A (ja) | 1983-05-28 |
Family
ID=16198870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187025A Pending JPS5889875A (ja) | 1981-11-24 | 1981-11-24 | ジヨセフソン集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889875A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62116016A (ja) * | 1985-11-15 | 1987-05-27 | Agency Of Ind Science & Technol | 超伝導量子干渉計 |
| FR3011389A1 (fr) * | 2013-10-01 | 2015-04-03 | Thales Sa | Procede de fabrication d'une jonction josephson et jonction josepson associee |
-
1981
- 1981-11-24 JP JP56187025A patent/JPS5889875A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62116016A (ja) * | 1985-11-15 | 1987-05-27 | Agency Of Ind Science & Technol | 超伝導量子干渉計 |
| FR3011389A1 (fr) * | 2013-10-01 | 2015-04-03 | Thales Sa | Procede de fabrication d'une jonction josephson et jonction josepson associee |
| WO2015049224A1 (fr) * | 2013-10-01 | 2015-04-09 | Thales | Procédé de fabrication d'une jonction josephson et jonction josephson associée |
| US20160233405A1 (en) * | 2013-10-01 | 2016-08-11 | Thales | Process for manufacturing a josephson junction and associated josephson junction |
| US10510942B2 (en) | 2013-10-01 | 2019-12-17 | Thales | Process for manufacturing a Josephson junction and associated Josephson junction |
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