JPS6130773B2 - - Google Patents

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JPS6130773B2
JPS6130773B2 JP7376579A JP7376579A JPS6130773B2 JP S6130773 B2 JPS6130773 B2 JP S6130773B2 JP 7376579 A JP7376579 A JP 7376579A JP 7376579 A JP7376579 A JP 7376579A JP S6130773 B2 JPS6130773 B2 JP S6130773B2
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JP
Japan
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logic
junction
emitter
region
base
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JP7376579A
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English (en)
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JPS55165032A (en
Inventor
Masao Suzuki
Tadao Takeda
Kazuyoshi Matsuhiro
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Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP7376579A priority Critical patent/JPS55165032A/ja
Publication of JPS55165032A publication Critical patent/JPS55165032A/ja
Publication of JPS6130773B2 publication Critical patent/JPS6130773B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays

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  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Read Only Memory (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 本発明は複数の接合短絡型プログラマブル論理
セル（以下簡単の為単に論理セルと称す）を用い
た半導体論理回路装置に関する。
斯種論理セルを用いた半動体論理回路装置とし
て従来、第１図にて等価電気回路表示を以つて示
す如く、複数例えば２×３個の論理セルM11，
M12；M21，M22；M31，M32の組Ｇ１と、複数例
えば２×２個の論理セルM11，M12；M21，M22の
組Ｇ２とがそれ等に共通な第２図を伴なつて後述
する半導体基板３（但し第１図では図示されてい
ない）を用いて形成され、この場合論理セルＭij
（組Ｇ１に関しｉ＝１，２，３；ｊ＝１，２；組
Ｇ２に関しｉ＝１，２；ｊ＝１，２）が、第２図
に示す如く例えばＰ型の半導体基板本体１上にＮ
型の半導体層２を例えばエピタキシヤル成長法に
よつて形成せしめてなる構成の半導体基板３内に
その半導体層２側の主面４側より半導体基板本体
１に達する深さを以つて論理セル間分離用領域と
してのＰ型半導体領域５がこれにてＮ型の半導体
層２によるコレクタ領域７が形成されるべく形成
され、そのコレクタ領域７内に主面４側よりＰ型
半導体領域でなるベース領域８とN+型の半動体
領域でなるコレクタ導出用領域９とが形成され、
そのベース領域８内に主面７側よりN+型半導体
領域でなるエミツタ領域１０が形成され、コレク
タ導出用領域９及び領域１０に半導体基板３の主
面４上に附された絶縁層１１に予め穿設せる窓１
２及び１３を通じて絶縁層１１上に延長せる電極
乃至配線層１４及び１５が連結されてなる構成、
従つてエミツタ領域１０と、そのエミツタ領域１
０とエミツタ・ベース間PN接合１６を介して連
接せるベース領域８と、そのベース領域８とベー
ス・コレクタ間PN接合１７を介して連設せるコ
レクタ領域とを有するトランジスタ構成Ｑを有
し、而して組Ｇ１に関しその論理セルM11，
M12；M21，M22；M31，M32のトランジスタ構成
Ｑのコレクタ領域７がコレクタ導出用領域９及び
電極乃至配線層１４と介してそれ等に共通な論理
入力線X1；X2；X3に夫々接続され、論理セル
M11，M21，M31；M12，M22，M32のトランジスタ
構成Ｑのエミツタ領域１０が電極乃至配線層１５
を介してそれ等に共通な論理出力線Y1；Y2に
夫々接続され、又組G2に関してその論理セル
M11，M21；M12，M22のトランジスタ構成Ｑのエ
ミツタ領域１０が電極乃至配線層１５を介してそ
れ等に共通な論理入力線X1；X2に夫々接続さ
れ、論理セルM11，M12；M21，M22のトランジス
タ構成Ｑのコレクタ領域７がコレクタ導出用領域
９及び電極乃至背線層１４を介してそれ等に共通
な論理出力線Y2；Y2に夫々接続され、又組G1の
論理出力線Y1及びY2の一端が夫々負荷抵抗Ｒ１
１及びＲ１２を介して電源線Ｅに接続され且詳細
説明はこれを省略するも上述せる半導体基板３を
用いて構成された出力トランジスタT1及びT2Bの
ベースに夫夫接続され、組Ｇ２の論理入力線X1
及びX2の一端が夫々出力用トランジスタT1及び
T2のエミツタ及びコレクタを通じて電源線Ｅに
接続され、組Ｇ２の論理出力線Y1及びY2の一端
と接地との負荷抵抗Ｒ２１及びＲ２２が接続さ
れ、半導体基板３の半導体基板本体１が接地さ
れ、但しこの場合、組Ｇ１の例えば論理セル
M11，M21及びM32、組Ｇ２の例えば論理セル
M11，M12及びM21のトランジスタ構成Ｑに関し、
その電極乃至配線層１４及び１５間にエミツタ・
ベース間PN接合１６に対して逆方向となるパル
スが与えられてそのエミツタ・ベース間PN接合
１６にブレークダウンが生ぜしめられ、依つてエ
ミツタ・ベース間PN接合１６が内部短絡絡さ
れ、従つて斯さくエミツタ・ベース間PN接合１
６が内部短絡されていない組Ｇ１及びＧ２に於け
る論理セルのトランジスタ構成Ｑに関してはそれ
が第１図中及び第３図に等価回路を以つて示す如
くベースは外部に接続される様になされていない
もエミツタ及びコレクタが各別に外部に接続され
る様になされたトランジスタ構成Ｔとなつている
も、組Ｇ１の論理セルM11，M21及びM32、組Ｇ２
の論理セルM11，M12及びM21のトランジスタ構成
Ｑに関しては、それが第１図中及び第４図に等価
回路を以つて示す如くアノード及びカソードが各
別に外部に接続される様になされたダイオード構
成Ｄとなつているという構成のものが提案されて
いる。
斯る半導体論理回路装置によれば、組Ｇ１の論
理入力線X1，X2及びX3に夫々論理入力Ａ，Ｂ及
びＣを夫々与るものとした場合、論理入力Ａ及び
Ｂがトランジスタ構成Ｑがダイオード構成Ｄとな
つている組Ｇ１の論理セルM11及びM21を通じて
それ等に共通の出力用トランジスタT1のベース
に接続せる論理出力線Y1に供給されることによ
り出力用トランジスタT1のエミツタに接続せる
Ｇ２の論理入力線X1に論理出力Ａ・Ｂが得ら
れ、又論諭入力Ｃがトランジスタ構成Ｑがダイオ
ード構成Ｄとなつている組Ｇ１の論理セルM32を
通じて出力用トランジスタT2のベースに接続せ
る論理出力線Y2に供給されることにより出力用
トランジスタT2のエミツタに接続せる組Ｇ２の
論理入力線X2に論理出力Ｃが得られ、更に組Ｇ
２の論理入力線X1に得られる論理出力Ａ・Ｂ；
及び論理入力線X2に得られる論理出力Ｃがトラ
ンジスタ構成Ｑがダイオード構成Ｄとなつている
組Ｇ２の論理セルM11；及びM12を夫々通じて論
理出力線Y1に供給されることによりその論理出
力線Y1に論理出力力（Ａ・Ｂ＋Ｃ）が得られ、
又組Ｇ２の論理入力線X1に得られる論理出力線
Ａ・Ｂがトランジスタ構成Ｑがダイオード構成Ｄ
となつている組Ｇ２の論理セルM21を通じて論理
出力線に供給されることによりその論理出力線
Y2に論理出力Ａ・Ｂが得られ、従つて組Ｇ１が
論理積回路としての機能を呈し、組Ｇ２が論理回
路としての機能を呈するという論理回路機能が得
られるものである。
然し乍ら上述せる半導体論理回路装置の場合、
論理セルＭijのトランジスタ構成Ｑが第１図中、
及び第３図及び第４図に示す如くＮ型のコレクタ
領域７及びコレクタ導出用領域９と、Ｐ型の論理
セル分離用領域としての半導体領域５及び半導体
基板本体１との間のPN接合による容量CSを有す
ることにより、組Ｇ１の論理入力線ＸiにCSの論
理入力線Ｘiに接続せる論理セルの数倍の容量が
接続され、又組Ｇ２の論理出力線ＹiにCSの論理
出力線Ｙiに接続せる論理セルの数倍の容量が接
続されているものであり、従つて上述せる論理回
路機能を高速で得るに一定の限度を有するという
欠点を有していたものである。このことは特に組
Ｇ２の論理出力線Ｙiに負荷抵抗Ｒ２iが接続さ
れ、而して論理出力線Ｙiの放電時間を決めるCS
の論理出力線Ｙiに接続せる論理セルの数倍の容
量と負荷抵抗Ｒ２iの抵抗との積で表わされる時
定数が大となることにより尚更であつたものであ
る。
依つて本発明は上述せる欠点のない新規な複数
の論理セルを用いた半導体論理回路装置を提案せ
んとするもので、以下詳述する所より明らかとな
るであろう。
第５図は上述せる第１図の場合と同様に等価電
気回路表示を以つて示されている本発明による半
導体論理回路装置の一例を示し、第１図との対応
部分には同一符号を附法して示すも、第１図の場
合と同様に複数例えば２×３個の論理セルM11，
M12；M21，M22；M31，M32の組Ｇ１と、複数例
えば２×２個の論理セルM11，M12；M21，M22の
組Ｇ２とがそれ等に共通な第６図を伴なつて後述
する半導体基板３（但し第５図では図示されてい
ない）を用いて形成され、この場合Ｇ１の論理セ
ルＭij（ｉ＝１，２，３；＝１，２）が第２図に
て上述せると同様のトランジスタ構成Ｑを有する
も、組２の論理セルＭij（ｉ＝１，２；ｊ＝１，
２）が第６図に示す如く、第１図にて上述せる構
成に於てその論理セル間分離用領域してのＰ型半
導体領域５が省略され、然し乍らベース領域８内
にその主面４側よりN+型のエミツタ領域１０の
外これと同様の他のエミツタ領域１０′が形成さ
れ、これに応じてそのエミツタ領域１０′に絶縁
層１１に穿設せる窓１３′を通じて絶縁層１１上
に延長せる電極乃至配線層１５′が連結されてな
る構成を有し、従つて２つのエミツタ領域１０及
び１０′と、それ等エミタ領域１０及び１０′とエ
ミツタ・ベース間接合１６及び１６′を介して連
接せるそれ等エミツタ領域１０及び１０′に対し
て共通なベース領域８と、そのベース領域８とベ
ース・コレクタ間PN接合１７を介して連接せる
コレクタ領域７とを有するトランジスタ構成
Q′を有し、而して組Ｇ１に関し、第１図にて上
述せると同様にその論理セルM11，M12；M21，
M22；M31，M32のトランジスタ構成Ｑのコレクタ
領域７がコレクタ導出用領域９及び電極乃至配線
層１４を介してそれ等に共通な論理入力線X1；
X2；X3に夫々接続され、論理セルM11，M21，
M31；M12，M22，M32のトランジスタ構成Ｑのエ
ミツタ領域１０が電極乃至背線層１５を介してそ
れ等に共通な論理出力線Y1，Y2に夫々接続さ
れ、又組Ｇ２に関し、その論理セルM11，M21；
M12，M22のトランジスタ構成Q′のエミツタ領域
１０が電極乃至配線層１５を介してそれ等に共通
な論理出力線X1；X2に夫々接続され、論理セル
M11，M12；M21，M22のトランジスタ構成Q′のエ
ミツタ領域１０′が電極乃至配線層１５′を介して
それ等に共通な論理出力線Y1；Y2に夫々接続さ
れ、論理セルM11，M12；M21，M22のトランジス
タ構成Q′のコレクタ領域７がコレクタ導出用領
域９及び電極乃至配線層１４を介してそれ等に共
通な電源線Ｅに接続され、又組Ｇ１の論理出力線
Y1及びY2の一端が第１図の場合と同様に夫々負
荷抵抗Ｒ１１及びＲ１２を介して電源線Ｅに接続
され且詳細説明はこれを省略するも上述せる半導
体基板３を用いて構成された出力用トランジスタ
T1及びT2のベースに夫々接続され、組Ｇ２の論
理入力線X1及びX2の一端が夫夫出力用トランジ
スタT1及びT2のエミツタ及びコレクタを通じて
電激線Ｅに接続され、組Ｇ２の論理出力線Y1及
びY2の一端と接地との間に負荷抵抗Ｒ２１及び
Ｒ２２が接続され、半導体基板本体１が接地さ
れ、但しこの場合、組Ｇ１の例えば論理セル
M11，M12及びM32に関し、第１図にて上述せると
同様にそのエミツタ・ベース間PN接合１６が内
部短絡され、従つて斯くエミツタ・ベース間PN
接合１６が内部短絡されていない論理セルのトラ
ンジスタＱに関してはそれぞれが第５図号に等価
回路を以つて示す如く第１図及び第３図にて上述
せると同様のトランジスタ構成Ｔとなつている
も、論理セルM11，M21及びM32に関してはそれが
第５図中に等価回路を以つて示す如く第１図及び
第４図にて上述せると同様のダイオード構成Ｄと
なつて居り、又組Ｇ２の例えば論理セルM11，
M12及びM21のトランジスタ構成Q′に関し、その
電極乃至配線層１４及び１５間にエミツタ・ベー
ス間PN接１６に対して逆方向となるパルスが与
られてそのエミツタ・ベース間PN接合１６にブ
レークダウンが生ぜしめられ、依つてエミツタ・
ベース間PN接合１６が内部短絡され、従つて斯
くエミツタ・ベース間PN接合１６が内部短絡さ
れていない論理セルのトランジスタ構成Q′に関
しては、それが第５図中及び第７図に等価回路を
以つて示す如くベースは外部に接続される様にな
されていないも２つのエミツタとコレクタとが各
別に外部に接続される様になされた２つのエミツ
タを有するトランジスタ構成T′となつている
も、論理セルM11，M12及びM21のトランジスタ構
成Q′に関しては、それが第５図中及び第８図に
等価回路を以つて示す如くベース、エミツタ及び
コレクタが各別に外部に接続される様になされた
１つのエエミツタを有するトランジスタ構成
T″となつているものである。
以上が本発明による半導体論理回路装置の一例
構成であるが、斯る構成によれば、第１図にて上
述せる場合と同様に組Ｇ１の論理入力線X1，X2
及びX3に夫々論理入力Ａ，Ｂ及びＣを与えられ
るものとした場合、組Ｇ１が第１図の場合と同様
であるので組Ｇ２の論理入力線X1に論理出力
Ａ・Ｂが、組Ｇ２の論理入力線X2に論理出力Ｃ
が得られ、又組Ｇ２の論理入力線X1に得られる
論理出力Ａ・Ｂ；及び論理入力線X2に得られる
論理出力Ｃがトランジスタ構成Q′がトランジス
タ構成T″となつている組Ｇ２の論理セルM11；及
びM12を夫々通じて論理出力線Y1に供給されるこ
とによりその論理出力線Y1に論理出力（Ａ・Ｂ
＋Ｃ）が得られ、又組Ｇ２の論理入力線X1に得
られる論理出力Ａ・Ｂがトランジスタ構成Q′が
トランジスタ構成T″となつている論理セルM21を
通じて論理出力線Y2に供給されることによりそ
の論理出力線Y2に論理出力Ａ・Ｂが得られ、従
つて第１図の場合と同様に組Ｇ１が論理積回路と
しての機能を呈し、組Ｇ２が論理回路としての機
能を呈するという論理回路機能が得られるもので
ある。
然し乍ら上述せる本発明による半導体論理回路
装置の場合、組Ｇ１が第１図の場合と同様の構成
であることにより、組Ｇ１の論理入力線Ｘiに容
量CSの論理入力線Ｘiに接続せる論理セルの数倍
の容量が接続されるとしても、又組Ｇ２の論理セ
ルのトランジスタ構成Q′が第５図中、及び第７
図及び第８図に示す如くＮ型のコレクタ領域７と
半導体基板本体１との間のPN接合による容量
CS′を有するとしても、組Ｇ２の論理出力線Ｙiに
はそれに接続せる論理セルの何れに関するCS′も
接続されていないので、その分第１図の場合に比
し上述せる論理回路機能を高速で得ることが出来
るという大なる特徴を有するものである。
又組Ｇ２に於ける全ての論理セルのトランジス
タ構成Q′のコレクタ領域９がそれ等に共通な電
源線Ｅに接続されている構成を有するので、全て
の論理セルのコレクタ領域９第６図に示す如く、
第２図にて上述せる場合の如くに論理セル分離用
領域としての半導体領域５を設けることに、共通
に構成し得、従つて図示詳細説明はこれを省略す
るも、第６図に示すコレクタ導出用領域９及び電
極乃至配線層１４を全ての論理セルに関し共通と
せる構成とすることが出来、依つて半導体論理回
路構成を全体として簡易、高密度化し得る大なる
特徴も有するものである。
尚上述に於ては本発明の一例を示したに留ま
り、第９図に示す如く、第５図にて上述せる構成
に於て、その出力用トランジスタT1及びT2を省
略し、然し乍ら抵抗Ｒ１１及びＲ１２の電源線Ｅ
側とは反対側を夫々直接組Ｇ２の論理入力線X1
及びX2に接続せる構成としても、組Ｇ２の論理
セルのトランジスタQ′がトランジスタ構成T″で
ある場合、それが出力用トランジスタT1及びT2
と同様にエミツタプロア動作をなすので、第５図
の場合と同様の特徴を得ることが出来るものであ
る。
又第１０図に示す如く、第５図にて上述せる構
成に於て、この組Ｇ１の論理セル組Ｇ２の論理セ
ルと同様に構成し、そしてそれ等論理セルを組Ｇ
２の場合に準じて論理理入力線、論理出力線及び
電源線に接続し、又出力用トランジスタT1及び
T2を省略され、更に抵抗Ｒ１１及びＲ１２を電
源線Ｅとも接続より外し、然し乍ら接地し、更に
抵抗Ｒ１１及びＲ１２の組Ｇ１の論理出力線Y1
及びY2側を夫々インバータH1及びH2を介して組
Ｇ２の論理入力線X1及びX2に接続しても、詳細
説明はこれを省略するも、組Ｇ１の論理入力線
X1，X2びX3に論理入力Ａ，Ｂ及びＣの反転入力
，及びを供給することにより、第５図の場
合と同様の特徴を以つて組Ｇ２の論理出力線Y1
及びY2に第５図の場合と同様に論理出力（Ａ・
Ｂ＋Ｃ）及びＡ・Ｂを夫々得ることが出来るもの
である。
更に上述に於ては論理入力Ａ・Ｂ及びＣに基き
論理出力（Ａ・Ｂ＋Ｃ）及びＡ・Ｂが得られる構
成の半動体論理回路に本発明を適用した場合につ
き述べたものであるが組Ｇ１及びＧ２の夫々に関
し、それを構成せる論理セル中接合短絡せざるト
ランジスタ構成である論理セルを接合短絡せるト
ランジスタ構成に代えたり、接合短絡せるトラン
ジスタ構成である論理セルを接合短絡せざるトラ
ンジスタ構成に代えることにより、上述せる論理
出力とは異なる内容の論理出力を得る様になすこ
とも出来、勿論各組に関し論理入力線及び論理出
力線の数を上述せる場合より変更して上述せる論
理出力とは異なる内容の論理出力を得る様になす
ことも出来、更には組Ｇ１及びＧ２の如くにマト
リクス構成をとることなしに、予定の論理入力に
応動して予定とせる種々の内容を有する論理出力
を得る様になすことも出来、その他本発明の精神
を脱することなしに種々に変型変更をなし得るで
あろう。
【図面の簡単な説明】
第１図は等価電気回路表示を以つて示された従
来の半動体集積回路装置を示す図、第２図はその
トランジスタ構成である論理セルを示す略線的断
面図、第３図及び第４図はそれを等価電気回路を
以つて示す図、第５図は等価電気回路表示を以つ
て示された本発明による半動体論理回路の一例を
示す図、第６図はそのトランジスタ構成である論
理セルを示す略線的断面図、第７図及び第８図は
これを等価電気回路を以つて示す図、第９図及び
第１０図は夫々第５図と同様の本発明による半導
体論理回路の他の例を示す図である。 図中Ｇ１及びＧ２は組、Ｍij（ｉ＝１，２…
…、ｊ＝１，２……）は論理セル、Ｑ，Q′，
Ｔ，T′及びT″はトランジスタ構成、Ｄはダイオ
ード構成、Ｘiは論理入力線、Ｙiは論理出力線、
３は半導体基板、７はコレクタ領域、８はベース
領域、１０及び１０′はエミツタ領域、１６，１
６′及び１７はPN接合、１４，１５及び１５′は
電極乃至配線層を夫々示す。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の接合短絡型プログラマブル論理セルが
    それ等に共通な半導体基板を用いて形成され、該
    複数の接合短絡型プログラマブル論理セルの夫々
    が少くとも２つの第１及び第２のエミツタ領域
    と、該第１及び第２のエミツタ領域と第１及び第
    ２のエミツタ・ベース間PN接合を介して連接せ
    る当該第１及び第２のエミツタ領域に対して共通
    なベース領域と、該ベース領域とベース・コレク
    タ間PN接合を介して連接せるコレクタ領域とを
    有するトランジスタ構成を有し、上記複数の接合
    短絡型プログラマブル論理セルのトランジスタ構
    成の第１のエミツタ領域が論理入力線に、第２の
    エミツタ領域が論理出力線に、コレクタ領域が電
    源線に接続され、上記複数の接合短絡型プログラ
    マブル論理セル中の所要の１つ又は複数のトラン
    ジスタ構成に関しその第１のエミツタ・ベース間
    PN接合が内部短絡されてなる構成を有する事を
    特徴とする接合短絡型プログラマブル論理セルを
    用いた半導体論理回路装置。 ２ 複数の接合短絡型プログラマブル論理セル
    M11，M12……；M21，M22……；M31，M32……；
    ……がそれ等に共通な半導体基板を用いて形成さ
    れ、該接合短絡型プログラマブル論理セルＭij
    （ｉ＝４，２……，ｊ＝１，２……）が少くとも
    ３つの第１及び第２のエミツタ領域と、該第１及
    び第２のエミツタ領域と第１及び第２のエミツ
    タ・ベース間PN接合を介して連接せる当該第１
    及び第２のエミツタ領域に対して共通なベース領
    域と、該ベース領域とベース・コレクタ間PN接
    合を介して連接するコレクタ領域とを有するトラ
    ンジスタ構成を有し、上記接合短絡型プログラマ
    ブル論理セルM11，M21……；M12，M22……；
    M13，M23……；……のトランジスタ構成の第１
    のエミツタ領域がそれ等に共通な論理入力線
    X1；X2；X3；……に夫々接続され、上記接合短
    絡型プログラマブル論理セルM11，M12……；
    M21，M22……；M31，M32……；……のトランジ
    スタ構成の第２のエミツタ領域がそれ等に共通な
    論理出力線Y1，Y2；Y3；……に夫々接続され、
    上記接合短絡型プログラマブル論理セルM11；
    M12……；M21，M22……；M31，M32……；……
    のトランジスタ構成のコレクタ領域がそれ等に共
    通な電源線Ｅに接続され、上記複数の接合短絡型
    プログラマブル論理セルM1A，M12……；M21，
    M22……；M31，M32……；……中の所要の１つ又
    は複数のトランジスタ構成の第１のエミツタ・ベ
    ース間PN接合が内部短絡されてなる構成を有す
    る事を特徴とする接合短絡型プログラマブル論理
    セルを用いた半導体論理回路装置。
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JP4897368B2 (ja) * 2006-02-17 2012-03-14 Ｊｆｅ建材株式会社 傾斜地対応フェンス
JP2008014102A (ja) * 2006-07-10 2008-01-24 Jfe Metal Products & Engineering Inc 支持材を備えた傾斜地対応フェンスおよびこの支持材による胴縁と縦格子との取り付け構造

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