JPH01143340A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01143340A JPH01143340A JP29974287A JP29974287A JPH01143340A JP H01143340 A JPH01143340 A JP H01143340A JP 29974287 A JP29974287 A JP 29974287A JP 29974287 A JP29974287 A JP 29974287A JP H01143340 A JPH01143340 A JP H01143340A
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- JP
- Japan
- Prior art keywords
- wiring
- wiring layer
- layer
- power supply
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 50
- 239000011229 interlayer Substances 0.000 claims description 9
- 238000009413 insulation Methods 0.000 abstract 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＧＮＤ配線及び電
源配線を有する半導体集積回路に関する。
源配線を有する半導体集積回路に関する。
従来、半導体集積回路では、外部のＧＮＤ端子や電源端
子に接続されるＧＮＤ配線や電源配線を、他の信号等の
配線と同一の配線層上で混在して配線させている。この
ため、これらＧＮＤ配腺及び電源配線は他の配線とのシ
ョートを避けるためにチップ上を引き回して所定の箇所
まで延長配設している。
子に接続されるＧＮＤ配線や電源配線を、他の信号等の
配線と同一の配線層上で混在して配線させている。この
ため、これらＧＮＤ配腺及び電源配線は他の配線とのシ
ョートを避けるためにチップ上を引き回して所定の箇所
まで延長配設している。
また、ＧＮＤ配線や電源配線は流れる電流量が大きく特
にその幹となる部分では、集積回路チップで流れる全電
流が集中することになり、この電流量に耐えうるだけの
断面積を持った配線にする必要がある。この場合、配線
の厚さは一定であるため配線の幅を大きくしてこれに対
処している。
にその幹となる部分では、集積回路チップで流れる全電
流が集中することになり、この電流量に耐えうるだけの
断面積を持った配線にする必要がある。この場合、配線
の厚さは一定であるため配線の幅を大きくしてこれに対
処している。
更に、ＧＮＤ配線、電源配線は末端になるに従い電流量
が少なくなるので、配線幅を次第に細くすることで配線
の面積を少なくしており、この結果配線の幅は幹の部分
より末端になるに従い順次細くなっていた。
が少なくなるので、配線幅を次第に細くすることで配線
の面積を少なくしており、この結果配線の幅は幹の部分
より末端になるに従い順次細くなっていた。
上述した従来の半導体集積回路は、ＧＮＤ配線。
電源配線のパターンニングを決定する際のレイアウト設
計においては、これらの配線を引き回すための複雑な形
状の配線パターンを考える必要があリ、しかも配線の幅
を決定するために多くの労力を必要とする問題があった
。
計においては、これらの配線を引き回すための複雑な形
状の配線パターンを考える必要があリ、しかも配線の幅
を決定するために多くの労力を必要とする問題があった
。
また、配線の幹の部分の幅を大きくすることにより、チ
ップの面積がその分大きくなり、チップの小型化の障害
になるという問題もある。
ップの面積がその分大きくなり、チップの小型化の障害
になるという問題もある。
更に、これらの配線の末端においては、電極から末端ま
での距離が長く配線幅が次第に細くなっていくために配
線抵抗が大きくなり、ＧＮＤレベルの浮き、電源レベル
の低下、ＧＮＤ配線、電源配線に乗るノイズに弱いとい
う問題もある。
での距離が長く配線幅が次第に細くなっていくために配
線抵抗が大きくなり、ＧＮＤレベルの浮き、電源レベル
の低下、ＧＮＤ配線、電源配線に乗るノイズに弱いとい
う問題もある。
本発明は、上述した問題を全て解消することを可能とし
た半導体集積回路を提供することを目的としている。
た半導体集積回路を提供することを目的としている。
本発明の半導体集積回路は、素子を形成した半導体基板
上に層間絶縁膜によって絶縁された複数の配線層を順次
積層して形成し、これら配線層の２つは前記半導体基板
の略全面に渡って形成し、その１つの配線層をＧＮＤ電
極に接続し、他の１つの配線層を電源電極に接続し、こ
れらを素子及びこれら以外の配線層との間で相互に接続
して所定の電気回路を構成している。
上に層間絶縁膜によって絶縁された複数の配線層を順次
積層して形成し、これら配線層の２つは前記半導体基板
の略全面に渡って形成し、その１つの配線層をＧＮＤ電
極に接続し、他の１つの配線層を電源電極に接続し、こ
れらを素子及びこれら以外の配線層との間で相互に接続
して所定の電気回路を構成している。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の半導体集積回路の配線層を
分解かつ階層化して示した斜視図であり、第２図乃至第
４図の各（ａ）及び（ｂ）は夫々異なるコンタクトホー
ル部分の部分平面図とそのＡＡ線に沿う断面図である。
分解かつ階層化して示した斜視図であり、第２図乃至第
４図の各（ａ）及び（ｂ）は夫々異なるコンタクトホー
ル部分の部分平面図とそのＡＡ線に沿う断面図である。
第１図において、１は配線層以前のトランジスタパター
ンが既に形成されているシリコン板からなる基板で、こ
の基板１に対して第１配線層２゜第２配線層３及び第３
配線層４を順次層間絶縁膜１１．１２．１３を介して積
層形成している。ここで、第１及び第２配線層２．３は
チップ全体を覆うようにパターンニングされ、第３配線
層４は所要の配線パターンに形成されている。また、１
４は保護膜である。
ンが既に形成されているシリコン板からなる基板で、こ
の基板１に対して第１配線層２゜第２配線層３及び第３
配線層４を順次層間絶縁膜１１．１２．１３を介して積
層形成している。ここで、第１及び第２配線層２．３は
チップ全体を覆うようにパターンニングされ、第３配線
層４は所要の配線パターンに形成されている。また、１
４は保護膜である。
そして、ここでは第１配線層２はＧＮＤ層として、また
第２配線層３は電源層として構成されているものとする
。また、第１配線層２は層間絶縁膜１２．１３に開けら
れたコンタクトホール５によって第３配線層４の一部に
設けたＧＮＤ電極７に接続され、第２配線層３は層間絶
縁膜１３に開けられたコンタクトホール６によって第３
配線層４の一部に設けた電源電極８に接続されている。
第２配線層３は電源層として構成されているものとする
。また、第１配線層２は層間絶縁膜１２．１３に開けら
れたコンタクトホール５によって第３配線層４の一部に
設けたＧＮＤ電極７に接続され、第２配線層３は層間絶
縁膜１３に開けられたコンタクトホール６によって第３
配線層４の一部に設けた電源電極８に接続されている。
第２図（ａ）及び（ｂ）において、９は基板１における
トランジスタ等の素子の一部を示しており、素子分離絶
縁膜１０によって画成された領域に形成されている。こ
の素子９の一部９ａは基板１に設けた絶縁層１１に開け
られたコンタクトホールＩｌａを介して前記第１配線層
２に接続され、ＧＮＤに接続されている。
トランジスタ等の素子の一部を示しており、素子分離絶
縁膜１０によって画成された領域に形成されている。こ
の素子９の一部９ａは基板１に設けた絶縁層１１に開け
られたコンタクトホールＩｌａを介して前記第１配線層
２に接続され、ＧＮＤに接続されている。
また、第３図（ａ）及び（ｂ）において、前記素子９の
他の部分９ｂは層間絶縁膜１１及び層間絶縁膜１２に開
設したコンタクトホール１１ｂ。
他の部分９ｂは層間絶縁膜１１及び層間絶縁膜１２に開
設したコンタクトホール１１ｂ。
１２ｂを通して第２配線層３に接続され、電源に接続さ
れている。この場合、第１配線層２ではコンタクトホー
ルより一回り大きい穴２ｂを開設しており、第２配線層
３とショートしないようになっている。
れている。この場合、第１配線層２ではコンタクトホー
ルより一回り大きい穴２ｂを開設しており、第２配線層
３とショートしないようになっている。
更に、第４図（ａ）及び（ｂ）において、素子９の更に
他の部分９ｃは層間絶縁膜１１，１２゜１３に開設した
コンタクトホールｌｌｃ、１２ｃ。
他の部分９ｃは層間絶縁膜１１，１２゜１３に開設した
コンタクトホールｌｌｃ、１２ｃ。
１３ｃによって第３配線層４に接続される。この場合に
も、第１配線層２に開けられた穴２ｃ及び第２配線層３
に開けられた穴３ｃによって各配線層がショートしない
ようになっている。
も、第１配線層２に開けられた穴２ｃ及び第２配線層３
に開けられた穴３ｃによって各配線層がショートしない
ようになっている。
したがってこの構成によれば、第１配線層２はＧＮＤ電
極７に、第２配線層３は電源電極８に接続されており、
夫々ＧＮＤ配線、電源配線として構成される。そして、
これらの配線は配線パターンとしての第３配線層４とは
異なる層で形成されるために、回路パターン設計の自由
度を増大させ、効果的な回路設計を実現できる。また、
ＧＮＤ配線及び電源配線はチップの略全面にわたって形
成されているために、充分な耐圧を得ることができ、か
つこれに繋がる末端の配線を必要な太さにまで増大して
その低抵抗化を防止できる。
極７に、第２配線層３は電源電極８に接続されており、
夫々ＧＮＤ配線、電源配線として構成される。そして、
これらの配線は配線パターンとしての第３配線層４とは
異なる層で形成されるために、回路パターン設計の自由
度を増大させ、効果的な回路設計を実現できる。また、
ＧＮＤ配線及び電源配線はチップの略全面にわたって形
成されているために、充分な耐圧を得ることができ、か
つこれに繋がる末端の配線を必要な太さにまで増大して
その低抵抗化を防止できる。
ここで、実施例で用いた第１．第２．第３の配線層の各
順番は変えることができ、順番が変わっても本発明の動
作は変わらない。また、実施例では３層配線について説
明を行ったが、４層以上の配線層を持つ半導体集積回路
についても同様である。
順番は変えることができ、順番が変わっても本発明の動
作は変わらない。また、実施例では３層配線について説
明を行ったが、４層以上の配線層を持つ半導体集積回路
についても同様である。
以上説明したように本発明は、半導体基板上に層間絶縁
膜によって絶縁された複数の配線層の２つは半導体基板
の略全面に渡って形成し、その１つの配線層をＧＮＤ電
極に接続し、他の１つの配線層を電源電極に接続し、こ
れらを素子及び残りの１つの配線層との間で相互に接続
して所定の電気回路を構成しているので、レイアウト設
計時における労力を低減させることができるとともに、
配線抵抗の低減及び配線容量の増大を図り、電源レベル
の低下やＧＮＤレベルの浮きを少なくしノイズの変動に
も強くできる効果がある。
膜によって絶縁された複数の配線層の２つは半導体基板
の略全面に渡って形成し、その１つの配線層をＧＮＤ電
極に接続し、他の１つの配線層を電源電極に接続し、こ
れらを素子及び残りの１つの配線層との間で相互に接続
して所定の電気回路を構成しているので、レイアウト設
計時における労力を低減させることができるとともに、
配線抵抗の低減及び配線容量の増大を図り、電源レベル
の低下やＧＮＤレベルの浮きを少なくしノイズの変動に
も強くできる効果がある。
第１図は本発明の一実施例を階層別に分解した状態の模
式的な斜視図、第２図乃至第４図は夫々異なるコンタク
トホール部を示し、各図において（ａ）は部分平面図、
（ｂ）はそのＡＡ線に沿う断面図である。 １・・・シリコン基板、２・・・第１配線層、３・・・
第２配線層、４・・・第３配線層、５．６・・・コンタ
クトホール、７・・・ＧＮＤ電極、８・・・電源電極、
９・・・素子、９ａ、９ｂ、９ｃ・・・素子の一部、１
０・・・素子分離絶縁膜、１１，１２．１３・・・層間
絶縁膜、１４・・・保護膜。 第２図 （ａ）９ｊ １１ａ 第３図 （ａ） ９ｂ ｊｌｂ 、１２ｂ
式的な斜視図、第２図乃至第４図は夫々異なるコンタク
トホール部を示し、各図において（ａ）は部分平面図、
（ｂ）はそのＡＡ線に沿う断面図である。 １・・・シリコン基板、２・・・第１配線層、３・・・
第２配線層、４・・・第３配線層、５．６・・・コンタ
クトホール、７・・・ＧＮＤ電極、８・・・電源電極、
９・・・素子、９ａ、９ｂ、９ｃ・・・素子の一部、１
０・・・素子分離絶縁膜、１１，１２．１３・・・層間
絶縁膜、１４・・・保護膜。 第２図 （ａ）９ｊ １１ａ 第３図 （ａ） ９ｂ ｊｌｂ 、１２ｂ
Claims (1)
- （１）素子を形成した半導体基板上に層間絶縁膜によっ
て絶縁された複数の配線層を順次積層して形成し、これ
ら配線層の２つは前記半導体基板の略全面に渡って形成
し、その１つの配線層をＧＮＤ電極に接続し、他の１つ
の配線層を電源電極に接続し、これらを素子及びこれら
以外の配線層との間で相互に接続して所定の電気回路を
構成したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299742A JP2544749B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299742A JP2544749B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01143340A true JPH01143340A (ja) | 1989-06-05 |
| JP2544749B2 JP2544749B2 (ja) | 1996-10-16 |
Family
ID=17876419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62299742A Expired - Lifetime JP2544749B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2544749B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923541A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
| JPS63221649A (ja) * | 1987-03-10 | 1988-09-14 | Nec Corp | 半導体装置の配線構造 |
| JPS6439042A (en) * | 1987-08-05 | 1989-02-09 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1987
- 1987-11-30 JP JP62299742A patent/JP2544749B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923541A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
| JPS63221649A (ja) * | 1987-03-10 | 1988-09-14 | Nec Corp | 半導体装置の配線構造 |
| JPS6439042A (en) * | 1987-08-05 | 1989-02-09 | Fujitsu Ltd | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2544749B2 (ja) | 1996-10-16 |
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