JPS5923541A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5923541A JPS5923541A JP57133221A JP13322182A JPS5923541A JP S5923541 A JPS5923541 A JP S5923541A JP 57133221 A JP57133221 A JP 57133221A JP 13322182 A JP13322182 A JP 13322182A JP S5923541 A JPS5923541 A JP S5923541A
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- aluminum
- insulating film
- conductive layer
- electrode pad
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はα線及び駆動器ノイズに耐性のある半導体装置
に関する。
に関する。
あ
集積回路半導体装置は集積密度が犬となシ、ますます高
い動作速度で作動するように開発されてきている。例え
ば、半導体メモリやコンピュータ用半導体論理ゲート回
路では各々のゲート素子又はメモリ素子数が極めて大き
な数となっておシ、素子自体もミクロン又はサブミクロ
ンの大きさになってきている。
い動作速度で作動するように開発されてきている。例え
ば、半導体メモリやコンピュータ用半導体論理ゲート回
路では各々のゲート素子又はメモリ素子数が極めて大き
な数となっておシ、素子自体もミクロン又はサブミクロ
ンの大きさになってきている。
従って、これらの半導体装置では、駆動用電源の安定電
位維持は信頼性を高める上で極めて重要な事項となって
いる。更に、信号の高速処理実現のため半導体素子部の
電荷移動総数は出来るだけ小さくして動作させることが
重要である。
位維持は信頼性を高める上で極めて重要な事項となって
いる。更に、信号の高速処理実現のため半導体素子部の
電荷移動総数は出来るだけ小さくして動作させることが
重要である。
これらのＭ要な事項に対し、物胛的に存在する自然現象
即ち、自然界に存在するＵ−？Ｔｈから発生するα線の
存在と、電子袋ｊηを形成する上で必要となる他の回路
との結合配線によるインダクタンスの存在が重要な関係
を有する。
即ち、自然界に存在するＵ−？Ｔｈから発生するα線の
存在と、電子袋ｊηを形成する上で必要となる他の回路
との結合配線によるインダクタンスの存在が重要な関係
を有する。
とれらの内、インダクタンスの存在の影響を低下させる
手段としては、半導体装置を電子装置に実装する際に電
源ラインとグランドラインの延長配線上、又はリード或
いはパッケージにキャパシタを入れて電源電位の変動を
少くすることが一般に行われている。この例としては、
実公昭５６−５３５５８や特へ昭５７−１０５７７に開
示されている。
手段としては、半導体装置を電子装置に実装する際に電
源ラインとグランドラインの延長配線上、又はリード或
いはパッケージにキャパシタを入れて電源電位の変動を
少くすることが一般に行われている。この例としては、
実公昭５６−５３５５８や特へ昭５７−１０５７７に開
示されている。
しかしながら、半導体素子の電位からリードまでのイン
ダクタンスの影響については解決されていない。又α線
による半導体素子内でのイオン対形成の防止については
、これまでポリイミドやシリコーンを半導体素子表面上
に塗布して行っていたが、樹脂コートによる生産性の悪
さや生産歩留り低下、樹脂収縮歪による特性変動及びコ
ストの上昇が避けられないという欠点があった。
ダクタンスの影響については解決されていない。又α線
による半導体素子内でのイオン対形成の防止については
、これまでポリイミドやシリコーンを半導体素子表面上
に塗布して行っていたが、樹脂コートによる生産性の悪
さや生産歩留り低下、樹脂収縮歪による特性変動及びコ
ストの上昇が避けられないという欠点があった。
本発明の目的は、上記欠点を除去し、半導体素子上にイ
ンダクタンスによる電位変動補償とα線の侵入防止を兼
ね備えたコンデンサを設け、超高速動作可能にした半導
体装置を提供することにある０ 本発明の半導体装置は、外部引出し用電極パッド群を有
する半導体素子と、該半導体素子の内部配線を含む素子
領域を第１の絶縁膜を介して覆い少くとも一部が前記電
極パット’ ／ｉ’Ｐ中の第１の特定電極パッドに接続
する第１の導ｒ１℃層と、少くとも前記第１の導電層を
覆って設けられた第２の絶縁膜と、前記第２の絶縁膜上
でかつ第１の導電層上に設けられ一部が前記電極パッド
群中の第２の特定電極パッドに接続する第２の導電層と
を含んで構成される。
ンダクタンスによる電位変動補償とα線の侵入防止を兼
ね備えたコンデンサを設け、超高速動作可能にした半導
体装置を提供することにある０ 本発明の半導体装置は、外部引出し用電極パッド群を有
する半導体素子と、該半導体素子の内部配線を含む素子
領域を第１の絶縁膜を介して覆い少くとも一部が前記電
極パット’ ／ｉ’Ｐ中の第１の特定電極パッドに接続
する第１の導ｒ１℃層と、少くとも前記第１の導電層を
覆って設けられた第２の絶縁膜と、前記第２の絶縁膜上
でかつ第１の導電層上に設けられ一部が前記電極パッド
群中の第２の特定電極パッドに接続する第２の導電層と
を含んで構成される。
本発明の半導体装置を製造する場合は、一般の半導体装
置の製造工程で最上層の絶縁膜及び電極パッドを形成す
るまでは同一である。従ってまず半導体ｆ＝ ｔｉｆｆ
ｉの内部配線及び電極パッドの形成につき説明する。
置の製造工程で最上層の絶縁膜及び電極パッドを形成す
るまでは同一である。従ってまず半導体ｆ＝ ｔｉｆｆ
ｉの内部配線及び電極パッドの形成につき説明する。
能動素子を設けたシリコン基板の上にＡｌ又はＳＩ＋Ｃ
ｕを含んだアルミニウムメタ２イズを施し、写真蝕刻法
等により内部配線及び電極パッドを形成する。一般には
この上に絶縁膜を形成するが、この場合は電極パッド部
の絶縁膜をエツチングし電極パッドを露出させる。
ｕを含んだアルミニウムメタ２イズを施し、写真蝕刻法
等により内部配線及び電極パッドを形成する。一般には
この上に絶縁膜を形成するが、この場合は電極パッド部
の絶縁膜をエツチングし電極パッドを露出させる。
内部配線形成用の金属としては上記した金属の外にＴｉ
、Ｐｔ、Ａｕ、Ｍｏ、Ｗ等が用いられる。又内部配線
を多層で形成する場合は配線間の絶縁膜として、８１ｏ
ｚ 、 ８４３ Ｎ４ 、Ａ１２０ｇ 、リンガラス。
、Ｐｔ、Ａｕ、Ｍｏ、Ｗ等が用いられる。又内部配線
を多層で形成する場合は配線間の絶縁膜として、８１ｏ
ｚ 、 ８４３ Ｎ４ 、Ａ１２０ｇ 、リンガラス。
ポリイミド等が用いられる。
最上層の絶縁膜をポリイミドコート法で行う場合には、
ポリイミドをコートした後高温で重合反応を行った後エ
ツチング処理を行なう。
ポリイミドをコートした後高温で重合反応を行った後エ
ツチング処理を行なう。
次に本発明を図面を用いて詳細に説明する。
第１図（ａ） 、 （ｂ）は本発明の一実施例の平面図
及びＡ−Ａ’断面図である。
及びＡ−Ａ’断面図である。
前述の内部配線及び電極パッドの形成方法によシ、シリ
コン基板１上に絶縁Ｊ１４ｊ′２．４を介して内部配線
３と電極パッド群６を形成したのち第１の絶縁膜５を全
面に形成する。そしてグランド電極端子５ａ、電源電極
端子６ ｂ及び’ｌｉｔ Ｉｆｓ ノ＜ラド６が露出す
るように第１の絶縁膜５にスルーホールを形成する。
コン基板１上に絶縁Ｊ１４ｊ′２．４を介して内部配線
３と電極パッド群６を形成したのち第１の絶縁膜５を全
面に形成する。そしてグランド電極端子５ａ、電源電極
端子６ ｂ及び’ｌｉｔ Ｉｆｓ ノ＜ラド６が露出す
るように第１の絶縁膜５にスルーホールを形成する。
次に、α線を放射するＵやＴ ｈを含まない高純度のＡ
Ｉ、Ｔｌ、Ｔａ等の陽極化成の可能な材料を用い第１の
導電層７を、内部配線領域を含みグランド電極端子６ａ
に接続するように形成する。この後、グランド電極パッ
ド７ａを形成する部分を除き、第１の導電層７を陽極化
成しその光面に第２の絶縁膜８を形成する。第２の絶縁
膜８を化成ｊ摸でなく、他の絶縁物で形成する場合は第
１の導電層はＣｕやＭＯ等でもよい。
Ｉ、Ｔｌ、Ｔａ等の陽極化成の可能な材料を用い第１の
導電層７を、内部配線領域を含みグランド電極端子６ａ
に接続するように形成する。この後、グランド電極パッ
ド７ａを形成する部分を除き、第１の導電層７を陽極化
成しその光面に第２の絶縁膜８を形成する。第２の絶縁
膜８を化成ｊ摸でなく、他の絶縁物で形成する場合は第
１の導電層はＣｕやＭＯ等でもよい。
次に電源電極端子６ｂ上の絶縁膜５にスルー７１り一部
を形成したのち、第２の絶縁膜８上でかつ第１の導電層
７上に位置し、電源電極端子６ｂに接続する第２の導Ｔ
ｒ、層９を形成する。この場合、電源電極端子６ｂ上に
形成される導電層部分が電源電極パッド９ａとなる。
を形成したのち、第２の絶縁膜８上でかつ第１の導電層
７上に位置し、電源電極端子６ｂに接続する第２の導Ｔ
ｒ、層９を形成する。この場合、電源電極端子６ｂ上に
形成される導電層部分が電源電極パッド９ａとなる。
この第２の導電層９は第１の導電層７の場合と同様にα
線を放射しない金１・ζを用いる必要がある。
線を放射しない金１・ζを用いる必要がある。
第２図は本発明の他の実施例の断面図である。
周辺の電極パッド周囲にもキー１−パシタを設けその容
量をふやし最上部に絶縁膜１０を設けたものである。
量をふやし最上部に絶縁膜１０を設けたものである。
以上のように形成された半導体装置には第２の絶縁膜８
と導電層７．９によりコンデンサが形成される。キャパ
シタの容量を更に増大させるには、該当する電極端子部
上の絶縁層にスルーホールを設は導電層・絶縁膜・導電
層と交互に積層すればよい。
と導電層７．９によりコンデンサが形成される。キャパ
シタの容量を更に増大させるには、該当する電極端子部
上の絶縁層にスルーホールを設は導電層・絶縁膜・導電
層と交互に積層すればよい。
又、半導体装置の駆動電源が一種類の電位でない場合は
、それぞれの同一電源端子パッドに和尚するキャパシタ
構成導電層を積層すればよい。
、それぞれの同一電源端子パッドに和尚するキャパシタ
構成導電層を積層すればよい。
本発明の応用例として、内部配線上にＣｕ＋Ａｌのよう
な熱伝導性のよい材料を用いて４電層を形成すれば、高
放熱型半導体装置も得られるし、或はこの導電層に共通
のグランド電極端子又は電源電極端子を接続すれば、そ
れだけ半導体チップ内の１イ極パツド数や外部との結＋
ｔＩｌ＋！数を減らすことが可能となり、より高密度の
半導体装置が得られる。
な熱伝導性のよい材料を用いて４電層を形成すれば、高
放熱型半導体装置も得られるし、或はこの導電層に共通
のグランド電極端子又は電源電極端子を接続すれば、そ
れだけ半導体チップ内の１イ極パツド数や外部との結＋
ｔＩｌ＋！数を減らすことが可能となり、より高密度の
半導体装置が得られる。
以上詳細に説明したように、本発明によれば、半導体素
子上に極めて容量の大きな減結合キャパシタが設けられ
た半導体装置が得られる。従って、この半導体装置は従
来から行われていた外部＋７−ド又は、パッケージ搭載
型キャパシタよシも配線リード長井だけインダクタンス
の影暢が小さくなる利点がある上に、半導体素ｒ−表面
」二から侵入してくる自然界のα線がキャパシタを構成
する導電層によシしゃへいされ、能動素子部に影響を−
１７，；ｔない効果がある。これにより従来では得られ
なかった超高速半導体メモリや超高速論理ＬＳＩ等の半
導体装置を得ることができその効果は太きい。
子上に極めて容量の大きな減結合キャパシタが設けられ
た半導体装置が得られる。従って、この半導体装置は従
来から行われていた外部＋７−ド又は、パッケージ搭載
型キャパシタよシも配線リード長井だけインダクタンス
の影暢が小さくなる利点がある上に、半導体素ｒ−表面
」二から侵入してくる自然界のα線がキャパシタを構成
する導電層によシしゃへいされ、能動素子部に影響を−
１７，；ｔない効果がある。これにより従来では得られ
なかった超高速半導体メモリや超高速論理ＬＳＩ等の半
導体装置を得ることができその効果は太きい。
第１図ｆａｌ 、 （ｂ）は本発明の一実施例の平面図
及び断面図、第２図は本発明の他の実施例の断面図であ
る。 １・・・・・・シリコン基板、２，４・・・・・・絶縁
膜、３・・・・・・内部配線、５・・・・・・第１の絶
縁膜、６・・・・・・電極パッド群、６ａ・・・・・・
グランド電極端子、６ｂ・・・・・・電源電極端子、７
・・・・・・第１の導′１・Ｅ層、７ａ・・・・・・グ
ランド電極パッド、８・・・・・・第２の絶縁膜、９・
・・・・・第２の導電層、１０・・・・・・絶縁膜。
及び断面図、第２図は本発明の他の実施例の断面図であ
る。 １・・・・・・シリコン基板、２，４・・・・・・絶縁
膜、３・・・・・・内部配線、５・・・・・・第１の絶
縁膜、６・・・・・・電極パッド群、６ａ・・・・・・
グランド電極端子、６ｂ・・・・・・電源電極端子、７
・・・・・・第１の導′１・Ｅ層、７ａ・・・・・・グ
ランド電極パッド、８・・・・・・第２の絶縁膜、９・
・・・・・第２の導電層、１０・・・・・・絶縁膜。
Claims (1)
- 外部引出し用電極パッド群を有する半導体素子と、該半
導体素子の内部配線を含む素子領域を第１の絶縁膜を介
して覆い少くとも一部が前記電極パッド群中の第１の特
定電極パッドに接続する第１の導電層と、少くとも前記
第１の導電層を覆って設けられた第２の絶縁ｊ摸と、前
記第２の絶縁膜上でかつ第１の導電層上に設けらノＬ一
部が前記電極パッド群中の第２の特定電極パッドに接続
する第２の導電層とを含むことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133221A JPS5923541A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133221A JPS5923541A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923541A true JPS5923541A (ja) | 1984-02-07 |
Family
ID=15099558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133221A Pending JPS5923541A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923541A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143340A (ja) * | 1987-11-30 | 1989-06-05 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| EP1143513A1 (en) * | 2000-04-03 | 2001-10-10 | Nec Corporation | Semiconductor device and method of fabricating the same |
| US6355309B1 (en) | 1998-03-11 | 2002-03-12 | 3M Innovative Properties Company | Method of forming a thermoplastic layer on a layer of adhesive |
| US7663243B2 (en) * | 2005-09-15 | 2010-02-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device comprising pseudo ground pad and related method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662354A (en) * | 1979-10-25 | 1981-05-28 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Hybrid type semiconductor integrated circuit device |
-
1982
- 1982-07-30 JP JP57133221A patent/JPS5923541A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662354A (en) * | 1979-10-25 | 1981-05-28 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Hybrid type semiconductor integrated circuit device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6781238B2 (en) | 2000-04-03 | 2004-08-24 | Nec Corporation | Semiconductor device and method of fabricating the same |
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